DE102014119162B4 - Speicherzelle - Google Patents

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Abstract

Zellen-Layouts für eine Speicherzelle, wie beispielsweise für einen ternären Assoziativspeicher (Ternary Content Addressable Memory) werden offenbart. Einige Zellen-Layouts umfassen eine Wannen-Strap-Struktur. Ein Zellen-Layout kann eine p-dotierte Wanne, eine n-dotierte Wanne und eine p-dotierte Wanne der Reihe nach entlang eines Layouts umfassen. Ein anderes Zellen-Layout kann eine p-dotierte Wanne, eine n-dotierte Wanne, eine p-dotierte Wanne und eine n-dotierte Wanne der Reihe nach entlang eines Layouts umfassen. Eine Wannen-Strap-Struktur kann sich in einer p-dotierten Wanne oder einer n-dotierten Wanne befinden. Verschiedene Metallisierungsschichten, die ein Mesh aufweisen, können mit einem Speicherzellen-Layout verwendet werden. In einigen offenbarten Beispielen kann eine erste Metallisierungsschicht eine, zwei oder vier Masseleiterbahnen aufweisen und eine zweite Metallisierungsschicht kann zwei Masseleiterbahnen aufweisen. Diese verschiedenen Masseleiterbahnen können elektrisch miteinander verbunden werden, um ein Mesh zu bilden.

Description

  • HINTERGRUND
  • Die Verwendung von Assoziativspeichern oder auch inhaltsadressierbaren Speichern (engl. Content Addressable Memory - CAD) ist in Anwendungen, zum Beispiel, wo eine extrem schnelle Suche in einer Datenbank erforderlich ist, wie beispielsweise bei der Vernetzung, Bildverarbeitung, Spracherkennung usw., weit verbreitet. Zum Beispiel werden CAMs in Network Engines verwendet, um eine schnelle Suche in der Datenbank durchzuführen, die dem Kopffeld eines Pakets entspricht, und das Paket an die entsprechenden übereinstimmenden Adressen weiterzuleiten.
  • Da eine sehr schnelle Suche erforderlich sein kann, kann die Suchleistung ein kritischer Leistungsparameter für CAMs sein. Auch kann der grundlegende Suchmechanismus aufgrund paralleler Arbeitsvorgänge sehr leistungsintensiv sein. Daher kann es für eine ternäre Assoziativspeicherkonstruktion (Ternary CAM - TCAM) von größter Bedeutung sein, die bestmögliche Suchleistung und zusätzlich den niedrigsten dynamischen Leistungsaufwand für die Suche aufzuweisen.
  • US 2003 / 0 034 571 A1 offenbart das Herstellen von NMOS-Transistoren in der ersten P-Wannenregion und NMOS-Transistoren in der zweiten P-Wannenregion.
  • US 2012 / 0 163 068 A1 offenbart eine integrierte Schaltung, die ein Array von SRAM-Zellen umfasst, das einen Schreibport mit einer Schreibwortleitung und zwei Lesepuffer mit Lesewortleitungen enthält.
  • Figurenliste
  • Ein besseres Verständnis von Gesichtspunkten der vorliegenden Erfindung geht aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren hervor. Es sei erwähnt, dass gemäß der üblichen Vorgehensweise in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der Deutlichkeit der Erörterung halber beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Schaltplan einer ersten Speicherzelle gemäß einer Ausführungsform der Erfindung.
    • 2 ist ein Schaltplan einer zweiten Speicherzelle gemäß einer Ausführungsform der Erfindung.
    • 3 ist ein erstes beispielhaftes Zellen-Layout für die Zelle in 1 gemäß einer Ausführungsform der Erfindung.
    • 4 ist eine 2x4-Anordnung von Zellen gemäß einer Ausführungsform der Erfindung.
    • 5 ist ein zweites beispielhaftes Zellen-Layout für die Zelle in 1 gemäß einer Ausführungsform der Erfindung.
    • 6 ist eine 2x4-Anordnung von Zellen gemäß einer Ausführungsform der Erfindung.
    • 7 ist eine 2x4-Anordnung von Zellen gemäß einer weiteren Ausführungsform der Erfindung.
    • 8 ist ein drittes beispielhaftes Zellen-Layout für die Zelle in 1 gemäß einer Ausführungsform der Erfindung.
    • 9A und 9B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer Ausführungsform der Erfindung.
    • 10A und 10B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer anderen Ausführungsform der Erfindung.
    • 11A und 11B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer anderen Ausführungsform der Erfindung.
    • 12A und 12B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer weiteren Ausführungsform der Erfindung.
    • 13A und 13B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß noch einer weiteren Ausführungsform der Erfindung.
    • 14 ist eine Darstellung von verschiedenen Schichten und Bauelementen, die in einer Struktur gemäß einer Ausführungsform der Erfindung vorhanden sein können.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Ausführung verschiedener Merkmale des bereitgestellten Erfindungsgegenstands bereit. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und können auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sind, derart, dass es sein kann, dass das erste und das zweite Merkmal nicht in direktem Kontakt miteinander stehen. Ferner kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Deutlichkeit und schreibt nicht an sich eine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können Begriffe, die räumliche Beziehungen ausdrücken, wie beispielsweise „unterhalb“, „unter“, „oberhalb“, „über“ und dergleichen hier der Einfachheit der Beschreibung halber verwendet werden, um das Verhältnis eines Elements oder Merkmals zu (einem) anderen Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Mit den Begriffen, die räumliche Beziehungen darstellen, wird beabsichtigt, dass sie verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad oder in anderen Ausrichtungen gedreht) sein und die Beschreibungen der räumlichen Beziehungen, die hier verwendet werden, können ebenso entsprechend ausgelegt werden.
  • Ausführungsformen der Erfindung, die hier offenbart sind, werden unter Bezugnahme auf einen spezifischen Zusammenhang, nämlich eine Speicherzelle und -anordnung, und genauer gesagt, eine ternäre Assoziativspeicherzelle und -anordnung (Ternary Content Addressable Memory (TCAM)) beschrieben.
  • 1 veranschaulicht einen Schaltplan einer ersten Speicherzelle gemäß einer Ausführungsform. Die Zelle umfasst die Pull-up-Transistoren PU1, PU2, PU3 und PU4, Pull-down-Transistoren PD1, PD2, PD3 und PD4, Pass-Gate-Transistoren PG1, PG2, PG3 und PG4, Search-Gate-Transistoren S1 und S2; und Data-Gate-Transistoren D1 und D2. Wie in dem Schaltplan gezeigt, sind die Transistoren PU1, PU2, PU3 und PU4 p-Transistoren, wie beispielsweise planare p-Feldeffekttransistoren (PFETs) oder p-Fin-Feldeffekttransistoren (finFET) und die Transistoren PG1, PG2, PG3, PG4, PD1, PD2, PD3, PD4, S1, S2, D1 und D2 sind n-Transistoren, wie beispielsweise planare n-Feldeffekttransistoren (NFETs) oder n-fin-FETs.
  • Die Drains des Pull-up-Transistors PU1 und des Pull-down-Transistors PD1 sind miteinander verbunden und die Drains des Pull-up-Transistors PU2 und Pull-down-Transistors PD2 sind miteinander verbunden. Die Transistoren PU1 und PD1 sind mit den Transistoren PU2 und PD2 kreuzgekoppelt, um einen ersten Daten-Latch zu bilden. Die Gates der Transistoren PU2 und PD2 sind zusammen und an die Drains der Transistoren PU1 und PD1 gekoppelt, um einen ersten Speicherknoten SN1 zu bilden und die Gates der Transistoren PU1 und PD1 sind zusammen und an die Drains der Transistoren PU2 und PD2 gekoppelt, um einen komplementären ersten Speicherknoten SNB1 zu bilden. Die Sources der Pull-up-Transistoren PU1 und PU2 sind an die Leistungsspannung Vdd gekoppelt und die Sources der Pull-down-Transistoren PD1 und PD2 sind an eine Massespannung Vss gekoppelt.
  • Der erste Speicherknoten SN1 des ersten Data-Latchs ist durch den Pass-Gate-Transistor PG1 an die Bitleitung BL gekoppelt und der komplementäre erste Speicherknoten SNB1 ist durch den Pass-Gate-Transistor PG2 an die komplementäre Bitleitung BLB gekoppelt. Der erste Speicherknoten N1 und der komplementäre erste Speicherknoten SNB1 sind komplementäre Knoten, die sich häufig auf entgegengesetzten logischen Pegeln (hoher logischer Pegel oder niedriger logischer Pegel) befinden. Gates der Pass-Gate-Transistoren PG1 und PG2 sind an eine Wortleitung WL gekoppelt.
  • Die Drains des Pull-up-Transistors PU3 und des Pull-down-Transistors PD3 sind miteinander verbunden und die Drains des Pull-up-Transistors PU4 und des Pull-down-Transistors PD4 sind miteinander verbunden. Die Transistoren PU3 und PD3 sind mit den Transistoren PU4 und PD4 kreuzgekoppelt, um einen zweiten Daten-Latch zu bilden. Die Gates der Transistoren PU4 und PD4 sind zusammen und an die Drains der Transistoren PU3 und PD3 gekoppelt, um einen zweiten Speicherknoten SN2 zu bilden, und die Gates der Transistoren PU3 und PD3 sind zusammen und an die Drains der Transistoren PU4 und PD4 gekoppelt, um einen komplementären zweiten Speicherknoten SNB2 zu bilden. Die Sources der Pull-up-Transistoren PU3 und PU4 sind an die Leistungsspannung Vdd gekoppelt und die Sources der Pull-down-Transistoren PD3 und PD4 sind an die Massespannung Vss gekoppelt.
  • Der zweite Speicherknoten SN2 des zweiten Daten-Latchs ist durch den Pass-Gate-Transistor PG3 an die Bitleitung BL gekoppelt und der komplementäre zweite Speicherknoten SNB2 ist durch den Pass-Gate-Transistor PG4 an die komplementäre Bit-Leitung BLB gekoppelt. Der zweite Speicherknoten N2 und der komplementäre zweite Speicherknoten SNB2 sind komplementäre Knoten, die sich häufig auf entgegengesetzten logischen Pegeln (hoher logischer Pegel oder niedriger logischer Pegel) befinden. Gates der Pass-Gate-Transistoren PG3 und PG4 sind an eine Wortleitung WL gekoppelt.
  • Zusammen bilden der erste und der zweite Daten-Latch einen Speicherport SP der Speicherzelle. Ein Übereinstimmungsport MP der Speicherzelle ist von dem Speicherport SP kaskadiert. Eine Source des Search-Gate-Transistors S1 ist an eine Massespannung Vss gekoppelt. Ein Drain des Search-Gate-Transistors S1 ist an eine Source des Data-Gate-Transistors D1 gekoppelt. Ein Drain des Data-Gate-Transistors D1 ist an eine Übereinstimmungsleitung ML gekoppelt. Ein Gate des Search-Gate-Transistors S1 ist an eine Suchleitung SL gekoppelt und ein Gate des Data-Gate-Transistors D1 ist an den ersten Speicherknoten SN1 gekoppelt. Eine Source des Search-Gate-Transistors S2 ist an eine Massespannung Vss gekoppelt. Ein Drain des Search-Gate-Transistors S2 ist an eine Source des Data-Gate-Transistors D2 gekoppelt. Ein Drain des Data-Gate-Transistors D2 ist an die Übereinstimmungsleitung ML gekoppelt. Ein Gate des Search-Gate-Transistors S2 ist an eine komplementäre Suchleitung SLB gekoppelt und ein Gate des Data-Gate-Transistors D2 ist an den zweiten Speicherknoten SN2 gekoppelt.
  • 2 veranschaulicht einen Schaltplan einer zweiten Speicherzelle gemäß einer Ausführungsform. Der Speicherport SP des Schaltplans von 2 ist auf dieselbe Art und Weise ausgestaltet wie der Speicherport SP des Schaltplans von 1. Ein Übereinstimmungsport MP der Speicherzelle ist von dem Speicherport SP kaskadiert. Eine Source des Data-Gate-Transistors D1 ist an eine Massespannung Vss gekoppelt. Ein Drain des Data-Gate-Transistors D1 ist an eine Source des Search-Gate-Transistors S1 gekoppelt. Ein Drain des Search-Gate-Transistors S1 ist an eine Übereinstimmungsleitung ML gekoppelt. Ein Gate des Search-Gate-Transistors S1 ist an eine Suchleitung SL gekoppelt und ein Gate des Data-Gate-Transistors D1 ist an den ersten Speicherknoten SN1 gekoppelt. Eine Source des Data-Gate-Transistors D2 ist an eine Massespannung Vss gekoppelt. Ein Drain des Data-Gate-Transistors D2 ist an eine Source des Search-Gate-Transistors S2 gekoppelt. Ein Drain des Search-Gate-Transistors S2 ist an die Übereinstimmungsleitung ML gekoppelt. Ein Gate des Search-Gate-Transistors S2 ist an eine komplementäre Suchleitung SLB gekoppelt und ein Gate des Data-Gate-Transistors D2 ist an den zweiten Speicherknoten SN2 gekoppelt.
  • 3 veranschaulicht ein erstes beispielhaftes Zellen-Layout für die Zelle in 1 gemäß einer Ausführungsform. Obgleich ein Layout erörtert wird, das der Zelle in 1 entspricht, wird ein Durchschnittsfachmann ohne Weiteres verstehen, wie das Layout in 3 verändert werden muss, um der Zelle in 2 zu entsprechen. 3 veranschaulicht zwei gestrichelte Kästchen, wo jedes gestrichelte Kästchen einen Daten-Latch-Abschnitt und den entsprechenden kaskadierten Vorrichtungsabschnitt darstellt. Die Daten-Latch-Abschnitte von beiden Kästchen stellen den Speicherport SP dar und die kaskadierten Vorrichtungsabschnitte von beiden Kästchen stellen den Übereinstimmungsport MP dar. Die äußeren Grenzen der gestrichelten Kästchen stellen Grenzen der Zelle dar. Die Zelle kann um irgendeine Außengrenze in der Y-Richtung gespiegelt sein oder um irgendeine Außengrenze in der X-Richtung gespiegelt oder translatorisch verschoben sein, um ein Layout, das mehr Zellen umfasst, wie beispielsweise eine Anordnung von Zellen, zu bilden.
  • 3 veranschaulicht sieben getrennte wirksame oder aktive Flächen, die in und/oder auf einem Substrat, wie beispielsweise einem Halbleitersubstrat, wie beispielsweise Bulk-Silizium, gebildet sind, die jeweilige Abschnitte der Transistoren PU1, PU2, PU3, PU4, PD1, PD2, PD3, PD4, PG1, PG2, PG3, PG4, S1, S2, D1 und D2 sind. In anderen Ausführungsformen können mehr oder weniger wirksame oder aktive Flächen vorhanden sein, wie beispielsweise im Beispiel in 8 (das unten ausführlich erörtert wird), die verwendet werden können, um eine Breite eines Transistors zur Stromübereinstimmung zu steuern. Die wirksamen Flächen in 3 erstrecken sich in die Y-Richtung, die auch einer Richtung des Stromflusses der Transistoren während des Betriebs entspricht. Wirksame Flächen, die bildlich als eine Grenze des Zellen-Layouts überschreitend dargestellt sind (durch die äußeren gestrichelten Linien veranschaulicht), können durch Transistoren von benachbarten Zellen geteilt werden. 3 veranschaulicht ferner Grenzen zwischen p-dotierten Wannen PW und der n-dotierten Wanne NW. Die jeweiligen Grenzen erstrecken sich in eine Y-Richtung. n-Transistoren, wie in 1 veranschaulicht, können in den p-dotierten Wannen PW gebildet sein und p-Transistoren, wie in 1 erörtert, können in den n-dotierten Wannen NW gebildet sein. Die wirksamen Flächen können im Substrat planar sein, um planare FETs zu bilden, und/oder können Finnen oder Grate im Substrat sein, um finFETs zu bilden.
  • Eine wirksame Fläche bildet die Source-, Kanal- und Drain-Gebiete von jedem der Transistoren PD1, PG1, PG3 und PD3. Eine wirksame Fläche bildet die Source-, Kanal- und Drain-Gebiete des Transistors PU1 und eine andere wirksame Fläche bildet die Source-, Kanal- und Draingebiete des Transistors PU3. Die wirksamen Flächen für die Transistoren PU1 und PU3 können im Wesentlichen entlang von Längsachsen (z. B. in einer Y-Richtung) ausgerichtet sein. Eine wirksame Fläche bildet Source-, Kanal- und Draingebiete von jedem der Transistoren PU2 und PU4. Eine wirksame Fläche bildet die Source-, Kanal- und Draingebiete von jedem der Transistoren PG2, PD2, PD4 und PG4. Zwei wirksame Flächen bilden die Source-, Kanal- und Draingebiete von jedem der Transistoren S1, D1, D2 und S2. Das Verfahren zum Bilden der Transistoren S1, D1, D2 und S2 kann sich von dem Verfahren zum Bilden der Transistoren PD1, PD2, PD3, PD4, PG1, PG2, PG3 und PG4 unterscheiden, derart, dass zum Beispiel eine Schwellenspannung des Transistors PD2 höher ist als eine Schwellenspannung des Transistors D1, derart, dass die Differenz größer als 30 mV ist.
  • 3 veranschaulicht ferner 10 verschiedene Gate-Strukturen, die ein Gate-Dielektrikum mit einem leitfähigen Material, wie beispielsweise dotiertes Polysilizium, ein Metall und/oder Silicid, darüber umfassen können. Wie in 3 bildlich dargestellt, erstrecken sich die Gate-Strukturen in die X-Richtung. Die Transistoren PD1 und PU1 teilen eine gemeinsame Gate-Struktur über entsprechenden Kanalgebieten der Transistoren PD1 und PU1. Der Transistor PG1 weist eine Gate-Struktur über seinem Kanalgebiet auf und die Gate-Struktur kann mit einem anderen Transistor in einer benachbarten Zelle geteilt werden. Der Transistor PG3 weist eine Gate-Struktur über seinem Kanalgebiet auf und die Gate-Struktur kann mit einem anderen Transistor in einer benachbarten Zelle geteilt werden. Die Transistoren PD3 und PU3 teilen eine gemeinsame Gate-Struktur über entsprechenden Kanalgebieten der Transistoren PD3 und PU3. Die Transistoren PU2, PD2 und D1 teilen eine gemeinsame Gate-Struktur über entsprechenden Kanalgebieten der Transistoren PU2, PD2 und D1. Die Transistoren PU4, PD4 und D2 teilen eine gemeinsame Gate-Struktur über entsprechenden Kanalgebieten der Transistoren PU4, PD4 und D2. Der Transistor PG2 weist eine Gate-Struktur über seinem Kanalgebiet auf und der Transistor PG4 weist eine Gate-Struktur über seinem Kanalgebiet auf. Der Transistor S1 weist eine Gate-Struktur über seinem Kanalgebiet auf und der Transistor S2 weist eine Gate-Struktur über seinem Kanalgebiet auf.
  • 3 veranschaulicht ferner verschiedene Kontakte, die an Bauelementen in der Zelle gebildet sind. Die Kontakte können in (einer) am weitesten unten gelegenen dielektrischen Schicht/en, wie beispielsweise einer dielektrischen Zwischenschicht (Interlayer Dielectric - ILD), mit einem leitfähigen Material, wie beispielsweise einem Metall mit oder ohne eine Sperrschicht, gebildet sein. Ein erster Vss-Kontakt VSSC1 ist an ein Source-Gebiet des Transistors PD1 gekoppelt. Ein erster Vdd-Kontakt VDDC1 ist an ein Source-Gebiet des Transistors PU1 gekoppelt. Ein erster komplementärer Bitleitungskontakt BLBC1 ist an ein Source/DrainGebiet des Transistors PG2 gekoppelt. Ein vierter Vss-Kontakt VSSC4 ist an ein Source-Gebiet des Transistors S1 gekoppelt, der ferner die zwei wirksamen Flächen des Transistors S1 elektrisch koppeln kann. Ein erster Wortleitungskontakt WLC1 ist an die Gate-Struktur des Transistors PG1 gekoppelt. Ein dritter Wortleitungskontakt WLC3 ist an die Gate-Struktur des Transistors PG3 gekoppelt. Ein zweiter Vss-Kontakt VSSC2 ist an ein Source-Gebiet des Transistors PD3 gekoppelt. Ein zweiter Vdd-Kontakt VDDC2 ist an ein Source-Gebiet des Transistors PU3 gekoppelt. Ein zweiter komplementärer Bitleitungskontakt BLBC2 ist an ein Source/Drain-Gebiet des Transistors PG4 gekoppelt. Ein fünfter Vss-Kontakt VSSC5 ist an ein Source-Gebiet des Transistors S2 gekoppelt, der ferner die zwei wirksamen Flächen des Transistors S2 elektrisch koppeln kann. Jeder der Kontakte VSSC1, VSSC2, VSSC4, VSSC5, VDDC1, VDDC2, BLBC1, BLBC2, WLC1 und WLC3 können durch eine oder mehrere benachbarte Zellen geteilt werden.
  • Ein Bitleitungskontakt BLC ist an ein Source/Drain-Gebiet der Transistoren PG1 und PG3 gekoppelt. Ein dritter Vdd-Kontakt VDDC3 ist an ein Source-Gebiet der Transistoren PU2 und PU4 gekoppelt. Ein dritter Vss-Kontakt VSSC3 ist an ein Source-Gebiet der Transistoren PD2 und PD4 gekoppelt. Ein zweiter Wortleitungskontakt WL2 ist an eine Gate-Struktur des Transistors PG2 gekoppelt. Ein vierter Wortleitungskontakt WLC4 ist an eine Gate-Struktur des Transistors PG4 gekoppelt. Ein Übereinstimmungsleitungskontakt MLC ist an ein Draingebiet der Transistoren D1 und D2 gekoppelt, wobei der Kontakt MLC auch die zwei wirksamen Flächen der Transistoren D1 und D2 zusammenkoppelt. Ein Suchleitungskontakt SLC ist an die Gate-Struktur des Transistors S1 gekoppelt. Ein komplementärer Suchleitungskontakt SLBC ist an die Gate-Struktur des Transistors S2 gekoppelt.
  • Ein erster Speicherknotenkontakt SN1 koppelt den Drain des Transistors PD1, einen Source/Drain-Bereich des Transistors PG1, den Drain des Transistors PU1 und die gemeinsame Gate-Struktur für die Transistoren PU2, PD2 und D1 zusammen. Der erste Speicherknotenkontakt SN1 kann einen Druckkontakt zwischen der wirksamen Fläche des Transistors PU1 und der gemeinsamen Gate-Struktur für die Transistoren PU2, PD2 und D1 aufweisen. Ein erster komplementärer Speicherknotenkontakt SNB1 koppelt den Drain des Transistors PD2, ein Source/Drain-Gebiet des Transistors PG2, den Drain des Transistors PU2 und die gemeinsame Gate-Struktur für die Transistoren PU1 und PD1 zusammen. Der erste komplementäre Speicherknotenkontakt SNB1 kann einen Druckkontakt zwischen der wirksamen Fläche des Transistors PU2 und der gemeinsamen Gate-Struktur für die Transistoren PU1 und PD1 umfassen. Ein zweiter Speicherknotenkontakt SN2 koppelt den Drain des Transistors PD3, eine Source/Drain-Region des Transistors PG3, den Drain des Transistors PU3 und die gemeinsame Gate-Struktur für die Transistoren PU4, PD4 und D2 zusammen. Der zweite Speicherknotenkontakt SN2 kann einen Druckkontakt zwischen der wirksamen Fläche des Transistors PU3 und der gemeinsamen Gate-Struktur für die Transistoren PU4, PD4 und D2 umfassen. Ein zweiter komplementärer Speicherknotenkontakt SNB2 koppelt den Drain des Transistors PD4, ein Source/Drain-Gebiet des Transistors PG4, den Drain des Transistors PU4 und die gemeinsame Gate-Struktur für die Transistoren PU3 und PD3 zusammen. Der zweite komplementäre Speicherknotenkontakt SNB2 kann einen Druckkontakt zwischen der wirksamen Fläche des Transistors PU4 und der gemeinsamen Gate-Struktur für die Transistoren PU3 und PD3 umfassen. Die entsprechenden Kontakte (nicht nummeriert) koppeln wirksame Flächen der Transistoren D1 und S1 und der Transistoren S2 und D2 zusammen.
  • 4 veranschaulicht eine 2x4-Anordnung von Zellen (cell) gemäß einer Ausführungsform. 4 veranschaulicht eine Anordnung von p-dotierten Wannen PW und n-dotierten Wannen NW über mehrere Zellen. Entsprechende p-dotierte Wannen PW können sich in eine X-Richtung (z. B. eine Reihenrichtung) über benachbarte Zellen erstrecken. Jede der n-dotierten Wannen NW und p-dotierten Wannen PW kann sich in eine Y-Richtung (z. B. Spaltenrichtung) über Zellen erstrecken. 4 veranschaulicht ferner entsprechende Speicherports SP und Übereinstimmungsports MP unter den Zellen und veranschaulicht, wie die Zellen entlang von Außengrenzen gespiegelt werden können. Zum Beispiel können Zellen in eine X-Richtung (z. B. über eine Zellengrenze in der Y-Richtung) gespiegelt werden, was als ein Spiegel durch Y MY veranschaulicht ist. Eine ursprüngliche Zelle R0 kann translatorisch in eine Y-Richtung verschoben (oder gespiegelt) werden. Dadurch, dass Wannen PW und NW in dieser Anordnung für jede Zelle (z. B. PW-NW-PW) vorhanden sind, kann eine Latch-up-Leistung der Speicherports der Zellen erhöht werden.
  • 5 veranschaulicht ein zweites beispielhaftes Zellen-Layout für die Zelle in 1 gemäß einer Ausführungsform. Obgleich ein Layout erörtert wird, das der Zelle in 1 entspricht, wird ein Durchschnittsfachmann ohne Weiteres verstehen, wie das Layout in 5 geändert werden muss, um der Zelle in 2 zu entsprechen. Die Zelle in 5 ist eine Abwandlung der Zelle in 3. 5 umfasst ferner eine weitere wirksame Fläche, die sich in die Y-Richtung erstreckt, zwei Gate-Strukturen über der wirksamen Fläche, und einen Wannen-Strap-Kontakt WSC, der an die wirksame Fläche gekoppelt ist. Die zusätzliche wirksame Fläche und zwei Gate-Strukturen bilden in dieser Ausführungsform Bauelemente einer Wannen-Strap-Struktur WSS. Die wirksame Fläche erstreckt sich von unter der Gate-Struktur des Transistors S1. Die wirksame Fläche kann in einer n-dotierten Wanne NW oder einer p-dotierten Wanne PW gebildet sein. Die zwei Gate-Strukturen sind auf entgegengesetzten Seiten des Wannen-Strap-Kontakts WSC in der Y-Richtung angeordnet. Die zwei Gate-Strukturen können mit einer benachbarten Zelle geteilt werden. Die zwei Gate-Strukturen können Dummy-Gates sein und können Floating-Gates sein. Dummy-Gates können verwendet werden, um eine Layout-Gleichförmigkeit zu erhöhen und können die Kontrolle der kritischen Abmessungen erhöhen. Mit den Dummy-Gates kann die wirksame Fläche der Wannen-Strap-Struktur WSS dotiert sein wie ein Transistor, der in einer entsprechenden Wanne gebildet ist. Wenn die wirksame Fläche zum Beispiel eine p-dotierte Wanne PW ist, kann die wirksame Fläche dotiert sein, um n-Source/Draingebiete zu bilden und der Wannen-Strap-Kontakt WSC kann elektrisch an eine Masse oder Erde gekoppelt sein. Ferner kann, wenn die wirksame Fläche sich in einer n-dotierten Wanne NW befindet, die wirksame Fläche dotiert werden, um p-Source/Draingebiete zu bilden und der Wannen-Strap-Kontakt WSC kann elektrisch an eine hohe Spannung gekoppelt sein, wie beispielsweise die Leistung Vdd.
  • 6 veranschaulicht eine 2x4-Anordnung von Zellen gemäß einer Ausführungsform. 6 ist eine Abwandlung von 4, um Wannen-Strap-Strukturen WSS in jeder Zelle in entsprechenden p-dotierten Wannen PW aufzuweisen. 7 ist eine weitere Abwandlung von 6, wo die Wannen-Strap-Strukturen WSS in jeder Zelle in entsprechenden n-dotierten Wannen NW gebildet sind. In diesem Beispiel werden die n-dotierten Wannen NW, in denen die Wannen-Strap-Strukturen WSS gebildet sind, unter Zellen in einer X-Richtung geteilt. Da in dieser Anordnung für jede Zelle Wannen PW und NW vorhanden sind (z. B. NW-PW-NW-PW) kann die Trägerdiffusion durch das Substrat verringert werden und auch eine Soft-Error-Rate (SER) verringert werden.
  • 8 veranschaulicht ein drittes beispielhaftes Zellen-Layout für die Zelle in 1 gemäß einer Ausführungsform. Obgleich ein Layout erörtert wird, das der Zelle in 1 entspricht, wird der Durchschnittsfachmann ohne Weiteres verstehen, wie das Layout in 8 geändert werden muss, um der Zelle in 2 zu entsprechen. Die Zelle in 8 ist eine Abwandlung der Zelle in 5. Wie vorhergehend erörtert, können die Transistoren eine oder mehrere wirksame Flächen umfassen. 8 ist ein Beispiel, in dem die Transistoren PD1, PG1, PG3 und PD3 zwei wirksame Flächen umfassen und die Transistoren PG2, PD2, PD4 und PG4 zwei wirksame Flächen umfassen. Ferner umfassen die Transistoren S1, D1, D2 und S2 drei wirksame Flächen.
  • 9A und 9B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer Ausführungsform. Die erste Metallisierungsschicht und Via-Schicht in 9A kann über dem Zellen-Layout von 3 liegen, zum Beispiel liegt die zweite Metallisierungsschicht und Via-Schicht in 9B über der ersten Metallisierungsschicht in 9A. Obgleich diese erörterten Schichten als benachbarte Metallisierungsschichten erörtert werden, wird ein Durchschnittsfachmann ohne Weiteres verstehen, dass andere Schichten zwischen den Schichten und irgendwelche sich daraus ergebenden Abwandlungen zum Einsatz kommen können.
  • Unter Bezugnahme auf 9A umfasst die erste Metallisierungsschicht Leiterbahnen, die sich entlang einer Y-Richtung erstrecken. Insbesondere umfasst die erste Metallisierungsschicht eine Bitleitungsleiterbahn BLT, eine erste Leistungsleiterbahn VDDT1, eine komplementäre Bitleitungsleiterbahn BLBT, eine Masseleiterbahn VSS1T1 der ersten Metallisierung, eine Suchleitungsleiterbahn SLT und eine komplementäre Suchleitungsleiterbahn SLBT. Die Masseleiterbahn VSS1T1 der ersten Metallisierung umfasst einen Vorsprung, der sich entlang einer X-Richtung zwischen den zwei Daten-Latch-Abschnitten der Zelle erstreckt. Die erste Metallisierungsschicht umfasst ferner eine erste und eine zweite Erdkontaktstelle VSS1P1 und VSS1P2 der ersten Metallisierung; eine erste, zweite, dritte und vierte Wortleitungskontaktstelle WLP1, WLP2, WLP3 und WLP4; und eine Übereinstimmungsleitungskontaktstelle MLP. Die erste Via-Schicht umfasst die Vias 1V10, 1V12, 1V14, 1V16, 1V18, 1V20, 1V22, 1V24, 1V26, 1V28, 1V30, 1V32, 1V34, 1V38, 1V40, 1V42 und 1V44. Das Via 1V10 koppelt die Kontaktstelle VSS1P1 an den Kontakt VSSC1. Das Via 1V12 koppelt die Kontaktstelle WLP1 an den Kontakt WLC1. Das Via 1V14 koppelt die Kontaktstelle WLP3 an den Kontakt WLC3. Das Via 1V16 koppelt die Kontaktstelle VSS1P2 an den Kontakt VSSC2. Das Via 1V30 koppelt die Kontaktstelle WLP2 an den Kontakt WLC2. Das Via 1V34 koppelt die Kontaktstelle WLP4 an den Kontakt WLC4. Das Via 1V40 koppelt die Kontaktstelle MLP an den Kontakt MLC. Das Via 1V18 koppelt die Leiterbahn BLT an den Kontakt BLC. Die Vias 1V20, 1V22 und 1V24 koppeln die Leiterbahn VDDT1 an die Kontakte VDDC1, VDDC3 beziehungsweise VDDC2. Die Vias 1V26 und 1V28 koppeln die Leiterbahn BLBT an die Kontakte BLBC1 beziehungsweise BLBC2. Die Vias 1V32, 1V36 und 1V38 koppeln die Leiterbahn VSS1T1 an die Kontakte VSSC3, VSSC4 beziehungsweise VSSC5. Das Via 1V32 koppelt die Leiterbahn VSS1T1 an den Vorsprung, der sich entlang der X-Richtung erstreckt. Das Via 1V42 koppelt die Leiterbahn SLT an den Kontakt SLC. Das Via 1V44 koppelt die Leiterbahn SLBT an den Kontakt SLBC.
  • Unter Bezugnahme auf 9B umfasst die zweite Metallisierungsschicht Leiterbahnen, die sich entlang einer X-Richtung erstrecken. Insbesondere umfasst die zweite Metallisierungsschicht die erste und die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung, die erste und die zweite Wortleitungsleiterbahn WLT1 und WLT2 und eine Übereinstimmungsleitungsleiterbahn MLT. 9B veranschaulicht einen ersten Abstand D1 zwischen einer entsprechenden Masseleiterbahn VSS2T1 und VSS2T2 und einer entsprechenden Wortleitungsleiterbahn WLT1 und WLT2 und veranschaulicht einen zweiten Abstand D2 zwischen einer entsprechenden Wortleitungsleiterbahn WLT1 und WLT2 und der Übereinstimmungsleitungsleiterbahn MLT. Der zweite Abstand D2 kann größer sein als der erste Abstand D1. Zum Beispiel kann der zweite Abstand D2 30% größer sein als der erste Abstand. Die zweite Via-Schicht umfasst die Vias 2V10, 2V12, 2V14, 2V16, 2V18, 2V20, 2V22, 2V24 und 2V26. Das Via 2V10 koppelt die Leiterbahn VSS2T1 an die Kontaktstelle VSS1P1. Das Via 2V12 koppelt die Leiterbahn WLT1 an die Kontaktstelle WLP1. Das Via 2V14 koppelt die Leiterbahn WLT2 an die Kontaktstelle WLP3. Das Via 2V16 koppelt die Leiterbahn VSS2T2 an die Kontaktstelle VSS1P2. Das Via 2V18 koppelt die Leiterbahn WLT1 an die Kontaktstelle WLP2. Das Via 2V20 koppelt die Leiterbahn WLT2 an die Kontaktstelle WLP4. Das Via 2V24 koppelt die Leiterbahn MLT an die Kontaktstelle MLP. Das Via 2V22 koppelt die Leiterbahn VSS2T1 an die Leiterbahn VSS1T1 und das Via 2V26 koppelt die Leiterbahn VSS2T2 an die Leiterbahn VSS1T1. Dadurch, dass die Masseleiterbahn VSS1T der ersten Metallisierung sowohl an die erste als auch die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung gekoppelt ist, können die erste und die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung sich auf im Wesentlichen derselben Spannung befinden, was wiederum die Robustheit eines Betriebs der Zelle mit hoher Leistung erhöhen kann. Diese Leiterbahnen VSS1T1, VSS2T1 und VSS1T2, die miteinander verbunden sind, können ein Ground-Mesh für die Zelle bilden.
  • 10A und 10B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer anderen Ausführungsform. Die erste Metallisierungsschicht und Via-Schicht in 10A kann über dem Zellen-Layout von 3, 5 oder 8 liegen und die zweite Metallisierungsschicht und Via-Schicht in 10B liegt über der ersten Metallisierungsschicht in 10A. Obgleich diese Schichten als benachbarte Metallisierungsschichten erörtert werden, wird ein Durchschnittsfachmann ohne Weiteres verstehen, dass andere Schichten zwischen den Schichten und in irgendwelchen sich daraus ergebenden Abwandlungen zum Einsatz kommen können. Die erste Metallisierungsschicht in 10A ist dieselbe wie die erste Metallisierungsschicht in 9A mit einer zusätzlichen zweiten Masseleiterbahn VSS1T2 der ersten Metallisierung, die sich in eine Y-Richtung erstreckt. Die erste Via-Schicht in 10A ist dieselbe wie die erste Via-Schicht in 9A mit einem wahlfreien Via 1V46. Das wahlfreie Via 1V46 kann verwendet werden, um die Leiterbahn VSS1T2 an den Kontakt WSC zu koppeln, wie beispielsweise, wenn das Zellen-Layout von 5 oder 8 und die p-dotierte Wanne PW verwendet werden. In anderen Ausführungsformen kann das Via 1V46 weggelassen werden, wie beispielsweise, wenn das Zellen-Layout von 3 verwendet wird und keine Wannen-Strap-Struktur vorhanden ist. Die zweite Metallisierungsschicht in 10B ist dieselbe wie die zweite Metallisierung in 9B. Die zweite Via-Schicht in 10B ist dieselbe wie die zweite Via-Schicht in 9B, bis auf die Vias 2V28 und 2V30. Das Via 2V28 koppelt die Leiterbahn VSS2T1 an die Leiterbahn VSS1T2 und das Via 2V30 koppelt die Leiterbahn VSS2T2 an die Leiterbahn VSS1T2. Dadurch, dass die erste und die zweite Masseleiterbahn VSS1T1 und VSS1T2 der ersten Metallisierung sowohl an die erste und als auch die zweite Leiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung gekoppelt sind, können die erste und die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung sich im Wesentlichen auf derselben Spannung befinden, was wiederum die Robustheit eines Betriebs der Zelle mit hoher Leistung erhöhen kann. Diese Leiterbahnen VSS1T1, VSS1T2, VSS2T1 und VSS1T2, die miteinander verbunden sind, können ein Ground-Mesh für die Zelle bilden.
  • 11A und 11B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer anderen Ausführungsform. Die erste Metallisierungsschicht und Via-Schicht in 11A kann über dem Zellen-Layout von 3, 5 oder 8 liegen und die zweite Metallisierungsschicht und Via-Schicht in 11B liegt über der ersten Metallisierungsschicht in 11A. Obgleich diese Schichten als benachbarte Metallisierungsschichten erörtert werden, wird der Durchschnittsfachmann ohne Weiteres verstehen, dass andere Schichten zwischen den Schichten und irgendwelche sich daraus ergebenden Abwandlungen zum Einsatz kommen können. Die erste Metallisierungsschicht in 11A ist dieselbe wie die erste Metallisierungsschicht in 9A mit einer zweiten Leistungsleiterbahn VDDT2, die sich in eine Y-Richtung erstreckt. Die erste Via-Schicht in 11A ist dieselbe wie die erste Via-Schicht in 9A mit einem wahlfreien Via 1V46. Das wahlfreie Via 1V46 kann verwendet werden, um die Leiterbahn VDDT2 an den Kontakt WSC zu koppeln, wie beispielsweise, wenn das Zellen-Layout von 5 oder 8 und die n-dotierte Wanne NW verwendet werden. In anderen Ausführungsformen kann das Via 1V46 weggelassen werden, wie beispielsweise wenn das Zellen-Layout von 3 verwendet wird und keine Wannen-Strap-Struktur vorhanden ist. Die zweite Metallisierungsschicht und Via-Schicht in 11B sind dieselben wie die zweite Metallisierungsschicht und Via-Schicht in 9B. Dadurch, dass die erste Masseleiterbahn VSS1T1 der ersten Metallisierung sowohl an die erste als auch die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung gekoppelt ist, können die erste und die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung sich im Wesentlichen auf derselben Spannung befinden, was wiederum die Robustheit des Betriebs der Zelle bei hoher Leistung erhöhen kann. Diese Leiterbahnen VSS1T1, VSS2T1 und VSS1T2, die miteinander verbunden sind, können ein Ground-Mesh für die Zelle bilden.
  • 12A und 12B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer weiteren Ausführungsform. Die erste Metallisierungsschicht und Via-Schicht in 12A kann über dem Zellen-Layout von 3, 5 oder 8 liegen und die zweite Metallisierungsschicht und Via-Schicht in 12B liegt über der ersten Metallisierungsschicht in 12A. Obgleich diese Schichten als benachbarte Metallisierungsschichten erörtert werden, wird der Durchschnittsfachmann ohne Weiteres verstehen, dass andere Schichten zwischen den Schichten und irgendwelche sich daraus ergebenden Abwandlungen zum Einsatz kommen können.
  • Die erste Metallisierungsschicht in 12A ist der ersten Metallisierungsschicht in 9A ähnlich. Die erste Metallisierungsschicht in 12A umfasst ferner eine zweite, dritte und vierte Masseleiterbahn VSS1T2, VSS1T3 beziehungsweise VSS1T4 der ersten Metallisierung, die sich jeweils in einer Y-Richtung erstrecken. Die erste und zweite Kontaktstelle VSS1P1 und VSS1P2 der ersten Metallisierung sind in dieser Ausführungsform weggelassen. Die erste Masseleiterbahn VSS1T1 der ersten Metallisierung weist in diesem Beispiel keinen Vorsprung in eine X-Richtung auf. Die erste Via-Schicht in 12A ist der ersten Via-Schicht in 9A ähnlich. Die erste Via-Schicht in 12A umfasst ein wahlfreies Via 1V46. Das wahlfreie Via 1V46 kann verwendet werden, um die Leiterbahn VSS1T2 an den Kontakt WSC zu koppeln, wie beispielsweise, wenn das Zellen-Layout von 5 oder 8 und eine p-dotierte Wanne PW verwendet werden. In anderen Ausführungsformen kann das Via 1V46 weggelassen werden, wie beispielsweise wenn das Zellen-Layout von 3 verwendet wird und keine Wannen-Strap-Struktur vorhanden ist. Andere Vias können leicht bewegt werden und/oder die Bauelemente, an die sie gekoppelt sind, können geändert werden. Das Via 1V10 koppelt die Leiterbahn VSS1T3 an den Kontakt VSSC1. Das Via 1V16 koppelt die Leiterbahn VSS1T3 an den Kontakt VSSC2. Das Via 1V32 koppelt die Leiterbahn VSS1T4 an den Kontakt VSSC3.
  • Die zweite Metallisierungsschicht in 12B ist dieselbe wie die zweite Metallisierung in 9B. Die zweite Via-Schicht in 12B ist ähnlich wie die zweite Via-Schicht in 9B. Die zweite Via-Schicht in 12B umfasst die Vias 2V28, 2V30, 2V32 und 2V34 und die Vias 2V10 und 2V16 können leicht bewegt werden. Das Via 2V28 koppelt die Leiterbahn VSS2T1 an die Leiterbahn VSS1T2 und das Via 2V30 koppelt die Leiterbahn VSS2T2 an die Leiterbahn VSS1T2. Das Via 2V10 koppelt die Leiterbahn VSS2T1 an die Leiterbahn VSS1T3 und das Via 2V16 koppelt die Leiterbahn VSS1T2 an die Leiterbahn VSS1T3. Das Via 2V32 koppelt die Leiterbahn VSS2T1 an die Leiterbahn VSS1T4 und das Via 2V34 koppelt die Leiterbahn VSS2T2 an die Leiterbahn VSS1T4. Dadurch dass die erste, zweite, dritte und vierte Masseleiterbahn VSS1T1, VSS1T2, VSS1T3 und VSS1T4 der ersten Metallisierung an sowohl die erste als auch die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung gekoppelt sind, können die erste und die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung sich im Wesentlichen auf derselben Spannung befinden, was wiederum die Robustheit eines Betriebs der Zelle mit hoher Leistung erhöhen kann. Diese Leiterbahnen VSS1T1, VSS1T2, VSS1T3, VSS1T4, VSS2T1 und VSS1T2, die miteinander verbunden sind, können ein Ground-Mesh für die Zelle bilden.
  • 13A und 13B veranschaulichen eine erste Metallisierungsschicht und Via-Schicht beziehungsweise eine zweite Metallisierungsschicht und Via-Schicht gemäß einer weiteren Ausführungsform. Die erste Metallisierungsschicht und Via-Schicht in 13A kann über dem Zellen-Layout von 3, 5 oder 8 liegen und die zweite Metallisierungsschicht und Via-Schicht in 13B liegt über der ersten Metallisierungsschicht in 13A. Obgleich diese Schichten als benachbarte Metallisierungsschichten erörtert werden, wird ein Durchschnittsfachmann ohne Weiteres verstehen, dass andere Schichten zwischen den Schichten und irgendwelche sich daraus ergebenden Abwandlungen zum Einsatz kommen können.
  • Die erste Metallisierungsschicht in 13A ist der ersten Metallisierungsschicht in 12A ähnlich. Anstatt eine zweite Masseleiterbahn VSS1T2 einer ersten Metallisierung aufzuweisen, erstreckt sich eine zweite Leistungsleiterbahn VDDT2 entlang einer Y-Richtung. Das wahlfreie Via 1V46 kann verwendet werden, um die Leiterbahn VDDT2 an den Kontakt WSC zu koppeln, wie beispielsweise wenn das Zellen-Layout von 5 oder 8 und eine n-dotierte Wanne NW verwendet werden. In anderen Ausführungsformen kann das Via 1V46 weggelassen werden, wie beispielsweise wenn das Zellen-Layout von 3 verwendet wird und keine Wannen-Strap-Struktur vorhanden ist. Die zweite Metallisierungsschicht in 13B ist dieselbe wie die zweite Metallisierung in 12B. Die zweite Via-Schicht in 13B ist der zweiten Via-Schicht in 12B ähnlich, außer, dass keine Vias 2V28 und 2V30 vorhanden sind, um die Leiterbahnen VSS2T1 und VSS2T2 an die Leiterbahn VDDT2 zu koppeln. Dadurch, dass die erste, dritte und vierte Masseleiterbahn VSS1T1, VSS1T3 und VSS1T4 der ersten Metallisierung an sowohl die erste als auch die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung gekoppelt sind, können die erste und die zweite Masseleiterbahn VSS2T1 und VSS2T2 der zweiten Metallisierung sich im Wesentlichen auf derselben Spannung befinden, was wiederum die Robustheit eines Betriebs der Zelle mit hoher Leistung erhöhen kann. Diese Leiterbahnen VSS1T1, VSS1T3, VSS1T4, VSS2T1 und VSS1T2, die miteinander verbunden sind, können ein Ground-Mesh für die Zelle bilden.
  • Obgleich verschiedene Meshes unter Bezugnahme auf 9A bis B, 10A bis B, 11A bis B, 12A bis B und 13A bis B mit einem Ground-Mesh erörtert wurden, können die Meshes abgewandelt werden, um Vdd-Power-Meshes zu sein. Ein Durchschnittsfachmann wird Abwandlungen an den vorhergehend erörterten Metallisierungsschichten und Via-Schichten, um Vdd-Power-Meshes zu erhalten, ohne Weiteres verstehen. Obgleich die Metallisierungsschichten und Via-Schichten unter Bezugnahme auf die Zellen-Layouts von 3, 5 und 8 erörtert wurden, die ein Layout des Schaltplans von 1 darstellen, wird ein Durchschnittsfachmann ferner ohne Weiteres Abwandlungen an den Metallisierungsschichten und Via-Schichten verstehen, wenn ein Zellen-Layout verwendet wird, das das Layout des Schaltplans von 2 darstellt.
  • 14 ist eine Darstellung von verschiedenen Schichten und Bauelementen, die in einer Struktur gemäß einer Ausführungsform vorhanden sein können. Die Struktur umfasst ein Substrat 20, das ein Halbleitersubstrat sein kann, wie beispielsweise ein Bulk-Substrat, Semiconductor-on-Insulator-Substrat (SOI) oder dergleichen. Das Substrat 20 umfasst Isolationsgebiete 22, wie beispielsweise eine Grabenisolation (engl. Shallow Trench Isolation - STI), die verwendet werden, um wirksame Flächen des Substrats 20 zu definieren. Gate-Strukturen 24, wie beispielsweise ein leitfähiges Material (wie dotiertes Polysilizium, ein Metall, ein Silicid, dergleichen oder eine Kombination davon) über einer Gate-Dielektrikumschicht befinden sich auf dem Substrat 20. Substratkontakte 26 können durch eine erste dielektrische Schicht 32, wie beispielsweise eine dielektrische Zwischenschicht (engl. Inter-Layer Dielectric - ILD), zum Substrat 20 gebildet sein. Gate-Kontakte 28 können durch die erste dielektrische Schicht 32 zu einer Gate-Struktur 24 gebildet sein. Ein Druckkontakt 30 kann durch die erste dielektrische Schicht 32 zu einer Gate-Struktur 24 und dem Substrat 20 gebildet werden. Eine zweite dielektrische Schicht 38, wie beispielsweise ein Intermetalldielektrikum (Inter-Metal Dielectric - IMD), liegt über der ersten dielektrischen Schicht 32. Erste Vias 34 und erste Metallstrukturen 36 befinden sich in der zweiten dielektrischen Schicht 38. Die ersten Vias 34 befinden sich in einer ersten Via-Schicht 40, die der ersten Via-Schicht von 9A, 10A, 11A, 12A und 13A entsprechen kann. Die ersten Metallstrukturen 36 befinden sich in einer ersten Metallisierungsschicht, die der ersten Metallisierungsschicht von 9A, 10A, 11A, 12A und 13A entsprechen kann. Eine dritte dielektrische Schicht 48, wie beispielsweise ein IMD, liegt über der zweiten dielektrischen Schicht 38. Zweite Vias 44 und zweite Metallstrukturen 46 befinden sich in der dritten dielektrischen Schicht 48. Die zweiten Vias 44 befinden sich in einer zweiten Via-Schicht 50, die der zweiten Via-Schicht von 9B, 10B, 11B, 12B und 13B entsprechen kann. Die zweiten Metallstrukturen 46 befinden sich in einer zweiten Metallisierungsschicht, die der zweiten Metallisierungsschicht von 9B, 10B, 11B, 12B und 13B entsprechen kann. 14 veranschaulicht allgemein verschiedene Bauelemente und ein Durchschnittsfachmann wird ohne Weiteres verstehen, dass Abwandlungen an dieser Struktur vorgenommen werden können.
  • Ausführungsformen können Vorteile aufweisen. Zum Beispiel kann eine Soft Error Rate (SER) verringert werden. Dadurch, dass ein Zellen-Layout mit einer Wannenanordnung bereitgestellt wird, kann die SER verringert werden. Die Latch-up-Leistung kann erhöht werden. Dadurch, dass ein Zellen-Layout mit einer anderen Wannenanordnung bereitgestellt wird, kann die Latch-up-Leistung erhöht werden. Dadurch, dass Zellen mit einer einzelnen aktiven Fläche, wie beispielsweise einer einzelnen wirksamen Finnenfläche, für entsprechende Transistoren bereitgestellt werden, kann eine Zellendichte erhöht werden. Ferner kann die Robustheit der Zelle erhöht werden, zum Beispiel durch die Verwendung eines Erd/Strom-Metall-Routing-Meshs, wie in Anwendungen mit hoher Leistung.
  • Gemäß einer Ausführungsform umfasst eine Zellenstruktur eine erste p-dotierte Wanne in einem Substrat, eine zweite p-dotierte Wanne in dem Substrat, eine erste n-dotierte Wanne in dem Substrat, eine erste Gruppe von Transistoren, eine zweite Gruppe von Transistoren und eine Wannen-Strap-Struktur. Die erste n-dotierte Wanne ist zwischen der ersten p-dotierten Wanne und der zweiten p-dotierten Wanne angeordnet. Entsprechende erste aus der ersten Gruppe von Transistoren bilden ein erstes Latch und entsprechende zweite aus der ersten Gruppe von Transistoren bilden ein zweites Latch. Die erste Gruppe von Transistoren weist entsprechende wirksame Flächen in der ersten p-dotierten Wanne in dem Substrat, der ersten n-dotierten Wanne in dem Substrat oder der zweiten p-dotierten Wanne in dem Substrat auf. Die zweite Gruppe von Transistoren bildet eine kaskadierte Vorrichtung, die elektrisch an den ersten Latch und den zweiten Latch gekoppelt ist. Die zweite Gruppe von Transistoren weist eine wirksame Fläche in der zweiten p-dotierten Wanne in dem Substrat auf. Die Wannen-Strap-Struktur umfasst eine wirksame Fläche, die elektrisch an einen Leistungsknoten oder einen Erdknoten gekoppelt ist.
  • Gemäß einer anderen Ausführungsform umfasst eine Zellenstruktur einen ersten Daten-Latch, der eine erste Gruppe von Transistoren umfasst, die wirksame Flächen in einem Substrat aufweisen; einen zweiten Daten-Latch, der eine zweite Gruppe von Transistoren umfasst, die wirksame Flächen in dem Substrat aufweisen; einen Suchport, der eine dritte Gruppe von Transistoren umfasst, die eine wirksame Fläche in dem Substrat aufweisen; und eine Wannen-Strap-Struktur, die eine wirksame Fläche in dem Substrat aufweist. Eine erste Metallisierungsschicht befindet sich über dem Substrat und umfasst eine erste Masseleiterbahn und eine Wannen-Strap-Leiterbahn, die sich jeweils in eine erste Richtung erstrecken. Die wirksame Fläche der Wannen-Strap-Struktur ist elektrisch an die Wannen-Strap-Leiterbahn gekoppelt. Eine zweite Metallisierungsschicht befindet sich über dem Substrat und umfasst eine zweite Masseleiterbahn und eine dritte Masseleiterbahn, die sich jeweils in eine zweite Richtung erstrecken. Die erste Richtung schneidet sich mit der zweiten Richtung. Die zweite Masseleiterbahn und die dritte Masseleiterbahn sind elektrisch an die erste Masseleiterbahn gekoppelt.
  • Gemäß einer weiteren Ausführungsform umfasst eine Zellenstruktur einen ersten Daten-Latch, der eine erste Gruppe von Transistoren umfasst, einen zweiten Daten-Latch, der eine zweite Gruppe von Transistoren umfasst, und einen Suchport, der eine dritte Gruppe von Transistoren umfasst. Jeder Transistor aus der ersten Gruppe von Transistoren und der zweiten Gruppe von Transistoren weist eine einzelne wirksame Finnenfläche in einem Substrat auf. Die dritte Gruppe von Transistoren weist eine wirksame Finnenfläche im Substrat auf. Eine erste Metallisierungsschicht befindet sich über dem Substrat und umfasst eine erste Masseleiterbahn und eine Wannen-Strap-Leiterbahn, die sich jeweils in eine erste Richtung erstrecken. Eine zweite Metallisierungsschicht befindet sich über dem Substrat und umfasst eine zweite Masseleiterbahn und eine dritte Masseleiterbahn, die sich jeweils in eine zweite Richtung erstrecken. Die erste Richtung schneidet sich mit der zweiten Richtung. Die zweite Masseleiterbahn und die dritte Masseleiterbahn sind elektrisch an die erste Masseleiterbahn gekoppelt.

Claims (20)

  1. Zellenstruktur, die Folgendes umfasst: eine erste p-dotierte Wanne in einem Substrat; eine zweite p-dotierte Wanne in dem Substrat; eine erste n-dotierte Wanne in dem Substrat, die zwischen der ersten p-dotierten Wanne und der zweiten p-dotierten Wanne angeordnet ist; eine erste Gruppe von Transistoren (PU1, PD1, PU2, PD2, PG1, PG2, PU3, PD3, PU4, PD4, PG3, PG4), wobei entsprechende erste (PU1, PD1, PU2, PD2) aus der ersten Gruppe von Transistoren einen ersten Daten-Latch bilden, entsprechende zweite PU3, PD3, PU4, PD4) aus der ersten Gruppe von Transistoren einen zweiten Daten-Latch bilden, wobei die erste Gruppe von Transistoren (PU1, PD1, PU2, PD2, PG1, PG2, PU3, PD3, PU4, PD4, PG3, PG4) entsprechende wirksame Flächen in der ersten p-dotierten Wanne in dem Substrat, der ersten n-dotierten Wanne in dem Substrat und der zweiten p-dotierten Wanne in dem Substrat aufweisen; eine zweite Gruppe (D1, S1, D2, S2) von Transistoren, die eine kaskadierte Vorrichtung bilden, die elektrisch an den ersten Daten-Latch und den zweiten Daten-Latch gekoppelt ist, wobei die zweite Gruppe von Transistoren (D1, S1, D2, S2) eine wirksame Fläche in der zweiten p-dotierten Wanne in dem Substrat aufweist; und eine Wannen-Strap-Struktur, die eine wirksame Fläche umfasst, die einer/einem Source/Drain eines Transistors entspricht und die elektrisch an einen Leistungsknoten oder einen Erdknoten gekoppelt ist.
  2. Zellenstruktur nach Anspruch 1, wobei die wirksame Fläche der Wannen-Strap-Struktur sich in der zweiten p-dotierten Wanne befindet, wobei die wirksame Fläche der Wannen-Strap-Struktur elektrisch an einen Erdknoten gekoppelt ist.
  3. Zellenstruktur nach Anspruch 1, wobei die wirksame Fläche der Wannen-Strap-Struktur sich in einer zweiten n-dotierten Wanne in dem Substrat befindet, wobei die zweite p-dotierte Wanne sich zwischen der ersten n-dotierten Wanne und der zweiten n-dotierten Wanne befindet, wobei die wirksame Fläche der Wannen-Strap-Struktur elektrisch an einen Leistungsknoten gekoppelt ist.
  4. Zellenstruktur nach Anspruch 1, die ferner eine erste Metallisierungsschicht über dem Substrat und eine zweite Metallisierungsschicht über der ersten Metallisierungsschicht umfasst, wobei eine von der ersten Metallisierungsschicht und der zweiten Metallisierungsschicht eine erste Masseleiterbahn (VSS1T1), eine zweite Masseleiterbahn (VSS1T3), eine dritte Masseleiterbahn (VSSiT4) und eine Wannen-Strap-Leiterbahn umfasst, die sich in eine erste Richtung erstrecken, wobei die andere von der ersten Metallisierungsschicht und der zweiten Metallisierungsschicht eine vierte Masseleiterbahn (VSS2T1) und eine fünfte Masseleiterbahn (VSS2T2) umfasst, die sich jeweils in eine zweite Richtung erstrecken, wobei sich die erste Richtung von der zweiten Richtung unterscheidet, wobei entsprechende Vias die erste Masseleiterbahn (VSS1T1), die zweite Masseleiterbahn (VSS1T3) und die dritte Masseleiterbahn (VSS1T4) an die vierte Masseleiterbahn (VSS2T1) koppeln, und entsprechende Vias die erste Masseleiterbahn (VSS1T1), die zweite Masseleiterbahn (VSS1T3) und die dritte Masseleiterbahn (VSS1T4) an die fünfte Masseleiterbahn (VSS2T2) koppeln, wobei die wirksame Fläche der Wannen-Strap-Struktur elektrisch an die Wannen-Strap-Leiterbahn gekoppelt ist.
  5. Zellenstruktur nach Anspruch 4, wobei die Wannen-Strap-Leiterbahn eine sechste Masseleiterbahn umfasst, wobei ein Via die sechste Masseleiterbahn an die vierte Masseleiterbahn (VSS2T1) koppelt, und ein Via die sechste Masseleiterbahn an die fünfte Masseleiterbahn (VSS2T2) koppelt.
  6. Zellenstruktur nach Anspruch 4, wobei die Wannen-Strap-Leiterbahn eine Leistungsleiterbahn umfasst.
  7. Zellenstruktur nach Anspruch 1, die ferner eine erste Metallisierungsschicht über dem Substrat und eine zweite Metallisierungsschicht über der ersten Metallisierungsschicht umfasst, wobei eine von der ersten Metallisierungsschicht und der zweiten Metallisierungsschicht eine erste Masseleiterbahn (VSS1T1) und eine Wannen-Strap-Leiterbahn umfasst, die sich jeweils in eine erste Richtung erstrecken, wobei die andere von der ersten Metallisierungsschicht und der zweiten Metallisierungsschicht eine zweite Masseleiterbahn (VSS2T1) und eine dritte Masseleiterbahn (VSS2T2) umfasst, die sich jeweils in eine zweite Richtung erstrecken, wobei sich die erste Richtung von der zweiten Richtung unterscheidet, wobei ein Via die erste Masseleiterbahn (VSS1T1) an die zweite Masseleiterbahn (VSS2T1) koppelt, wobei ein Via die erste Masseleiterbahn (VSS1T1) an die dritte Masseleiterbahn (VSS2T2) koppelt, wobei die wirksame Fläche der Wannen-Strap-Struktur elektrisch an die Wannen-Strap-Leiterbahn gekoppelt ist.
  8. Zellenstruktur nach Anspruch 7, wobei die Wannen-Strap-Leiterbahn eine vierte Masseleiterbahn, umfasst, wobei ein Via die vierte Masseleiterbahn an die zweite Masseleiterbahn (VSS2T1) koppelt, und ein Via, die vierte Masseleiterbahn an die dritte Masseleiterbahn (VSS2T2) koppelt.
  9. Zellenstruktur nach Anspruch 7, wobei die Wannen-Strap-Leiterbahn eine Leistungsleiterbahn umfasst.
  10. Zellenstruktur nach Anspruch 1, wobei: die entsprechenden ersten aus der ersten Gruppe von Transistoren einen ersten Pull-up-Transistor (PU1), einen zweiten Pull-up-Transistor (PU2), einen ersten Pull-down-Transistor (PD1), einen zweiten Pull-down-Transistor (PD2), einen ersten Pass-Gate-Transistor (PG1) und einen zweiten Pass-Gate-Transistor (PG2) umfassen, wobei: ein Drain des ersten Pull-up-Transistors (PU1), ein Drain des ersten Pull-down-Transistors (PD1), ein Gate des zweiten Pull-up-Transistors (PU2) und ein Gate des zweiten Pull-down-Transistors (PD2) elektrisch miteinander verbunden sind, um einen ersten Knoten (SN1) zu bilden, wobei ein/e erste/r Source/Drain des ersten Pass-Gate-Transistors (PG1) elektrisch an den ersten Knoten (SN1) gekoppelt ist, und ein Drain des zweiten Pull-up-Transistors (PU2), ein Drain des zweiten Pull-down-Transistors (PD2), ein Gate des ersten Pull-up-Transistors (PU1) und ein Gate des ersten Pull-down-Transistors (PD1) elektrisch miteinander verbunden sind, um einen ersten komplementären Knoten (SNB1) zu bilden, wobei ein/e erste/r Source/Drain des zweiten Pass-Gate-Transistors (PG2) elektrisch an den ersten komplementären Knoten (SNB1) gekoppelt ist, wobei die entsprechenden zweiten aus der ersten Gruppe von Transistoren einen dritten Pull-up-Transistor (PU3), einen vierten Pull-up-Transistor (PU4), einen dritten Pull-down-Transistor (PD3), einen vierten Pull-down-Transistor (PD4), einen dritten Pass-Gate-Transistor (PG3) und einen vierten Pass-Gate-Transistor (PG4) umfassen, wobei: ein Drain des dritten Pull-up-Transistors (PU3), ein Drain des dritten Pull-down-Transistors (PD3), ein Gate des vierten Pull-up-Transistors (PU4) und ein Gate des vierten Pull-down-Transistors (PD4) elektrisch miteinander verbunden sind, um einen zweiten Knoten (SN2) zu bilden, wobei die/der erste Source/Drain des dritten Pass-Gate-Transistors (PG3) elektrisch an den zweiten Knoten (SN2) gekoppelt ist, und ein Drain des vierten Pull-up-Transistors (PU4), ein Drain des vierten Pull-down-Transistors (PD4), ein Gate des dritten Pull-up-Transistors (PU3) und ein Gate des dritten Pull-down-Transistors (PD4) elektrisch miteinander verbunden sind, um einen zweiten komplementären Knoten (SNB2) zu bilden, wobei ein/e erste/r Source/Drain des vierten Pass-Gate-Transistors (PG4) elektrisch an den zweiten komplementären Knoten (SNB2) gekoppelt ist, und die zweite Gruppe von Transistoren einen ersten Suchport-Transistor (D1), einen zweiten Suchport-Transistor (S1), einen dritten Suchport-Transistor (D2) und einen vierten Suchport-Transistor (S2) umfasst, wobei: ein/e erste/r Source/Drain des ersten Suchport-Transistors (D1) und ein/e erste/r Source/Drain des zweiten Suchport-Transistors (S1) elektrisch miteinander verbunden sind, wobei ein Gate des ersten Suchport-Transistors (D1) elektrisch an den ersten Knoten (SN1) gekoppelt ist, und ein/e erste/r Source/Drain des dritten Suchport-Transistors (D2) und ein/e erste/r Source/Drain des vierten Suchport-Transistors (S2) elektrisch miteinander verbunden sind, wobei ein Gate des dritten Suchport-Transistors (D2) elektrisch an den zweiten Knoten (SN2) gekoppelt ist.
  11. Zellenstruktur nach Anspruch 10, die ferner Folgendes umfasst: eine erste Metallisierungsschicht über dem Substrat, wobei die erste Metallisierungsschicht eine Bitleitungsleiterbahn (BLT), eine Leistungsleiterbahn (VDDT1), eine komplementäre Bitleitungsleiterbahn (BLBT), eine Suchleitungsleiterbahn (SLT) und eine komplementäre Suchleitungsleiterbahn (SLBT) umfasst, die sich jeweils in eine erste Richtung erstrecken; und eine zweite Metallisierungsschicht über der ersten Metallisierungsschicht, wobei die zweite Metallisierungsschicht eine erste Wortleitungsleiterbahn (WLT1), eine zweite Wortleitungsleiterbahn (WLT2) und eine Übereinstimmungsleitungsleiterbahn (MLT) umfasst, wobei: ein/e zweite/r Source/Drain des ersten Pass-Gate-Transistors (PG1) und ein/e zweite/r Source/Drain des dritten Pass-Gate-Transistors (PG3) elektrisch an die Bitleitungsleiterbahn (BLT) gekoppelt sind, eine Source des ersten Pull-up-Transistors (PU1), eine Source des zweiten Pull-up-Transistors (PU2), eine Source des dritten Pull-up-Transistors (PU3) und eine Source des vierten Pull-up-Transistors (PU4) elektrisch an die Leistungsleiterbahn (VDDT1) gekoppelt sind, ein/e zweite/r Source/Drain des zweiten Pass-Gate-Transistors (PG2) und ein/e zweite/r Source/Drain des vierten Pass-Gate-Transistors (PG4) elektrisch an die komplementäre Bitleitungsleiterbahn (BLBT) gekoppelt sind, ein Gate des zweiten Suchport-Transistors (S1) elektrisch an die Suchleitungsleiterbahn (SLT) gekoppelt ist, ein Gate des vierten Suchport-Transistors (S2) elektrisch an die komplementäre Suchleitungsleiterbahn (SLBT) gekoppelt ist, ein Gate des ersten Pass-Gate-Transistors (PG1) und ein Gate des zweiten Pass-Gate-Transistors (PG2) elektrisch an die erste Wortleitungsleiterbahn (WLT1) gekoppelt sind, ein Gate des dritten Pass-Gate-Transistors (PG3) und ein Gate des vierten Pass-Gate-Transistors (PG4) elektrisch an die zweite Wortleitungsleiterbahn (WLT2) gekoppelt sind, ein/e zweite/r Source/Drain des ersten Suchport-Transistors (D1) oder ein/e zweite/r Source/Drain des zweiten Suchport-Transistors (S1) elektrisch an die Übereinstimmungsleitungsleiterbahn (MLT) gekoppelt ist, ein/e zweite/r Source/Drain des dritten Suchport-Transistors (D2) oder ein/e zweite/r Source/Drain des vierten Suchport-Transistors (S2) elektrisch an die Übereinstimmungsleitungsleiterbahn (MLT) gekoppelt ist.
  12. Zellenstruktur, die Folgendes umfasst: einen ersten Daten-Latch, der eine erste Gruppe von Transistoren (PU1, PD1, PU2, PD2) umfasst, die wirksame Flächen in einem Substrat aufweisen; einen zweiten Daten-Latch, der eine zweite Gruppe von Transistoren (PU3, PD3, PU4, PD4) umfasst, die wirksame Flächen in dem Substrat aufweisen; einen Suchport, der eine dritte Gruppe von Transistoren (D1, S1, D2, S2) umfasst, die eine wirksame Fläche in dem Substrat aufweisen; eine Wannen-Strap-Struktur, die eine wirksame Fläche in dem Substrat aufweist; eine erste Metallisierungsschicht über dem Substrat, die eine erste Masseleiterbahn (VSS1T1) und eine Wannen-Strap-Leiterbahn umfasst, die sich jeweils in eine erste Richtung erstrecken, wobei die wirksame Fläche der Wannen-Strap-Struktur elektrisch an die Wannen-Strap-Leiterbahn gekoppelt ist; und eine zweite Metallisierungsschicht über dem Substrat, die eine zweite Masseleiterbahn (VSS2T1) und eine dritte Masseleiterbahn (VSS2T2) umfasst, die sich jeweils in eine zweite Richtung erstrecken, wobei die erste Richtung die zweite Richtung schneidet, wobei die zweite Masseleiterbahn (VSS2T1) durch ein erstes Via (2V22) und die dritte Masseleiterbahn (VSS2T2) durch ein zweites Via (2V26) an die erste Masseleiterbahn (VSS1T1) elektrisch gekoppelt sind.
  13. Zellenstruktur nach Anspruch 12, wobei die Wannen-Strap-Leiterbahn eine vierte Masseleiterbahn umfasst, wobei die vierte Masseleiterbahn elektrisch an die zweite Masseleiterbahn (VSS2T1) gekoppelt ist, und die vierte Masseleiterbahn elektrisch an die dritte Masseleiterbahn (VSS2T2) gekoppelt ist.
  14. Zellenstruktur nach Anspruch 12, wobei die Wannen-Strap-Leiterbahn eine Leistungsleiterbahn umfasst.
  15. Zellenstruktur nach Anspruch 12, wobei die erste Metallisierungsschicht ferner eine vierte Masseleiterbahn (VSS1T3) und eine fünfte Masseleiterbahn (VSS1T4) umfasst, die sich jeweils in die erste Richtung erstrecken, wobei die zweite Masseleiterbahn (VSS2T1) elektrisch an die vierte Masseleiterbahn (VSS1T3) und die fünfte Masseleiterbahn (VSS1T4) gekoppelt ist, wobei die dritte Masseleiterbahn (VSS2T2) elektrisch an die vierte Masseleiterbahn (VSS1T3) und die fünfte Masseleiterbahn(VSS1T4) gekoppelt ist.
  16. Zellenstruktur nach Anspruch 12, wobei die wirksamen Flächen der ersten Gruppe von Transistoren (PU1, PD1, PU2, PD2) und die wirksamen Flächen der zweiten Gruppe von Transistoren (PU3, PD3, PU4, PD4) in einer ersten p-dotierten Wanne in dem Substrat, einer ersten n-dotierten Wanne in dem Substrat und einer zweiten p-dotierten Wanne in dem Substrat angeordnet sind, wobei die erste n-dotierte Wanne zwischen der ersten p-dotierten Wanne und der zweiten p-dotierten Wanne angeordnet ist und die wirksame Fläche der dritten Gruppe von Transistoren (D1, S1, D2, S2) und die wirksame Fläche der Wannen-Strap-Struktur in der zweiten p-dotierten Wanne angeordnet sind.
  17. Zellenstruktur nach Anspruch 12, wobei die wirksamen Flächen der ersten Gruppe von Transistoren (PU1, PD1, PU2, PD2) und die wirksamen Flächen der zweiten Gruppe von Transistoren (PU3, PD3, PU4, PD4) in einer ersten p-dotierten Wanne in dem Substrat, einer ersten n-dotierten Wanne in dem Substrat und einer zweiten p-dotierten Wanne in dem Substrat angeordnet sind, wobei die erste n-dotierte Wanne zwischen der ersten p-dotierten Wanne und der zweiten p-dotierten Wanne angeordnet ist, wobei die wirksame Fläche der dritten Gruppe von Transistoren (D1, S1, D2, S2) in der zweiten p-dotierten Wanne angeordnet ist, wobei die wirksame Fläche der Wannen-Strap-Struktur in einer zweiten n-dotierten Wanne angeordnet ist, wobei die zweite p-dotierte Wanne zwischen der ersten n-dotierten Wanne und der zweiten n-dotierten Wanne angeordnet ist.
  18. Zellenstruktur, die Folgendes umfasst: einen ersten Daten-Latch, der eine erste Gruppe von Transistoren (PU1, PD1, PU2, PD2) umfasst, wobei jeder Transistor aus der ersten Gruppe von Transistoren (PU1, PD1, PU2, PD2) eine einzelne wirksame Finnenfläche in einem Substrat aufweist; einen zweiten Daten-Latch, der eine zweite Gruppe von Transistoren (PU3, PD3, PU4, PD4) umfasst, wobei jeder Transistor aus der zweiten Gruppe von Transistoren (PU3, PD3, PU4, PD4) eine einzelne wirksame Finnenfläche in dem Substrat aufweist; einen Suchport, der eine dritte Gruppe von Transistoren (D1, S1, D2, S2) umfasst, die eine wirksame Finnenfläche in dem Substrat aufweist; eine erste Metallisierungsschicht über dem Substrat, die eine erste Masseleiterbahn (VSS1T1) und eine Wannen-Strap-Leiterbahn umfasst, die sich jeweils in eine erste Richtung erstrecken; und eine zweite Metallisierungsschicht über dem Substrat und die eine zweite Masseleiterbahn (VSS2T1) und eine dritte Masseleiterbahn (VSS2T2) umfasst, die sich jeweils in eine zweite Richtung erstrecken, wobei die erste Richtung die zweite Richtung schneidet, wobei die zweite Masseleiterbahn (VSS2T1) durch ein erstes Via (2V22) und die dritte Masseleiterbahn (VSS2T2) durch ein zweites Via (2V26) an die erste Masseleiterbahn (VSS1T1) elektrisch gekoppelt sind.
  19. Zellenstruktur nach Anspruch 18, die ferner eine Wannen-Strap-Struktur umfasst, die eine wirksame Finnenfläche in dem Substrat aufweist, wobei die wirksame Finnenfläche der Wannen-Strap-Struktur elektrisch an einen Erdknoten Leistungsknoten gekoppelt ist, wobei die einzelnen wirksamen Finnenflächen der ersten Gruppe von Transistoren (PU1, PD1, PU2, PD2) und die einzelnen wirksamen Finnenflächen der zweiten Gruppe von Transistoren (PU3, PD3, PU4, PD4) in einer ersten p-dotierten Wanne in dem Substrat, einer ersten n-dotierten Wanne in dem Substrat und einer zweiten p-dotierten Wanne in dem Substrat angeordnet sind, wobei die erste n-dotierte Wanne zwischen der ersten p-dotierten Wanne und der zweiten p-dotierten Wanne angeordnet ist und die wirksame Finnenfläche der dritten Gruppe von Transistoren (D1, S1, D2, S2) und die wirksame Finnenfläche von der Wannen-Strap-Struktur in der zweiten p-dotierten Wanne angeordnet sind.
  20. Zellenstruktur nach Anspruch 18, die ferner eine Wannen-Strap-Struktur umfasst, die eine wirksame Finnenfläche in dem Substrat aufweist, wobei die wirksame Finnenfläche der Wannen-Strap-Struktur elektrisch an einen gekoppelt ist, wobei die einzelnen wirksamen Finnenflächen der ersten Gruppe von Transistoren (PU1, PD1, PU2, PD2) und die einzelnen wirksamen Finnenflächen der zweiten Gruppe von Transistoren (PU3, PD3, PU4, PD4) in einer ersten p-dotierten Wanne in dem Substrat, einer ersten n-dotierten Wanne in dem Substrat und einer zweiten p-dotierten Wanne in dem Substrat angeordnet sind, wobei die erste n-dotierte Wanne zwischen der ersten p-dotierten Wanne und der zweiten p-dotierten Wanne angeordnet ist, wobei die wirksame Finnenfläche der dritten Gruppe von Transistoren (D1, S1, D2, S2) in der zweiten p-dotierten Wanne angeordnet ist, die wirksame Finnenfläche der Wannen-Strap-Struktur in einer zweiten n-dotierten Wanne angeordnet ist, wobei die zweite p-dotierte Wanne zwischen der ersten n-dotierten Wanne und der zweiten n-dotierten Wanne angeordnet ist.
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