KR101471492B1 - 반도체 메모리 장치의 스택 어레이 구조 - Google Patents

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Abstract

반도체 메모리 장치의 스택 어레이 구조는 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들을 포함하는 제 1 반도체층, 제 1 셀 스트링들과 동일하게 배열된 제 2 셀 스트링들을 포함하고 제 1 반도체층 상부에 적층되는 제 2 반도체층, 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들 및 상응하는 상부의 제 2 셀 스트링들을 동시에 비트라인 컨택시키는 비트라인 플러그들, 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들 및 상응하는 상부의 제 2 셀 스트링들을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들 및 비트라인 플러그들이 형성될 위치의 일부에 비트라인 플러그들을 대신하여 형성되고 제 1 반도체층 및 제 2 반도체층을 동시에 포켓 피웰 컨택시키는 포켓 피웰 플러그들을 포함한다. 따라서 반도체 메모리 장치의 스택 어레이 구조는 레이아웃의 오버헤드가 작고 단순화된 공정으로 제조될 수 있는 반도체 메모리 장치를 제공할 수 있다.

Description

반도체 메모리 장치의 스택 어레이 구조 {STACK ARRAY STRUCTURE OF A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 스택 어레이 구조에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억 장치이다. 반도체 메모리 장치는 크게 램(random access memory; RAM)과 롬(read only memory; ROM)으로 구분될 수 있는데, 램은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이고, 롬은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(non-volatile memory device)이다.
최근에는 불휘발성 메모리 장치 중에서 플래시 메모리 장치(flash memory device)가 많이 사용되고 있다. 그러나 플래시 메모리 장치는 누설 전류의 제한에 의하여 기술적으로 더 이상 셀 트랜지스터의 채널 길이를 줄이기 어려우며, 특히 낸드(NAND)형 플래시 메모리 장치는 감지 가능한 최소 전류의 제한(the limitation of the minimum sensible current)에 의하여 기술적으로 집적도를 향상시키기 어렵 다.
이러한 기술적 한계를 극복하기 위하여 반도체 메모리 장치의 스택 어레이 구조가 제안되었으나, 포켓 피웰 스트랩핑(pocket p-well strapping)을 위한 컨택(contact) 형성이 효율적이지 못하여 레이아웃의 오버헤드(layout overhead)가 크고, 제조 공정이 복잡하다는 문제점이 있다.
상술한 문제점을 해결하기 위하여, 본 발명은 포켓 피웰 스트랩핑을 위한 효율적인 컨택을 형성함으로써 레이아웃의 오버헤드가 작고 단순화된 공정으로 제조될 수 있는 스택 어레이 구조의 반도체 메모리 장치를 제공하는 것을 일 목적으로 한다.
다만, 본 발명이 해결하고자 하는 과제는 상기에서 언급된 기술적 과제로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 기술적 과제들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 스택 어레이 구조는 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들을 포함하는 제 1 반도체층, 상기 제 1 셀 스트링들과 동일하게 배열된 제 2 셀 스트링들을 포함하고 상기 제 1 반도체층 상부에 적층되는 제 2 반도체층, 상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 비트라인 컨택시키는 비트라인 플러그들, 상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들 및 상기 비트라인 플러그들이 형성될 위치의 일부에 상기 비트라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층 및 상기 제 2 반도체층을 동시에 포켓 피웰 컨택시키는 포켓 피웰 플러그들을 포함한다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 포켓 피웰 플러그들은 상기 비트라인 플러그들과 같은 공정으로 형성될 수 있다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 포켓 피웰 플러그들이 상기 제 1 반도체층 및 상기 제 2 반도체층과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 스트링 선택 트랜지스터의 드레인 영역이고 상기 드레인 영역은 P+ 형으로 도핑될 수 있다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 비트라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 스트링 선택 트랜지스터의 드레인 영역이고 상기 드레인 영역은 N+ 형으로 도핑되며, 상기 공통소스라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 접지 선택 트랜지스터의 소스 영역이고 상기 소스 영역은 N+ 형으로 도핑될 수 있다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 반도체 메모리 장치의 스택 어레이 구조는 상기 제 1 반도체층과 상기 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경우에는 상기 비트라인 플러그들이 형성될 위치의 일부에 상기 비트라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층만을 포켓 피웰 컨택시키거나 또는 상기 제 2 반도체층에만 포켓 피웰 컨택시키는 단일 포켓 피웰 플러그들을 더 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 스택 어레이 구조는 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들을 포함하는 제 1 반도체층, 상기 제 1 셀 스트링들과 동일하게 배열된 제 2 셀 스트링들을 포함하고 상기 제 1 반도체층 상부에 적층되는 제 2 반도체층, 상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 비트라인 컨택시키는 비트라인 플러그들, 상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들 및 상기 공통소스라인 플러그들이 형성될 위치의 일부에 상기 공통소스라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층 및 상기 제 2 반도체층을 동시에 포켓 피웰 컨택시키는 포켓 피웰 플러그들을 포함한다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 포켓 피웰 플러그들은 상기 공통소스라인 플러그들과 같은 공정으로 형성될 수 있다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 포켓 피웰 플러그들이 상기 제 1 반도체층 및 상기 제 2 반도체층과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 접지 선택 트랜지스터의 소스 영역이고 상기 소스 영역은 P+ 형으로 도핑될 수 있다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 비트라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 스트링 선택 트랜지스터의 드레인 영역이고 상기 드레인 영역은 N+ 형으로 도핑되며, 상기 공통소스라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 접지 선택 트랜지스터의 소스 영역이고 상기 소스 영역은 N+ 형으로 도핑될 수 있다.
상기 반도체 메모리 장치의 스택 어레이 구조의 실시예에 의하면, 상기 반도체 메모리 장치의 스택 어레이 구조는 상기 제 1 반도체층과 상기 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경우에는 상기 공통소스라인 플러그들이 형성될 위치의 일부에 상기 공통소스라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층만을 포켓 피웰 컨택시키거나 또는 상기 제 2 반도체층에만 포켓 피웰 컨택시키는 단일 포켓 피웰 플러그들을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 스택 어레이 구조는 포켓 피웰 스트랩핑을 위한 효율적인 컨택을 포함함으로써 레이아웃의 오버헤드를 감소시켜 반도체 메모리 장치의 집적도를 향상시킬 수 있으며, 반도체 메모리 장치가 단순화된 공정으로 제조되도록 할 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이러한 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소 로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 낸드형 플래시 메모리 장치의 어레이 구조를 나타내는 회로도이다.
도 1을 참조하면, 낸드형 플래시 메모리 장치의 어레이 구조(100)에서 어레이는 포켓 피웰 영역(pocket p-well region; PPWELL)에 형성된다. 비트라인들(BL(1), ..., BL(N))에는 각각 대응하는 복수 개의 셀 스트링들(10)이 연결되고, 각각의 셀 스트링들(10)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 이들 사이에 직렬 연결된 복수의 메모리 셀들(MC(1), ..., MC(M))을 포함한다. 스트링 선택 트랜지스터(SST)는 비트라인(BL(1), ..., BL(N))에 연결된 드레인, 스트링 선택 라인(SSL)에 연결된 게이트 및 메모리 셀들(MC(1), ..., MC(M))에 연결된 소스를 포함하며, 접지 선택 트랜지스터(GST)는 공통소스라인(CSL)에 연결된 소스, 접지 선택 라인(GSL)에 연결된 게이트 및 메모리 셀들(MC(1), ..., MC(M))에 연결된 드레인을 포함한다. 스트링 선택 트랜지스터(SST)의 소스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 메모리 셀들(MC(1), ..., MC(M))이 직렬 연결되고, 이러한 메모리 셀들(MC(1), ..., MC(M))의 게이트는 워드 라인들(WL(1), ..., WL(M))에 각각 연결된다. 여기서, 메모리 셀들(MC(1), ..., MC(M))의 개수는 16개, 32개, 64개 등과 같이 다양하게 변경될 수 있다.
낸드형 플래시 메모리 장치의 기입 동작은 기입될 메모리 셀(MC(1), ..., MC(M))과 연결된 비트라인(BL(1), ..., BL(N))에 약 0V의 전압을 인가하고, 기입될 메모리 셀(MC(1), ..., MC(M))과 연결된 워드라인(WL(1), ..., WL(M))에 약 20V의 기입 전압을 인가하며, 비기입될 메모리 셀(MC(1), ..., MC(M))과 연결된 워드라인(WL(1), ..., WL(M))에는 약 10V의 패스 전압을 인가하여 기입될 메모리 셀(MC(1), ..., MC(M))에 F-N 터널링(Fowler-Nordheim tunneling)을 일으킴으로써 이루어진다. 이 때, 스트링 선택 라인(SSL)에는 약 10V의 전압이 인가되고, 접지 선택 라인(GSL)에는 약 0V의 전압이 인가되며, 비기입될 메모리 셀(MC(1), ..., MC(M))과 연결된 비트라인(BL(1), ..., BL(N))에는 약 10V의 전압이 인가된다. 다만, 상기 기입 동작은 하나의 예에 불과한 것으로서 기입 동작 및 인가되는 전압은 다양하게 설계 변경될 수 있다.
낸드형 플래시 메모리 장치의 소거 동작은 벌크 즉, 포켓 피웰 영역(PPWELL)에 약 20V의 소거 전압을 인가하고, 소거될 메모리 셀(MC(1), ..., MC(M))과 연결된 워드라인(WL(1), ..., WL(M))에 약 OV를 인가하여 소거될 메모리 셀(MC(1), ..., MC(M))에 프로그램 동작과는 반대 방향의 전계에 의한 F-N 터널링을 일으킴으로써 이루어진다. 즉, 소거될 메모리 셀(MC(1), ..., MC(M))의 플로팅 게이트 내에 저장되었던 전자가 소거되고 정공이 주입되는데, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 공통소스라인(CSL) 및 비트라인(BL(1), ..., BL(N))은 플로팅 상태(floating state)이다. 다만, 상기 소거 동작은 하나의 예에 불과한 것으로서 소거 동작 및 인가되는 전압은 다양하게 설계 변경될 수 있다.
낸드형 플래시 메모리 장치의 독출 동작은 메모리 셀(MC(1), ..., MC(M))의 플로팅 게이트 내에 전자가 저장되어 있을 경우에는 메모리 셀(MC(1), ..., MC(M))의 문턱 전압이 약 1V로 변하고 메모리 셀(MC(1), ..., MC(M))의 플로팅 게이트 내에 정공이 저장되어 있을 경우에는 문턱 전압이 약 -3V로 변하는 것을 이용함으로써 이루어진다. 즉, 독출될 메모리 셀(MC(1), ..., MC(M))에 연결된 워드라인(WL(1), ..., WL(M))에 약 0V를 인가하여 독출될 메모리 셀(MC(1), ..., MC(M))에 전류 경로가 형성되는지 여부에 따라 "0" 또는 "1"의 데이터를 독출한다. 다만, 상기 독출 동작은 하나의 예에 불과한 것으로서 독출 동작 및 인가되는 전압은 다양하게 설계 변경될 수 있다.
도 2는 낸드형 플래시 메모리 장치의 스택 어레이 구조를 나타내는 회로도이다.
도 2를 참조하면, 낸드형 플래시 메모리 장치의 어레이 구조(200)는 제 1 및 제 2 반도체층(SL1, SL2)에 각각 형성된 어레이들을 포함한다. 도 2에는 제 1 및 제 2 반도체층(SL1, SL2)만이 도시되어 있으나 반도체층의 개수는 다양하게 변경될 수 있다. 제 1 및 제 2 반도체층(SL1, SL2)에 형성되는 어레이들 각각은 포켓 피웰 영역(PPWELL1, PPWELL2)에 형성되는데, 이러한 포켓 피웰 영역(PPWELL1, PPWELL2)에는 스택 어레이 구조의 낸드형 플래시 메모리 장치의 동작에 따라 웰 바이어스 전압(Well bias)이 인가된다.
제 1 반도체층(SL1)에 형성된 어레이를 살펴보면, 셀 스트링들(210) 각각은 비트라인들(BL(1), ..., BL(N))에 연결되고, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 이들 사이에 직렬 연결된 복수의 메모리 셀들(MC(1), ..., MC(M))을 포함한다. 스트링 선택 트랜지스터(SST)는 비트라인(BL(1), ..., BL(N))에 연결된 드레인, 스트링 선택 라인(SSL(1))에 연결된 게이트 및 메모리 셀들(MC(1), ..., MC(M))에 연결된 소스를 포함하며, 접지 선택 트랜지스터(GST)는 공통소스라인(CSL)에 연결된 소스, 접지 선택 라인(GSL(1))에 연결된 게이트 및 메모리 셀들(MC(1), ..., MC(M))에 연결된 드레인을 포함한다. 스트링 선택 트랜지스터(SST)의 소스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 메모리 셀들(MC(1), ..., MC(M))이 직렬 연결되고, 이러한 메모리 셀들(MC(1), ..., MC(M))의 게이트는 워드 라인들(WL(1,1), ..., WL(1,M))에 각각 연결된다.
제 2 반도체층(SL2)에 형성된 어레이를 살펴보면, 셀 스트링들(215)은 비트라인들(BL(1), ..., BL(N))에 연결되고, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 이들 사이에 직렬 연결된 복수의 메모리 셀들(MC(1), ..., MC(M))을 포함한다. 스트링 선택 트랜지스터(SST)는 비트라인(BL(1), ..., BL(N))에 연결된 드레인, 스트링 선택 라인(SSL(2))에 연결된 게이트 및 메모리 셀들(MC(1), ..., MC(M))에 연결된 소스를 포함하며, 접지 선택 트랜지스터(GST)는 공통소스라인(CSL)에 연결된 소스, 접지 선택 라인(GSL(2))에 연결된 게이트 및 메모리 셀들(MC(1), ..., MC(M))에 연결된 드레인을 포함한다. 스트링 선택 트랜지스터(SST)의 소스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 메모리 셀들(MC(1), ..., MC(M))이 직렬 연결되고, 이러한 메모리 셀들(MC(1), ..., MC(M))의 게이트는 워드 라인들(WL(2,1), ..., WL(2,M))에 각각 연결된다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 스택 어레이 구조를 나타내는 도면이다.
도 3을 참조하면, 반도체 메모리 장치의 스택 어레이 구조(300)는 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들(380a)을 포함하는 제 1 반도체층(SL1), 제 1 셀 스트링들(380a)과 동일하게 배열된 제 2 셀 스트링들(380b)을 포함하고 제 1 반도체층(SL1)의 상부에 적층되는 제 2 반도체층(SL2), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 비트라인 컨택시키는 비트라인 플러그들(320), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들(360) 및 비트라인 플러그들(320)이 형성될 위치의 일부에 비트라인 플러그들(320)을 대신하여 형성되고 제 1 반도체층(SL1) 및 제 2 반도체층(SL2)을 동시에 포켓 피웰 컨택시키는 포켓 피웰 플러그들(340)을 포함한다.
제 1 반도체층(SL1)에 형성된 제 1 셀 스트링들(380a)은 워드라인 방향을 기준 축으로 할 때 대칭적인 형태로 배열되며, 비트라인 방향을 기준 축으로 할 때에도 대칭적인 형태로 배열된다. 또한, 제 2 반도체층(SL2)에 형성된 제 2 셀 스트링들(380b)은 제 1 셀 스트링들(380a)의 상부에 위치하여 제 1 셀 스트링들(380a)과 동일한 형태로 배열되기 때문에 워드라인 방향 및 비트라인 방향을 기준 축으로 할 때 대칭적인 형태로 배열된다.
비트라인 플러그들(320)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 비트라인 컨택시키는데, 인접한 두 개의 제 1 셀 스트링들(380a)이 서로 대칭적으로 배열되어 있고, 인접한 두 개의 제 2 셀 스트링들(380b)도 서로 대칭적으로 배열되어 있기 때문에, 비트라인 플러그들(320)은 인접한 두 개의 제 1 셀 스트링들(380a)의 스트링 선택 트랜지스터(SST)들의 드레인 영역과 인접한 두 개의 제 2 셀 스트링들(380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역에 컨택하게 된다. 여기서, 제 1 및 제 2 셀 스트링들(380a, 380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역은 N+ 형으로 도핑된 영역일 수 있다.
공통소스라인 플러그들(360)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 공통소스라인 컨택시키는데, 인접한 두 개의 제 1 셀 스트링들(380a)이 서로 대칭적으로 배열되어 있고, 인접한 두 개의 제 2 셀 스트링들(380b)도 서로 대칭적으로 배열되어 있기 때문에, 공통소스라인 플러그들(360)은 인접한 두 개의 제 1 셀 스트링들(380a)의 접지 선택 트랜지스터(GST)들의 소스 영역과 인접한 두 개의 제 2 셀 스트링들(380b)의 접지 선택 트랜지스터들(GST)의 소스 영역에 컨택하게 된다. 여기서, 제 1 및 제 2 셀 스트링들(380a, 380b)의 접지 선택 트랜지스터들(SST)의 소스 영역도 N+ 형으로 도핑된 영역일 수 있다.
포켓 피웰 플러그들(340)은 비트라인 플러그들(320)이 형성될 위치의 일부에 비트라인 플러그들(320)을 대신하여 형성되고 제 1 반도체층(SL1) 및 제 2 반도체 층(SL2)을 동시에 포켓 피웰 컨택시킨다. 즉, 비트라인 플러그들(320)과 동일하게 형성되며 비트라인 플러그들(320)의 사이에 위치한다. 또한, 비트라인 플러그들(320)이 형성될 위치의 일부에 비트라인 플러그들(320)을 대신하여 형성되는 것이므로 포켓 피웰 플러그들(340)은 인접한 두 개의 제 1 셀 스트링들(380a)의 스트링 선택 트랜지스터(SST)들의 드레인 영역과 인접한 두 개의 제 2 셀 스트링들(380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역에 동시에 컨택하게 된다. 여기서, 제 1 및 제 2 셀 스트링들(380a, 380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역은 P+ 형으로 도핑된 영역일 수 있다.
이처럼, 본 발명의 스택 어레이 구조(300)는 제 1 및 제 2 반도체층(SL1, SL2)을 위한 포켓 피웰 플러그들(340)이 비트라인 플러그들(320)과 같은 공정으로 형성되고, 비트라인 플러그들(320) 사이에 형성됨으로써 포켓 피웰 컨택을 제 1 및 제 2 반도체층(SL1, SL2)에 동시에 제공할 수 있다. 그 결과, 본 발명의 스택 어레이 구조(300)는 포켓 피웰 컨택을 제공하기 위한 별도의 공간이 필요하지 않아 레이아웃의 오버헤드를 감소시킬 수 있고, 비트라인 플러그들(320)과 같은 공정으로 형성되므로 반도체 메모리 장치의 제조 공정을 단순화시킬 수 있다.
도 4는 도 3의 스택 어레이 구조를 A-A'를 따라 절단한 면을 나타내는 도면이다.
도 4를 참조하면, 비트라인 플러그들(320)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 비트라인 컨택시키고, 공통소스라인 플러그들(360)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 공통소스라인 컨택시킨다.
상술한 바와 같이, 비트라인 플러그들(320)은 인접한 두 개의 제 1 셀 스트링들(380a)의 스트링 선택 트랜지스터(SST)들의 드레인 영역과 인접한 두 개의 제 2 셀 스트링들(380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역에 컨택하고, 제 1 및 제 2 셀 스트링들(380a, 380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역은 N+ 형으로 도핑된 영역일 수 있다. 또한, 공통소스라인 플러그들(360)은 인접한 두 개의 제 1 셀 스트링들(380a)의 접지 선택 트랜지스터(GST)들의 소스 영역과 인접한 두 개의 제 2 셀 스트링들(380b)의 접지 선택 트랜지스터들(GST)의 소스 영역에 컨택하고, 제 1 및 제 2 셀 스트링들(380a, 380b)의 접지 선택 트랜지스터들(SST)의 소스 영역도 N+ 형으로 도핑된 영역일 수 있다.
도 5는 도 3의 스택 어레이 구조를 B-B'를 따라 절단한 면을 나타내는 도면이다.
도 5를 참조하면, 포켓 피웰 플러그들(340)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 포켓 피웰 컨택시키고, 공통소스라인 플러그들(360)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(380a) 및 상응하는 상부의 제 2 셀 스트링들(380b)을 동시에 공통소스라인 컨택시킨다.
상술한 바와 같이, 포켓 피웰 플러그들(340)은 인접한 두 개의 제 1 셀 스트링들(380a)의 스트링 선택 트랜지스터(SST)들의 드레인 영역과 인접한 두 개의 제 2 셀 스트링들(380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역에 컨택하고, 제 1 및 제 2 셀 스트링들(380a, 380b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역은 P+ 형으로 도핑된 영역일 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 스택 어레이 구조를 나타내는 도면이다.
도 6을 참조하면, 반도체 메모리 장치의 스택 어레이 구조(400)는 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들(480a)을 포함하는 제 1 반도체층(SL1), 제 1 셀 스트링들(480a)과 동일하게 배열된 제 2 셀 스트링들(480b)을 포함하고 제 1 반도체층(SL1)의 상부에 적층되는 제 2 반도체층(SL2), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 비트라인 컨택시키는 비트라인 플러그들(420), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들(460) 및 공통소스라인 플러그들(460)이 형성될 위치의 일부에 공통소스라인 플러그들(460)을 대신하여 형성되고 제 1 반도체층(SL1) 및 제 2 반도체층(SL2)을 동시에 포켓 피웰 컨택시키는 포켓 피웰 플러그들(440)을 포함한다.
비트라인 플러그들(420)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 비트라인 컨택시키는데, 인접한 두 개의 제 1 셀 스트링들(480a)이 서로 대칭적으로 배열되어 있고, 인접한 두 개의 제 2 셀 스트링들(480b)도 서로 대칭적으로 배열되어 있기 때문에, 비트라인 플러그들(420)은 인접한 두 개의 제 1 셀 스트링들(480a)의 스트링 선택 트랜지스터(SST)들의 드레인 영역과 인접한 두 개의 제 2 셀 스트링들(480b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역에 컨택하게 된다. 여기서, 제 1 및 제 2 셀 스트링들(480a, 480b)의 스트링 선택 트랜지스터들(SST)의 드레인 영역은 N+ 형으로 도핑된 영역일 수 있다.
공통소스라인 플러그들(460)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 공통소스라인 컨택시키는데, 인접한 두 개의 제 1 셀 스트링들(480a)이 서로 대칭적으로 배열되어 있고, 인접한 두 개의 제 2 셀 스트링들(480b)도 서로 대칭적으로 배열되어 있기 때문에, 공통소스라인 플러그들(460)은 인접한 두 개의 제 1 셀 스트링들(480a)의 접지 선택 트랜지스터(GST)들의 소스 영역과 인접한 두 개의 제 2 셀 스트링들(480b)의 접지 선택 트랜지스터들(GST)의 소스 영역에 컨택하게 된다. 여기서, 제 1 및 제 2 셀 스트링들(480a, 480b)의 접지 선택 트랜지스터들(SST)의 소스 영역도 N+ 형으로 도핑된 영역일 수 있다.
포켓 피웰 플러그들(440)은 공통소스라인 플러그들(460)이 형성될 위치의 일부에 공통소스라인 플러그들(460)을 대신하여 형성되고 제 1 반도체층(SL1) 및 제 2 반도체층(SL2)을 동시에 포켓 피웰 컨택시킨다. 즉, 공통소스라인 플러그들(460)과 동일하게 형성되며 공통소스라인 플러그들(460)의 사이에 위치한다. 또한, 공통소스라인 플러그들(460)이 형성될 위치의 일부에 공통소스라인 플러그들(460)을 대 신하여 형성되는 것이므로 포켓 피웰 플러그들(440)은 인접한 두 개의 제 1 셀 스트링들(480a)의 접지 선택 트랜지스터(GST)들의 소스 영역과 인접한 두 개의 제 2 셀 스트링들(480b)의 접지 선택 트랜지스터들(GST)의 소스 영역에 동시에 컨택하게 된다. 여기서, 제 1 및 제 2 셀 스트링들(480a, 480b)의 접지 선택 트랜지스터들(GST)의 소스 영역은 P+ 형으로 도핑된 영역일 수 있다.
이처럼, 본 발명의 스택 어레이 구조(400)는 제 1 및 제 2 반도체층(SL1, SL2)을 위한 포켓 피웰 플러그들(440)이 공통소스라인 플러그들(460)과 같은 공정으로 형성되고, 공통소스라인 플러그들(460) 사이에 형성됨으로써 포켓 피웰 컨택을 제 1 및 제 2 반도체층(SL1, SL2)에 동시에 제공할 수 있다. 그 결과, 본 발명의 스택 어레이 구조(400)는 포켓 피웰 컨택을 제공하기 위한 별도의 공간이 필요하지 않아 레이아웃의 오버헤드를 감소시킬 수 있고, 공통소스라인 플러그들(460)과 같은 공정으로 형성되므로 반도체 메모리 장치의 제조 공정을 단순화시킬 수 있다.
도 7은 도 6의 스택 어레이 구조를 A-A'를 따라 절단한 면을 나타내는 도면이다.
도 7을 참조하면, 비트라인 플러그들(420)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 비트라인 컨택시키고, 공통소스라인 플러그들(460)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 공통소스라인 컨택시킨다.
도 8은 도 6의 스택 어레이 구조를 B-B'를 따라 절단한 면을 나타내는 도면이다.
도 8을 참조하면, 포켓 피웰 플러그들(440)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 포켓 피웰 컨택시키고, 비트라인 플러그들(420)은 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(480a) 및 상응하는 상부의 제 2 셀 스트링들(480b)을 동시에 비트라인 컨택시킨다. 포켓 피웰 플러그들(440)은 인접한 두 개의 제 1 셀 스트링들(480a)의 접지 선택 트랜지스터(GST)들의 소스 영역과 인접한 두 개의 제 2 셀 스트링들(480b)의 접지 선택 트랜지스터들(GST)의 소스 영역에 컨택하고, 제 1 및 제 2 셀 스트링들(480a, 480b)의 접지 선택 트랜지스터들(GST)의 소스 영역은 P+ 형으로 도핑된 영역일 수 있다.
도 9는 제 1 반도체층과 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경우에 있어서 반도체 메모리 장치의 스택 어레이 구조의 일 예를 나타내는 도면이다.
도 9를 참조하면, 반도체 메모리 장치의 스택 어레이 구조(500)는 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들(580a)을 포함하는 제 1 반도체층(SL1), 제 1 셀 스트링들(580a)과 동일하게 배열된 제 2 셀 스트링들(580b)을 포함하고 제 1 반도체층(SL1)의 상부에 적층되는 제 2 반도체층(SL2), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(580a) 및 상응하는 상부의 제 2 셀 스트링 들(580b)을 동시에 비트라인 컨택시키는 비트라인 플러그들(520), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(580a) 및 상응하는 상부의 제 2 셀 스트링들(580b)을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들(560), 비트라인 플러그들(520)이 형성될 위치의 일부에 비트라인 플러그들(520)을 대신하여 형성되고 제 1 반도체층(SL1) 및 제 2 반도체층(SL2)을 동시에 포켓 피웰 컨택시키는 제 1 포켓 피웰 플러그들(540) 및 비트라인 플러그들(520)이 형성될 위치의 일부에 비트라인 플러그들(520)을 대신하여 형성되고 제 1 반도체층(SL1) 또는 제 2 반도체층(SL2)에만 포켓 피웰 컨택시키는 제 2 포켓 피웰 플러그들(545)을 포함한다.
일반적으로 포켓 피웰 스트랩핑(pocket p-well strapping)은 포켓 피웰 영역들(PPWELL1, PPWELL2)의 저항을 줄일 수 있으므로, 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 시트(sheet)의 저항이 다른 경우에는 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 컨택 개수를 조정할 필요성이 있다. 따라서 본 발명의 스택 어레이 구조(500)는 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 시트의 저항이 다른 경우에 제 1 포켓 피웰 플러그들(540) 및 제 2 포켓 피웰 플러그들(545)을 이용하여 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 컨택 개수를 조정할 수 있다. 예를 들어, 제 2 반도체층(SL2)의 포켓 피웰 시트의 저항이 제 1 반도체층(SL1)의 포켓 피웰 시트의 저항보다 큰 경우에는 제 2 반도체층(SL2)에만 포켓 피웰 컨택시키는 제 2 포켓 피웰 플러그들(545)을 포함하도록 스택 어레이 구조(500)가 형성될 수 있다.
도 10은 제 1 반도체층과 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경우에 있어서 반도체 메모리 장치의 스택 어레이 구조의 다른 예를 나타내는 도면이다.
도 10을 참조하면, 반도체 메모리 장치의 스택 어레이 구조(600)는 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들(680a)을 포함하는 제 1 반도체층(SL1), 제 1 셀 스트링들(680a)과 동일하게 배열된 제 2 셀 스트링들(680b)을 포함하고 제 1 반도체층(SL1)의 상부에 적층되는 제 2 반도체층(SL2), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(680a) 및 상응하는 상부의 제 2 셀 스트링들(680b)을 동시에 비트라인 컨택시키는 비트라인 플러그들(620), 비트라인 방향으로 직렬 배열된 인접한 두 개의 제 1 셀 스트링들(680a) 및 상응하는 상부의 제 2 셀 스트링들(680b)을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들(660), 공통소스라인 플러그들(660)이 형성될 위치의 일부에 공통소스라인 플러그들(660)을 대신하여 형성되고 제 1 반도체층(SL1) 및 제 2 반도체층(SL2)을 동시에 포켓 피웰 컨택시키는 제 1 포켓 피웰 플러그들(640) 및 공통소스라인 플러그들(660)이 형성될 위치의 일부에 공통소스라인 플러그들(660)을 대신하여 형성되고 제 1 반도체층(SL1) 또는 제 2 반도체층(SL2)에만 포켓 피웰 컨택시키는 제 2 포켓 피웰 플러그들(645)을 포함한다.
상술한 바와 같이, 포켓 피웰 스트랩핑은 포켓 피웰 영역들(PPWELL1, PPWELL2)의 저항을 줄일 수 있으므로, 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 시트의 저항이 다른 경우에는 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 컨택 개수를 조정할 필요성이 있다. 따라서 본 발명의 스택 어레이 구조(600)는 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 시트의 저항이 다른 경우에 제 1 포켓 피웰 플러그들(640) 및 제 2 포켓 피웰 플러그들(645)을 이용하여 제 1 반도체층(SL1)과 제 2 반도체층(SL2)의 포켓 피웰 컨택 개수를 조정할 수 있다. 예를 들어, 제 2 반도체층(SL2)의 포켓 피웰 시트의 저항이 제 1 반도체층(SL1)의 포켓 피웰 시트의 저항보다 큰 경우에는 제 2 반도체층(SL2)에만 포켓 피웰 컨택시키는 제 2 포켓 피웰 플러그들(645)을 포함하도록 스택 어레이 구조(600)가 형성될 수 있다.
이상, 본 발명을 낸드형 플래시 메모리 장치에 관한 실시예들을 참조하여 설명하였지만, 이러한 구조들은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있음을 알아야 할 것이다.
한편, 본 발명에 따른 스택 어레이 구조의 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
또한, 본 발명에 따른 스택 어레이 구조의 반도체 메모리 장치는 메모리 카드를 구성할 수 있는데, 이러한 경우에 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E, SATA(Serial Advanced Technology Attachment), PATA(Parallel ATA), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
도 11은 본 발명에 따른 스택 어레이 구조의 반도체 메모리 장치를 포함하는 컴퓨팅 시스템에 관한 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(700)은 플래시부(710), 중앙처리장치(720), 램(730), 유저 인터페이스(740) 및 파워 서플라이(750)를 포함하고, 플래시부(710)는 플래시 컨트롤러(712) 및 스택 어레이 구조의 반도체 메모리 장치(713)를 포함할 수 있다. 또한, 상술한 바와 같이 메모리 카드의 형태로 구현되거나 SSD(Solid State Drive/Disk)에 포함될 수 있다. 플래시부(710)는 데이터의 전달을 위한 데이터 버스를 통하여 중앙처리장치(720) 및 램(730) 등과 전기적으로 연결될 수 있다. 이하, 본 발명에 따른 스택 어레이 구조의 반도체 메모리 장치를 포함하는 컴퓨팅 시스템의 동작에 관하여 설명하도록 한다.
중앙처리장치(720)는 외부로부터 데이터, 데이터의 논리적 주소, 및 데이터 기입 방식에 상응하는 셀 모드 신호를 수신하고 처리하여 제어 신호를 생성한다. 제어 신호에는 데이터, 데이터의 논리적 주소, 및 데이터 기입 방식을 비롯하여 읽기 모드 혹은 소거모드와 같은 동작 모드를 나타내는 신호를 포함할 수 있다. 중앙처리장치(720)는 제어 신호를 램(730)에 임시로 저장하거나, 데이터 버스를 통하여 플래시부(710)에 데이터를 저장한다. 또한, 램(730)에 저장되어 있거나 플래시부(710)에 저장되어 있던 정보를 읽는다. 램(730)은 상술한 바와 같이 중앙처리장치(720)로부터 제어 신호를 수신하여 임시로 저장하거나, 데이터 버스를 통하여 플래시부(710)를 비롯한 컴퓨팅 시스템 전체의 상태를 기록하고 지속적으로 갱신한다.
플래시부(710) 내의 플래시 컨트롤러(712)는 버퍼램, 스테이트 머신, 플래시 번역 레이어, 및 레지스터 등을 포함할 수 있다. 플래시 컨트롤러(712)는 중앙처리장치(720)로부터 데이터, 데이터의 논리적 주소, 및 셀 모드 신호를 수신하여 셀 모드 신호에 기초하여 데이터의 논리적 주소를 스택 어레이 구조의 반도체 메모리 장치(713)의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑한다. 매핑된 가상 주소에 상응하는 스택 어레이 구조의 반도체 메모리 장치(713)의 물리적 주소에 수신된 데이터를 기입한다. 논리적 주소를 가상 주소로 매핑하는 경우에 셀 모드 신호에 따라서 보호 워드 라인이 결정될 수 있다.
중앙처리장치(720)의 명령에 따라 스택 어레이 구조의 반도체 메모리 장치(713)에 기입된 데이터를 데이터 버스를 통해서 읽을 수도 있다. 또한, 중앙처리 장치(720)가 스택 어레이 구조의 반도체 메모리 장치(713)에 기입된 데이터를 소거하고자 하는 경우에는, 보호 워드 라인에 0V를 인가하거나, 혹은 보호 워드 라인을 플로팅 상태로 유지할 수 있다. 실시예에 따라, 컴퓨팅 시스템의 사용 편의를 도모하기 위하여 사용자에게 인식하기 편리한 형태로 신호를 변환하는 인터페이싱 동작을 수행하는 사용자 인터페이스(740)를 포함할 수 있다.
본 발명에 따른 컴퓨팅 시스템(700)이 휴대 전화, PDA, 디지털 카메라 및 MP3 플레이어와 같은 모바일 장치의 형태로 구현될 경우에는 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위하여 전원(750)을 더 포함할 수 있다. 또한, 도시되지는 않았으나 적용되는 어플리케이션에 따라 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 DRAM(Mobile DRAM: MDRAM) 등을 더 포함할 수 있다.
본 발명에 따르면, 반도체 메모리 장치의 스택 어레이 구조는 레이아웃의 오버헤드를 감소시켜 반도체 메모리 장치의 집적도를 향상시킬 수 있으며, 반도체 메모리 장치가 단순화된 공정에 의하여 제조될 수 있도록 할 수 있다. 따라서 본 발명에 따른 반도체 메모리 장치의 스택 어레이 구조는 플래시 메모리 장치와 같은 고집적도가 요구되는 반도체 메모리 장치 등에 사용될 수 있고, 본 발명에 따른 스택 어레이 구조의 반도체 메모리 장치는 일반적으로 반도체 메모리 장치가 사용되는 음악/동영상 플레이어, 휴대폰, 노트북, 컴퓨터 등의 다양한 어플리케이션으로 확장될 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 낸드형 플래시 메모리 장치의 어레이 구조를 나타내는 회로도이다.
도 2는 낸드형 플래시 메모리 장치의 스택 어레이 구조를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 스택 어레이 구조를 나타내는 도면이다.
도 4는 도 3의 스택 어레이 구조를 A-A'를 따라 절단한 면을 나타내는 도면이다.
도 5는 도 3의 스택 어레이 구조를 B-B'를 따라 절단한 면을 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 스택 어레이 구조를 나타내는 도면이다.
도 7은 도 6의 스택 어레이 구조를 A-A'를 따라 절단한 면을 나타내는 도면이다.
도 8은 도 6의 스택 어레이 구조를 B-B'를 따라 절단한 면을 나타내는 도면이다.
도 9는 제 1 반도체층과 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경우에 있어서 반도체 메모리 장치의 스택 어레이 구조의 일 예를 나타내는 도면이다.
도 10은 제 1 반도체층과 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경 우에 있어서 반도체 메모리 장치의 스택 어레이 구조의 다른 예를 나타내는 도면이다.
도 11은 본 발명에 따른 스택 어레이 구조의 반도체 메모리 장치를 포함하는 컴퓨팅 시스템에 관한 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
300: 반도체 메모리 장치의 스택 어레이 구조
320: 비트라인 플러그들 340: 포켓 피웰 플러그들
360: 공통소스라인 플러그들 380a: 제 1 셀 스트링
380b: 제 2 셀 스트링

Claims (11)

  1. 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들을 포함하는 제 1 반도체층;
    상기 제 1 셀 스트링들과 동일하게 배열된 제 2 셀 스트링들을 포함하고 상기 제 1 반도체층 상부에 적층되는 제 2 반도체층;
    상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 비트라인 컨택시키는 비트라인 플러그들;
    상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들; 및
    상기 비트라인 플러그들이 형성될 위치의 일부에 상기 비트라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층 및 상기 제 2 반도체층을 동시에 포켓 피웰 컨택시키는 포켓 피웰 플러그들을 포함하는 반도체 메모리 장치의 스택 어레이 구조.
  2. 제 1 항에 있어서, 상기 포켓 피웰 플러그들은 상기 비트라인 플러그들과 같은 공정으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레이 구조.
  3. 제 1 항에 있어서, 상기 포켓 피웰 플러그들이 상기 제 1 반도체층 및 상기 제 2 반도체층과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 스트링 선택 트랜지스터의 드레인 영역이고 상기 드레인 영역은 P+ 형으로 도핑되는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레이 구조.
  4. 제 3 항에 있어서, 상기 비트라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 스트링 선택 트랜지스터의 드레인 영역이고 상기 드레인 영역은 N+ 형으로 도핑되며,
    상기 공통소스라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 접지 선택 트랜지스터의 소스 영역이고 상기 소스 영역은 N+ 형으로 도핑되는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레이 구조.
  5. 제 1 항에 있어서, 상기 제 1 반도체층과 상기 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경우에는, 상기 비트라인 플러그들이 형성될 위치의 일부에 상기 비트라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층만을 포켓 피웰 컨택시키거나 또는 상기 제 2 반도체층에만 포켓 피웰 컨택시키는 단일 포켓 피웰 플러그들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레이 구 조.
  6. 비트라인 방향으로 직렬 배열되고 워드라인 방향으로 병렬 배열되며 인접한 두 개가 서로 대칭적으로 배열된 제 1 셀 스트링들을 포함하는 제 1 반도체층;
    상기 제 1 셀 스트링들과 동일하게 배열된 제 2 셀 스트링들을 포함하고 상기 제 1 반도체층 상부에 적층되는 제 2 반도체층;
    상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 비트라인 컨택시키는 비트라인 플러그들;
    상기 비트라인 방향으로 직렬 배열된 인접한 두 개의 상기 제 1 셀 스트링들 및 상응하는 상부의 상기 제 2 셀 스트링들을 동시에 공통소스라인 컨택시키는 공통소스라인 플러그들; 및
    상기 공통소스라인 플러그들이 형성될 위치의 일부에 상기 공통소스라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층 및 상기 제 2 반도체층을 동시에 포켓 피웰 컨택시키는 포켓 피웰 플러그들을 포함하는 반도체 메모리 장치의 스택 어레이 구조.
  7. 제 6 항에 있어서, 상기 포켓 피웰 플러그들은 상기 공통소스라인 플러그들과 같은 공정으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레이 구조.
  8. 제 6 항에 있어서, 상기 포켓 피웰 플러그들이 상기 제 1 반도체층 및 상기 제 2 반도체층과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 접지 선택 트랜지스터의 소스 영역이고 상기 소스 영역은 P+ 형으로 도핑되는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레이 구조.
  9. 제 8 항에 있어서, 상기 비트라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 스트링 선택 트랜지스터의 드레인 영역이고 상기 드레인 영역은 N+ 형으로 도핑되며,
    상기 공통소스라인 플러그들이 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링과 컨택되는 부분은 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링의 접지 선택 트랜지스터의 소스 영역이고 상기 소스 영역은 N+ 형으로 도핑되는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레이 구조.
  10. 제 6 항에 있어서, 상기 제 1 반도체층과 상기 제 2 반도체층의 포켓 피웰 시트의 저항이 다른 경우에는, 상기 공통소스라인 플러그들이 형성될 위치의 일부에 상기 공통소스라인 플러그들을 대신하여 형성되고 상기 제 1 반도체층만을 포켓 피웰 컨택시키거나 또는 상기 제 2 반도체층에만 포켓 피웰 컨택시키는 단일 포켓 피웰 플러그들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 스택 어레 이 구조.
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