KR20100028782A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 관리 방법 - Google Patents

Abstract

비휘발성 메모리 장치는 낸드 셀 어레이, 및 플래시 번역 레이어(Flash Translation Layer)를 포함한다. 낸드 셀 어레이는 복수의 낸드 셀들을 포함하며, 가상 주소에 상응하는 물리적 주소에 데이터를 기입한다. 플래시 번역 레이어는 데이터의 논리적 주소 및 데이터 기입 방식을 나타내는 셀 모드 신호를 수신하고 셀 모드 신호에 기초하여 논리적 주소를 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 관리 방법{non-volatile memory device and method of managing the same}

본 발명은 비휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 이종의 데이터 기입 방식을 구현할 수 있는 낸드 셀 어레이를 포함하는 비휘발성 메모리 장치 및 이의 신뢰성을 향상시키는 관리 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억 장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램은 전원이 차단되면 메모리 장치에 저장되어 있던 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬은 전원이 차단되더라도 저장되어 있던 데이터가 소멸하지 않는 비휘발성 메모리 장치(non-volatile memory device)이다. 램은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 비휘발성 메모리 장치는 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3 플레이어와 같은 모바일 장치들의 사용 증가에 따라, 데이터 저장 장치로뿐만 아니라 코드 저장 장치로서 보다 널리 사용되고 있다. 비휘발성 메모리 장치는, 또한, HDTV(High Definition TeleVision), DVD(Digital Versatile Disc), 라우터, 그리고 GPS(Global Positioning System)와 같은 홈 어플리케이션에 사용될 수 있다.

플래시 메모리 셀에 있어서 최근 메모리 셀의 크기가 작아지면서 핫 일렉트론(Hot electron) 프로그램 디스터브 현상이 관찰되었다. 이는 메모리 셀의 채널이 부스팅(boosting) 됨으로써 발생하는 핫 일렉트론에 의해 원하지 않는 메모리 셀에 데이터가 프로그램 되는 현상을 말한다. 또한, 프로그램 동작 시에 워드 라인과 선택 라인 사이의 캐패시턴스 커플링에 의한 채널 전압 누설 문제도 발생한다. 하나의 메모리 셀이 다수 비트의 데이터를 저장할 수 있는 멀티 레벨 셀에서는 메모리 셀의 프로그램 산포 특성이 매우 중요하기 때문에 멀티 레벨 셀을 프로그램하는 경우에 더욱 문제가 된다.

이 외에도 프로그램과 소거의 반복에 의한 전하 손실과 함께 메모리 셀의 문턱 전압들이 시간이 지남에 따라 낮아지는 고온 스트레스(HTS; Hot Temperature Stress)현상도 나타난다.

상기와 같은 문제점을 해결하기 위하여, 본 발명은 특정한 보호 워드 라인을 제외한 가상 주소로의 매핑을 통하여 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것을 일 목적으로 한다.

또한, 본 발명은 특정한 보호 워드 라인을 제외한 가상 주소로의 매핑을 통하여 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치의 관리 방법을 제공하는 것을 일 목적으로 한다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 낸드 셀 어레이, 및 플래시 번역 레이어(Flash Translation Layer)를 포함한다. 상기 낸드 셀 어레이는 복수의 낸드 셀들을 포함하며, 가상 주소에 상응하는 물리적 주소에 데이터를 기입한다. 상기 플래시 번역 레이어는 데이터의 논리적 주소 및 데이터 기입 방식을 나타내는 셀 모드 신호를 수신하고 상기 셀 모드 신호에 기초하여 상기 논리적 주소를 상기 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑한다.

일 실시예에 있어서, 상기 플래시 번역 레이어는 외부의 어플리케이션(application)으로부터 상기 데이터의 논리적 주소 및 상기 셀 모드 신호를 수신하기 위한 호스트 인터페이스를 더 포함할 수 있다.

예를 들어, 상기 플래시 번역 레이어는 상기 셀 모드 신호가 싱글 레벨 셀(Single Level Cell)모드를 나타내는 경우에 상기 논리적 주소를 접지 선택 라인(Ground Selection Line)과 인접한 제1 보호 워드 라인 및 스트링 선택 라인(String Selection Line)과 인접한 제2 보호 워드 라인을 제외한 가상 주소로 매핑할 수 있다.

일 실시예에 있어서, 상기 플래시 번역 레이어는 상기 낸드 셀 어레이의 데 이터 블록의 소거 횟수에 상응하는 소거 정보를 포함하는 소거 정보부를 더 포함하고, 상기 논리적 주소를 상기 소거 정보가 소정의 값 이상인 데이터 블록을 제외한 가상 주소로 매핑할 수 있다.

일 실시예에 있어서, 상기 플래시 번역 레이어는 상기 낸드 셀 어레이의 배드 블록 정보를 포함하는 배드 블록 관리부를 더 포함하여 상기 논리적 주소를 배드 블록을 제외한 가상 주소로 매핑할 수 있다.

일 실시예에 있어서, 소거 모드에서 상기 보호 워드 라인의 전압은 0V이거나 또는 상기 보호 워드 라인은 플로팅(floating)상태를 유지할 수도 있다.

본 발명의 일 실시예에 따른 메모리 카드는 낸드 셀 어레이 및 플래시 컨트롤러를 포함한다. 상기 낸드 셀 어레이는 복수의 낸드 셀들을 포함하며, 가상 주소에 상응하는 물리적 주소에 데이터를 기입한다. 상기 낸드 셀 어레이와 전기적으로 연결되어 있는 플래시 컨트롤러는 외부의 어플리케이션과 통신한다.

상기 플래시 컨트롤러는 외부의 어플리케이션으로부터 데이터의 논리적 주소 및 셀 모드 신호를 수신하고 상기 셀 모드 신호에 기초하여 상기 논리적 주소를 상기 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑하는 플래시 번역 레이어를 포함한다.

본 발명의 일 실시예에 따른 컴퓨팅 시스템은 중앙처리장치 및 플래시부를 포함한다. 상기 중앙처리장치는 외부로부터 데이터의 논리적 주소 및 데이터 기입 방식에 상응하는 셀 모드 신호를 수신하고 처리하여 제어 신호를 생성한다. 상기 중앙처리 장치와 데이터 버스를 통하여 전기적으로 연결되어 있는 플래시부는 상기 제어신호를 수신한다.

상기 플래시부는 낸드 셀 어레이 및 플래시 번역 레이어를 포함한다. 상기 낸드 셀 어레이는 복수의 낸드 셀들을 포함하며, 가상 주소에 상응하는 물리적 주소에 데이터를 기입한다. 플래시 번역 레이어를 상기 셀 모드 신호에 기초하여 상기 논리적 주소를 상기 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑한다.

본 발명의 일 실시예에 따른 비휘발성 메모리 장치 관리 방법은 외부의 어플리케이션으로부터 데이터의 논리적 주소 및 데이터 기입 방식에 상응하는 셀 모드 신호를 수신하는 단계 및 수신된 상기 셀 모드 신호에 기초하여 상기 논리적 주소를 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑하는 단계를 포함한다.

일 실시예에 있어서, 상기 낸드 셀 어레이는 상기 셀 모드 신호에 따라 프로그램 방식을 달리하며, 상기 낸드 셀 어레이의 가상 신호에 상응하는 물리적 주소에 상기 데이터를 기입하는 단계를 더 포함할 수 있다.

일 실시예에 있어서, 상기 가상 주소로 매핑하는 단계는 상기 셀 모드 신호가 싱글 레벨 셀 모드를 나타내는 경우에 접지 선택 라인과 인접한 제1 보호 워드 라인 및 스트링 선택 라인과 인접한 제2 보호 워드 라인을 제외한 가상 주소로 매핑하는 단계를 포함할 수 있다.

예를 들어, 상기 비휘발성 메모리 장치 관리 방법은 소거 모드 에서 상기 보호 워드 라인에 0V를 인가하는 단계를 더 포함할 수 있다.

또한, 소거 모드에서 상기 보호 워드 라인을 플로팅 상태로 유지하는 단계를 더 포함할 수도 있다.

상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 이를 관리하는 방법은 데이터 기입 방식에 기초하여 적어도 하나 이상의 보호 워드 라인을 제외한 어드레스 매핑을 통하여 동작 단계에서 데이터 기입 방식을 결정함에 따라 신뢰성을 확보하기 힘든 비휘발성 메모리 장치의 신뢰성 및 수율을 향상 시킬 수 있다.

또한, 상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 이를 관리하는 방법은 데이터 기입 방식뿐만 아니라, 소거 횟수에 상응하는 소거 정보 및 배드 블록 정보를 고려하여 어드레스 매핑을 구현하게 함으로써 동일한 비휘발성 메모리 장치 내에서 멀티 레벨 셀과 싱글 레벨 셀의 신뢰성을 동시에 만족 시킬 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도1 은 비휘발성 메모리 장치를 나타내는 블록도이다.

도1 을 참조하면, 비휘발성 메모리 장치(100)는 호스트 인터페이스(10), 플래시 컨트롤러(20), 및 낸드 셀 어레이(30)를 포함한다.

호스트 인터페이스(10)는 중앙처리장치(CPU)와 같은 호스트로부터 데이터의 논리적 주소, 데이터 기입 방식, 클럭 신호 등을 포함하는 제어 신호(CONT)를 입력 받고, 인터럽트 신호 및 준비 신호 등을 포함하는 상태 신호(COND)를 출력 한다. 호스트 인터페이스(10)는 비휘발성 메모리 장치의 내부 데이터를 저장하고 호스트의 제어에 따라 출력하는 인터페이스 역할을 수행한다. 호스트는 어플리케이션에 상응한다. 호스트 인터페이스(10)는 다양한 방식으로 기능을 수행하며 낸드 셀 어레이를 노어(NOR) 플래시 메모리의 인터페이싱 방식으로 구현하여 동작 속도를 향상시킬 수 있다.

플래시 컨트롤러(20)는 호스트 인터페이스(10)로부터 입력 받은 데이터의 논리적 주소, 데이터 기입 방식, 어드레스, 명령어, 설정 정보, 인터럽트 상태 정보 등을 포함하는 플래시 제어 신호(F_CONT)를 입력 받아 신호를 일시적으로 저장하거나 낸드 셀 어레이(30)의 상태를 감지하여 이를 저장하거나 프로그래밍과 읽기 및 쓰기 동작 및 전반적인 내부 동작들을 제어할 수 있다. 또한, 낸드 셀 어레이(30)의 상태에 상응하는 플래시 상태 신호(F_COND)를 생성하여 호스트 인터페이스(10)로 전송한다. 호스트 인터페이스(10)는 플래시 상태 신호(F_COND)를 통해 낸드 셀 어레이(30)의 상태를 파악하여 상태 신호(COND)를 생성한다. 플래시 컨트롤러(20)는 버퍼램, 스테이트 머신(State Machine)과 같은 제어부, 플래시 번역 레이어(Flash Translate Layer), 및 레지스터 등을 포함할 수 있다.

낸드 셀 어레이(30)는 호스트에서 저장하고자 하는 데이터 혹은 읽고자 하는 데이터가 저장되는 비휘발성의 낸드형 플래시 메모리 셀 어레이이다.

일반적으로 낸드(NAND)형 플래시 메모리 장치는 노어(NOR)형 플래시 메모리보다 단위 면적 당 집적도가 높아 저비용으로 대용량의 저장 공간을 확보할 수 있어 파일 시스템이나 사용자 데이터를 저장하는 용도에 적합하다. 하지만 낸드형 플래시 메모리는 워드 단위의 개별적인 접근과 실행을 가능하게 하는 XIP(eXecute-In-Place)를 지원하지 않기 때문에 데이터의 읽기 및 쓰기 시간이 램과 같은 기억 장치에 비해 다소 길다는 단점이 있다. 이러한 단점을 보완하고 낸드형 플래시의 장점을 살리기 위한 소위 퓨전 메모리 중의 한 형태로 원낸드(oneNAND)형 플래시 메모리 장치가 개발되었다. 원낸드형 플래시 메모리 장치는 노어 플래시의 입출력 프로토콜을 가지지만 내부에는 고집적도에 적합한 낸드형 플래시 메모리 코어와 고속의 버퍼 램 및 레지스터, 에러 정정 회로(Error Correction Circuit: ECC)등을 내장하여 고용량, 고속, 고안정성을 가지는 보다 진보된 메모리이다.

최근에는 원낸드 플래시 메모리를 개선하여 하나의 반도체 내에서 싱글 레벨 셀(SLC; Single Level Cell)과 멀티 레벨 셀(MLC; Multi Level Cell)을 동시에 구현할 수 있는 소위 플렉스 원낸드(Flex OneNAND)메모리가 개발되었다.

일반적으로 낸드 셀 어레이는 하나의 낸드 셀에 "0", "1"의 1비트(bit)의 정보를 저장할 수 있지만, 최근에는 하나의 셀에 복수의 데이터를 저장하여 집적도를 높인 멀티 레벨 셀(Multi Level Cell)기술이 개발되었다. 데이터 기입 방식이 멀티 레벨 셀 모드를 나타내는 경우에는 프로그램 동작에 의해 메모리 셀의 문턱 전압을 복수 개로 나누어 다치 데이터(multi data)를 저장한다. 예를 들어, 다치 데이터는 "11", "01", "10", "00"으로 구성되는 4치 데이터일 수 있다. 낸드 셀 어레이(30)는 플래시 컨트롤러(20)로부터 데이터 및 데이터를 기입하거나 읽을 물리적 주소에 상응하는 가상 주소를 포함하는 낸드 셀 제어 신호(N_CONT)를 입력 받고 기입 되어 있던 데이터 및 낸드 셀 어레이 정보를 포함하는 낸드 셀 상태 신호(N_COND)를 플래시 컨트롤러(20)로 전송한다.

플렉스 원낸드 메모리는 두 가지 타입의 데이터 기입 방식을 구현해야 하기 때문에 싱글 레벨 셀과 멀티 레벨 셀의 신뢰성을 동시에 만족하기 어렵다. 예를 들어, 멀티 레벨 셀의 경우에는 싱글 레벨 셀보다 동일한 면적 안에 많은 저장 공간을 확보할 수 있으나 고온 스트레스 현상이 심하다. 따라서, 플렉스 원낸드 메모리에서 수율의 저하, 공정의 추가 및 개발 기간 지연 등의 어려움이 다시 발생하게 되며, 싱글 레벨 셀의 신뢰성도 종래의 싱글 레벨 셀 방식의 플래시 메모리 보다 낮게 설정되고 있다.

도2a 는 낸드 셀 어레이의 데이터 기입 방식에 따른 데이터 정보를 나타내는 표이고, 도2b 는 데이터 기입 방식에 따른 섹터(sector), 페이지(page), 및 블록(block)의 비트 정보를 나타내는 블록도이다.

도2a 및 도2b 를 참조하면, 낸드 셀의 조직은 메인 영역(Main Area) 및 스페어 영역(Spare Area)로 구성된 섹터와, 8개의 섹터가 합쳐진 페이지, 및 페이지로 구성된 블록 단위로 표현될 수 있다.

섹터 및 페이지의 구성은 데이터 기입 방식이 싱글 레벨 셀 모드와 멀티 레벨 셀 모드를 나타내는 경우가 동일하나, 2비트의 데이터를 저장하는 멀티 레벨 셀 모드의 경우에는 하나의 낸드 셀에 저장되는 데이터의 크기가 싱글 레벨 셀 모드의 2배 이므로 멀티 레벨 셀 모드에서는 싱글 레벨 셀 모드에 비하여 2배의 페이지가 존재하여, 전체 저장되는 데이터의 량은 멀티 레벨 셀 모드가 싱글 레벨 셀 모드의 2배가 된다. 다만, 이는 하나의 예에 불과할 뿐이고, 실시예에 따라 상이한 데이터 크기를 가질 수 있다.

종래에는 싱글 레벨 셀 모드와 멀티 레벨 셀 모드를 구현할 수 있는 낸드 셀 어레이가 공정 단계에서부터 결정되었으나, 사용자의 요구에 따라 상기한 바와 같이 하나의 반도체 내에서 설정에 따라 싱글 레벨 셀 모드와 멀티 레벨 셀 모드를 동시에 수행 할 수 있는 장치가 개발되었다. 본 발명의 낸드 셀 어레이(30)는 공정 단계에서 싱글 레벨 셀 모드와 멀티 레벨 셀 모드가 결정된 것이 아니라 동작 단계에서 싱글 레벨 셀 모드와 멀티 레벨 셀 모드를 결정하여 동작이 가능하다.

도3 은 본 발명의 일 실시예에 따른 플래시 컨트롤러에 포함된 플래시 번역 레이어를 나타내는 블록도이다.

도3 을 참조하면, 플래시 번역 레이어(210)는 어드레스 매핑부(212), 소거 정보부(214), 및 배드 블록 관리부(216)를 포함한다.

이하, 도1 및 도3 을 참조하여, 플래시 번역 레이어(210)의 동작을 설명한다.

플래시 번역 레이어(210)는 도1 의 호스트 인터페이스(100)로부터 논리적 주소(LADR)및 데이터 기입 방식에 상응하는 셀 모드 신호(WM)를 수신한다. 데이터 기입 방식(WM)은 싱글 레벨 셀 모드 혹은 멀티 레벨 셀 모드일 수 있다. 데이터의 논리적 주소(LADR) 및 셀 모드 신호(WM)는 플래시 제어 신호(F_CONT)에 포함될 수 있다.

어드레스 매핑부(212)는 셀 모드 신호(WM)에 기초하여 논리적 주소(LADR)를 가상 주소(VADR)로 매핑한다. 어드레스 매핑을 위하여 어드레스 매핑부(212)는 어드레스 매핑 테이블(Address Mapping Table)을 구성한다. 도1 의 낸드 셀 어레이(30)는 가상 주소(VADR)에 상응하는 물리적 주소에 셀 모드 신호(WM)에 기초하여 싱글 레벨 셀 모드 혹은 멀티 레벨 셀 모드의 데이터 기입 방식으로 하나의 낸드 셀에 저장되는 데이터의 크기를 달리하여 데이터를 기입한다.

낸드 셀 어레이는 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 셀 게이트와 셀 게이트 양쪽에 형성된 접합부를 포함하는 낸드 셀과 낸드 셀을 구동시키기 위한 다수의 소자가 형성된 주변 회로를 포함한다. 인접 셀의 상태에 따라 프로그램 상태의 문턱 전압이 영향을 받는 셀간 간섭(interference)현상이 발생되는데, 이는 동일 워드 라인 상의 인접 셀, 동일 비트 라인 상의 인접 셀, 및 대각선 위치에 있는 인접 셀에 의해서 영향을 받는다. 통상적으로 동일 비트 라인 상에 있는 셀간 간섭이 전체의 60%를 차지하며 플로팅 게이트의 커플링 캐패시턴스(coupling capacitance)에 의해 발생되어 셀간 간격이 가까울수록 급격하게 증가한다. 따라서 어드레스 매핑부(212)는 셀 모드 신호(WM)에 기초하여 논리적 주소(LADR)를 낸드 셀 어레이(30)의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소(VADR)로 매핑하여 커플링 캐패시턴스를 줄여 낸드 셀 어레이의 신뢰성을 향상 시킬 수 있다.

소거 정보부(214)는 낸드 셀 어레이(30)와 낸드 셀 소거 신호(N_ERASE)를 주고받아 데이터 블록의 소거 횟수에 상응하는 소거 정보를 저장하고 어드레스 매핑부(212)에 소거 신호(ERASE)를 전송한다. 낸드 셀들의 반복적인 소거 동작은 낸드 셀들의 산화막을 스트레스 받게 하며, 이는 터널 산화막 브레이크 다운(breakdown)과 같은 페일(fail)을 야기할 수 있다. 결국 문턱 전압이 점차적으로 낮아지고 이로써 플로팅 게이트로부터 전자들이 누설되어 오동작이 발생하게 된다. 따라서 어 드레스 매핑부(212)는 수신한 소거 정보(ERASE)에 기초하여 소거 횟수가 소정의 값 이상인 블록을 제외한 가상 주소(VADR)로 매핑한다. 소거 정보부(214)는 고속의 램으로 구현될 수 있다.

배드 블록 관리부(216)는 낸드 셀 어레이(30)와 낸드 셀 배드 블록 신호(N_BBLK)를 주고받아 낸드 셀 어레이(30)의 오동작을 감지하여 오동작이 일어난 배드 블록 정보를 저장하고 어드레스 매핑부(212)에 배드 블록 신호(BBLK)를 전송한다. 어드레스 매핑부(212)는 수신한 배드 블록 신호(BBLK)에 기초하여 오동작이 발생한 배드 블록을 제외한 가상 주소(VADR)로 매핑하여 낸드 셀 어레이(30)로 출력한다. 낸드 셀 소거 신호(N_ERASE) 및 낸드 셀 배드 블록 신호(N_BBLK)는 낸드 셀 제어 신호(N_CONT) 및 낸드 셀 상태 신호(N_COND)에 포함될 수 있다.

어드레스 매핑부(212)는 소거 정보부(214) 및 배드 블록 관리부(216)로부터 수신한 소거 신호(ERASE)와 배드 블록 신호(BBLK)에 기초하여 매핑 테이블을 업데이트 한다. 매핑 테이블 업데이트 과정은 상기한 바와 같이 셀 모드 신호(WM)에 기초하여 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑하는 테이블을 작성하고, 가상 주소(VADR)를 소거 정보에 상응하는 소거 신호(ERASE) 및 배드 블록 정보에 상응하는 배드 블록 신호(BBLK)와 비교한다. 가상 주소에 소거 정보가 소정의 값 이상이거나 오동작이 일어난 데이터 블록이 포함되어 있지 않은 경우에는 매핑 테이블을 업데이트 하지 않으나, 가상 주소에 소거 정보가 소정의 값 이상이거나, 오동작이 일어난 데이터 블록이 포함되어 있는 경우에는 이를 제외하고 매핑 테이블을 업데이트 한다. 어드레스 매핑부(212)는 업데이트된 매핑 테이블을 토 대로 논리적 주소(LADR)를 가상 주소(VADR)로 매핑한다. 어드레스 매핑 업데이트 동작을 효율적으로 수행하기 위해서 어드레스 매핑부(212)는 고속의 에스램(SRAM)으로 구현될 수 있다.

도4a 는 본 발명의 일 실시예에 따른 낸드 셀 어레이를 나타낸 도면이다.

도4a 는 데이터 기입 방식이 싱글 레벨 셀 모드를 나타내는 경우일 수 있다. 도4a 를 참조하면, 프로그램 하고자 하는 셀에 연결된 비트 라인(BLpgm)은 0V, 프로그램 하지 않고자 하는 셀이 연결된 비트라인(BLphb)은 전원 전압(Vcc)이 인가된다. 공통 소스 라인(Common Source Line: CSL)에는 접지 전압인 0V, 스트링 선택 라인(String Selection Line: SSL)에는 전원 전압(Vcc), 접지 선택 라인(Ground Selection Line: GSL)에는 접지 전압이 인가된다.

싱글 레벨 셀 모드인 경우에 접지 선택 라인(GSL)과 인접한 제1 보호 워드 라인(WLprt_1) 및 스트링 선택 라인(SSL)과 인접한 제2 보호 워드 라인(WLprt_2)이 각 워드 라인 사이의 전압 차이가 크기 때문에 하나의 낸드 셀 스트링 내에서 커플링 캐패시턴스, 핫 일렉트론에 의해 프로그램 셀 산포가 증가하게 되어 다른 워드 라인들의 프로그램 검증 전압을 상승시키게 된다. 따라서 신뢰성이 저하되고, 이에 따라 도3 의 어드레스 매핑부(212)는 제1 및 제2 보호 워드 라인(WLprt_1, WLprt_2)을 제외한 유효 메모리 영역(MEM)만으로 가상 주소를 매핑하여 동작함으로써 신뢰성을 향상시킬 수 있다. 이 경우, 프로그램 검증 전압은 약 0.3V 정도의 마진을 확보할 수 있게 되어 제조 공정에 있어서도 수율이 크게 상승할 수 있다.

도4b 는 본 발명의 일 실시예에 따른 낸드 셀 어레이를 나타낸 도면이다.

도4b 를 참조하면, 낸드 셀 어레이는 하나의 보호 워드 라인(WLprt)에 의해 이를 기준으로 두 개의 메모리 영역인 제1 메모리 영역(MEM_1)및 제2 메모리 영역(MEM_2)으로 분할된다. 어드레스 매핑부(212)는 제1 및 제2 메모리 영역(MEM_1, MEM2)을 토대로 가상 주소를 매핑함으로써, 각 메모리 영역의 신뢰성 저하 요인을 줄일 수 있다. 제1 및 제2 메모리 영역(MEM_1, MEM_2)는 보호 워드 라인(WLprt)으로 분할됨으로써 보호 워드 라인(WLprt)에 인접한 워드 라인에 사이의 커플링 캐패시턴스를 줄일 수 있다.

상기 방법에 의해 보호 워드 라인을 제외하고 가상 주소로 매핑을 하더라도, 가상 주소에 소거 정보가 소정의 값 이상이거나 오동작이 일어난 데이터 블록이 포함될 경우에는 도3 의 플래시 번역 레이어(210)는 이를 제외하고 매핑 테이블을 작성하여 어드레스 매핑을 수행 할 수 있다.

도5 는 동작 단계에서 낸드 셀 어레이 각 부분의 전압 조건을 나타낸 표이다.

도5 를 참조하면, 기입 모드(WRITE)에서는 상기에서 언급한 바와 같은 전압 조건과 함께 프로그램 하고자 하는 워드 라인(WLpgm)에는 프로그램 전압(Vpgm), 프로그램 하지 않고자 하는 워드 라인(WLphb)에는 패스 전압(Vpass)이 인가된다. 읽기 모드(READ)에서는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 기입된 낸드 셀의 문턱 전압보다 높은 읽기 전압(Vread)이 인가되고, 공통 소스 라인(CSL)에는 OV가 인가된다. 데이터를 읽고자 하는 워드 라인(WLpgm)에는 데이터를 판단하기 위한 기준 전압(Vr)이 인가되고, 이를 제외한 데이터를 읽지 않고자 하는 워드 라 인(WLphb) 및 보호 워드 라인(WLprt)에는 읽기 전압(Vread)이 인가된다. 기준 전압(Vr)은 싱글 레벨 셀 모드 및 멀티 레벨 셀 모드에 따라 서로 다른 값을 가질 수 있다. 기입 모드(WRITE) 및 읽기 모드(READ)에서 보호 워드 라인(WLprt)은 프로그램 하지 않고자 하는 워드 라인 혹은 데이터를 읽지 않고자 하는 워드 라인 (WLphb)과 동일하게 취급될 수 있다.

소거 모드(ERASE1, ERASE2)에서, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL) 및 비트라인들(BLpgm, BLphb)은 플로팅 상태가 된다. 이 상태에서 벌크(Bulk)에 20V 정도의 높은 전압을 인가하게 되면, 플로팅 상태인 워드 라인(WLphb)에 연결된 메모리 낸드 셀의 부유 게이트의 전위가 부스팅 되어 소거가 억제되고, 0V가 인가된 워드 라인(WLpgm)에 연결된 낸드 셀들에 프로그램 되어 있던 전자들이 모두 방전 되어 소거된다. 이와 같은 소거 모드(ERASE1, ERASE2)에서 기입(WRITE) 및 읽기 모드(READ)에서 사용되지 않았던 보호 워드 라인(WLprt)은 인접한 워드 라인이 프로그램 된 워드 라인(WLpgm) 혹은 프로그램 되지 않은 워드 라인(WLphb)인지 여부에 따라 달리 취급될 수 있다. 보호 워드 라인(WLprt)이 프로그램 된 워드 라인(WLpgm)과 인접한 경우에는 커플링 캐패시턴스를 줄이기 위하여 소거 모드에서 보호 워드 라인(WLprt)의 전압이 0V일 수 있고(ERASE1), 프로그램 되지 않은 워드 라인(WLphb)과 인접한 경우에는 플로팅 상태를 유지할 수도 있다(ERASE2). 다만, 이는 인접한 워드 라인의 종류에 따라서만 결정되는 것이 아니라, 데이터 기입 방식, 보호 워드 라인의 소거 정보 등에 따라 달라질 수 있다. 또한 보호 워드 라인(WLprt)의 전압은 신뢰성을 향상시킬 수 있는 다른 전압으로 변경할 수 있다.

도6 은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 관리 방법을 나타내는 흐름도이다.

기입 모드에서 호스트와 같은 어플리케이션으로부터 낸드 셀 어레이에 기입하고자 하는 데이터의 논리적 주소 및 데이터 기입 방식에 상응하는 셀 모드 신호를 수신한다(단계 S612). 셀 모드 신호는 데이터 기입 방식을 나타내는 싱글 레벨 셀 모드 혹은 멀티 레벨 셀 모드일 수 있다.

셀 모드 신호에 기초하여 데이터 기입 방식이 싱글 레벨 셀 모드를 나타내는 경우(YES), 논리적 주소를 접지 선택 라인과 인접한 제1 보호 워드 라인 및 스트링 선택 라인과 인접한 제2 보호 워드 라인을 제외한 가상 주소로 매핑한다(단계 S614, S616).

셀 모드 신호가 싱글 레벨 셀 모드를 나타내는 것이 아닌 경우(NO), 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑한다(단계 S614, S618). 셀 모드 신호가 싱글 레벨 셀 모드를 나타내는 것이 아닌 경우, 셀 모드 신호는 멀티 레벨 셀 모드를 나타내는 것 일 수 있다.

매핑된 가상 주소에 소거 정보가 소정의 값 이상인 데이터 블록이 포함되어 있는지 판단한다(단계 S620). 소거 정보는 데이터 블록의 소거 횟수에 상응하므로 소거 정보가 소정의 값 이상이면, 데이터 블록의 특성이 좋지 않아, 이를 제외하고 매핑을 하는 것이 메모리 장치의 신뢰성을 향상 시킬 수 있을 것이다.

소거 정보가 소정의 값 이상인 데이터 블록이 포함되어 있는 경우에는(YES) 이를 제외한 가상 주소로 매핑한다(단계 S622).

매핑된 가상 주소에 배드 블록이 포함되어 있는지 판단한다(단계 S624). 예를 들어, 데이터의 입출력 과정에서 오류가 발생하면 오류 정정 코드(Error Correction Code)가 부가되어 올바른 동작을 하도록 정정하며, 오류가 발생한 데이터 블록은 플래시 번역 레이어에 포함된 배드 블록 관리부에 저장된다.

가상 주소에 배드 블록이 포함되어 있다면(YES), 이를 제외한 가상 주소로 매핑한다(단계 S626). 즉, 오동작이 일어난 배드 블록을 포함하는 경우에는 이를 제외한 가상 주소로 매핑을 하는 것이 메모리 장치의 신뢰성 향상에 도움을 줄 수 있다.

따라서, 데이터 기입 방식에 따라 적어도 하나 이상의 보호 워드 라인을 제외하고 어드레스 매핑을 하는 것과 동시에 소거 횟수에 상응하는 소거 정보가 소정의 값 이상인 경우나 배드 블록을 포함하는 경우를 판단하여 보호 워드 라인뿐만 아니라 소거 횟수가 소정의 값 이상인 데이터 블록과 오동작이 일어난 배드 블록을 제외한 가상 주소로 매핑을 함으로써,비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다. 또한, 이러한 동작이 셀 모드 신호에 기초하여 이루어지기 때문에 데이터 기입 방식을 나타내는 싱글 레벨 셀 모드 혹은 멀티 레벨 셀 모드에 따라 동작 특성이 달라지는 복수의 낸드 셀들을 포함하는 낸드 셀 어레이의 기능을 향상 시킬 수 있을 것이다.

본 발명에 따른 비휘발성 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

또한, 비휘발성 메모리 장치는 메모리 카드를 구성할 수 있다. 이러한 경우, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E, SATA(Serial Advanced Technology Attachment), PATA(Parallel ATA), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.

도7 은 본 발명의 다른 실시예에 따른 비휘발성 메모리를 포함하는 컴퓨팅 시스템에 관한 블록도이다.

도7 을 참조하면, 컴퓨팅 시스템(700)은 플래시 컨트롤러(220), 플래시부(710), 및 램(730)을 포함할 수 있다.

플래시부(710)는 플래시 컨트롤러(220) 및 낸드 셀 어레이(330)를 포함할 수 있다. 또한, 상기한 바와 같이 메모리 카드의 형태로 구현되거나 SSD(Solid State Drive/Disk)에 포함될 수 있다. 플래시부(710)는 데이터의 전달을 위한 데이터 버스를 통하여 중앙처리장치(720) 및 램(730) 등과 전기적으로 연결된다.

이하, 본 발명에 따른 컴퓨팅 시스템의 동작에 관하여 설명하도록 한다.

중앙처리장치(720)는 외부로부터 데이터, 데이터의 논리적 주소, 및 데이터 기입 방식에 상응하는 셀 모드 신호를 수신하고 처리하여 제어 신호를 생성한다. 제어 신호에는 데이터, 데이터의 논리적 주소, 및 데이터 기입 방식을 비롯하여 읽기 모드 혹은 소거모드와 같은 동작 모드를 나타내는 신호를 포함할 수 있다. 중앙처리장치(720)는 제어 신호를 램(730)에 임시로 저장하거나, 데이터 버스를 통하여 플래시부(710)에 데이터를 저장한다. 또한, 램(730)에 저장되어 있거나 플래시부(710)에 저장되어 있던 정보를 읽는다.

램(730)은 상기한 바와 같이 중앙처리장치(720)로부터 제어 신호를 수신하여 임시로 저장하거나, 데이터 버스를 통하여 플래시부(710)를 비롯한 컴퓨팅 시스템 전체의 상태를 기록하고 지속적으로 갱신한다.

플래시 컨트롤러(220)는 버퍼램, 스테이트 머신, 플래시 번역 레이어, 및 레지스터 등을 포함할 수 있다. 플래시 컨트롤러(220)는 중앙처리장치(720)로부터 데이터, 데이터의 논리적 주소, 및 셀 모드 신호를 수신하여 셀 모드 신호에 기초하여 데이터의 논리적 주소를 가상 낸드 셀 어레이(330)의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑한다. 매핑된 가상 주소에 상응하는 낸드 셀 어레이(330)의 물리적 주소에 수신된 데이터를 기입한다.

논리적 주소를 가상 주소로 매핑하는 경우에 셀 모드 신호에 따라서 보호 워 드 라인이 결정될 수 있다.

중앙처리장치(720)의 명령에 따라 낸드 셀 어레이(330)에 기입된 데이터를 데이터 버스를 통해서 읽을 수도 있다.

또한, 중앙처리장치(720)가 낸드 셀 에러이(330)에 기입된 데이터를 소거하고자 하는 경우에는, 보호 워드 라인에 0V를 인가하거나, 혹은 보호 워드 라인을 플로팅 상태로 유지할 수 있다.

실시예에 따라, 컴퓨팅 시스템의 사용 편의를 도모하기 위하여 사용자에게 인식하기 편리한 형태로 신호를 변환하는 인터페이싱 동작을 수행하는 사용자 인터페이스(740)를 포함할 수 있다.

본 발명에 따른 컴퓨팅 시스템(700)이 휴대 전화, PDA, 디지털 카메라, 및 MP3 플레이어와 같은 모바일 장치의 형태로 구현될 경우에는, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위하여 전원(750)을 더 포함할 수 있다. 또한, 도시되지는 않았으나 적용되는 어플리케이션에 따라 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 DRAM(Mobile DRAM: MDRAM) 등을 더 포함할 수 있다.

본 발명은 비휘발성 메모리 장치의 신뢰성 향상에 이용될 수 있으며, 특히 데이터 기입 방식에 따라 하나의 낸드 셀에 저장되는 데이터의 구성을 달리하는 복수의 낸드 셀들을 포함하는 낸드 셀 어레이를 포함하는 비휘발성 메모리 장치의 신뢰성 향상에 이용될 수 있다. 따라서, 동작 단계에서 데이터 기입 방식을 결정할 수 있어 사용자 편의를 도모할 수 있음은 물론이고 동작의 신뢰성을 확보하고 수율을 향상 시킬 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

도 1은 비휘발성 메모리 장치를 나타내는 블록도이다.

도 2a는 낸드 셀 어레이의 데이터 기입 방식에 따른 데이터 정보를 나타내는 표이고, 도 2b는 데이터 기입 방식에 따른 섹터(sector), 페이지(page), 및 블록(block)의 비트 정보를 나타내는 블록도이다.

도 3은 본 발명의 일 실시예에 따른 플래시 컨트롤러에 포함된 플래시 번역 레이어(Flash Translate Layer)를 나타내는 블록도이다.

도 4a 및 도 4b는 본 발명의 일 실시예에 따른 낸드 셀 어레이를 나타낸 도면이다.

도 5는 동작 단계에서 낸드 셀 어레이 각 부분의 전압 조건을 나타낸 표이다.

도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 관리 방법을 나타내는 흐름도이다.

도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리를 포함하는 컴퓨팅 시스템에 관한 블록도이다.

Claims (13)

1. 복수의 낸드 셀들을 포함하며, 가상 주소에 상응하는 물리적 주소에 데이터를 기입하는 낸드 셀 어레이; 및

   데이터의 논리적 주소 및 데이터 기입 방식을 나타내는 셀 모드 신호를 수신하고 상기 셀 모드 신호에 기초하여 상기 논리적 주소를 상기 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑하는 플래시 번역 레이어(Flash Translation Layer)를 포함하는 비휘발성 메모리 장치.
2. 제1 항에 있어서,

   외부의 어플리케이션(application)으로부터 상기 데이터의 논리적 주소 및 상기 셀 모드 신호를 수신하기 위한 호스트 인터페이스를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
3. 제1 항에 있어서, 상기 플래시 번역 레이어는,

   상기 셀 모드 신호가 싱글 레벨 셀(Single Level Cell)모드를 나타내는 경우에 상기 논리적 주소를 접지 선택 라인(Ground Selection Line)과 인접한 제1 보호 워드 라인 및 스트링 선택 라인(String Selection Line)과 인접한 제2 보호 워드 라인을 제외한 가상 주소로 매핑하는 것을 특징으로 하는 비휘발성 메모리 장치.
4. 제1 항에 있어서, 상기 플래시 번역 레이어는,

   상기 낸드 셀 어레이의 데이터 블록의 소거 횟수에 상응하는 소거 정보를 포함하는 소거 정보부를 더 포함하고, 상기 논리적 주소를 상기 소거 정보가 소정의 값 이상인 데이터 블록을 제외한 가상 주소로 매핑하는 것을 특징으로 하는 비휘발성 메모리 장치.
5. 제1 항에 있어서, 상기 플래시 번역 레이어는,

   상기 낸드 셀 어레이의 배드 블록 정보를 포함하는 배드 블록 관리부를 더 포함하고, 상기 논리적 주소를 배드 블록을 제외한 가상 주소로 매핑하는 것을 특징으로 하는 비휘발성 메모리 장치.
6. 제1 항에 있어서, 소거 모드에서 상기 보호 워드 라인의 전압은 0V이거나 또는 상기 보호 워드 라인은 플로팅(floating)상태를 유지하는 것을 특징으로 하는 비휘발성 메모리 장치.
7. 복수의 낸드 셀들을 포함하며, 가상 주소에 상응하는 물리적 주소에 데이터를 기입하는 낸드 셀 어레이; 및

   상기 낸드 셀 어레이와 전기적으로 연결되고 외부의 어플리케이션과 통신하는 플래시 컨트롤러를 포함하며,

   상기 플래시 컨트롤러는 외부의 어플리케이션으로부터 데이터의 논리적 주소 및 셀 모드 신호를 수신하고 상기 셀 모드 신호에 기초하여 상기 논리적 주소를 상기 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑하는 플래시 번역 레이어(Flash Translation Layer)를 포함하는 것을 특징으로 하는 메모리 카드.
8. 외부로부터 데이터의 논리적 주소 및 데이터 기입 방식에 상응하는 셀 모드 신호를 수신하고 처리하여 제어 신호를 생성하는 중앙처리장치; 및

   상기 중앙처리장치와 데이터 버스를 통하여 전기적으로 연결되어 상기 제어 신호를 수신하는 플래시부를 포함하며,

   상기 플래시부는 복수의 낸드 셀들을 포함하며, 가상 주소에 상응하는 물리적 주소에 데이터를 기입하는 낸드 셀 어레이; 및

   상기 셀 모드 신호에 기초하여 상기 논리적 주소를 상기 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑하는 플래시 번역 레이어(Flash Translation Layer)를 포함하는 것을 특징으로 하는 컴퓨팅 시스템.
9. 외부의 어플리케이션으로부터 데이터의 논리적 주소 및 데이터 기입 방식을 나타내는 셀 모드 신호를 수신 하는 단계; 및

   수신된 상기 셀 모드 신호에 기초하여 상기 논리적 주소를 낸드 셀 어레이의 적어도 하나 이상의 보호 워드 라인을 제외한 가상 주소로 매핑하는 단계를 포함하는 비휘발성 메모리 장치 관리 방법.
10. 제9 항에 있어서,

    상기 낸드 셀 어레이는 상기 셀 모드 신호에 따라 프로그램 방식을 달리하며, 상기 낸드 셀 어레이의 상기 가상 신호에 상응하는 물리적 주소에 상기 데이터를 기입하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치 관리 방법.
11. 제9 항에 있어서, 상기 가상 주소로 매핑하는 단계는,

    상기 셀 모드 신호가 싱글 레벨 셀(Single Level Cell)모드를 나타내는 경우에 접지 선택 라인(Ground Selection Line)과 인접한 제1 보호 워드 라인 및 스트링 선택 라인(String Selection Line)과 인접한 제2 보호 워드 라인을 제외한 가상 주소로 매핑하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치 관리 방법.
12. 제9 항에 있어서,

    소거 모드에서 상기 보호 워드 라인에 0V를 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치 관리 방법.
13. 제9 항에 있어서,

    소거 모드에서 상기 보호 워드 라인을 플로팅(floating)상태로 유지하는 단 계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치 관리 방법.

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