KR20060098045A - 고집적화된 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
고집적화된 반도체 장치 및 그 제조 방법을 제공한다. 이 반도체 장치는 반도체기판, 반도체기판 상에 형성되어 반도체기판을 채널 영역으로 사용하는 하부 트랜지스터 구조체, 하부 트랜지스터 구조체가 형성된 반도체기판의 상부에 배치된 적어도 한 층의 반도체막, 반도체막 상에 형성되어 반도체막을 채널 영역으로 사용하는 적어도 하나의 상부 트랜지스터 구조체, 반도체기판과 반도체막 사이에 배치되는 층간절연막 및 층간절연막을 관통하여 반도체막과 반도체기판을 연결하는 복수개의 씨드 플러그들을 구비한다. 이때, 상기 씨드 플러그는 상기 반도체기판과 다른 도전형의 단결정 반도체이다.
Description
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도이다.
도 2 내지 도 5은 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다(integrated). 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 종래에는, 이러한 고집적화를 위해, 상기 반도체 장치를 구성하는 상기 전자 부품들을 더욱 미세하게 형성하는 방법을 채택하였다. 하지만, 반도체 장치의 제조 공정에서 나타나는 다양한 기술적 제한으로 인해(특히, 패턴들의 최소 선폭(critical dimension; CD)이 수십 나노미터의 크기로 감소함에 따라), 상기 전자 부품들을 미세화하는 방법의 발전 속도는 제한적이다. 이에 따라, 반도체 장치의 요구되는 집적도를 달성하기 위해서는, 미세화에 따른 제한을 극복할 수 있는 새로운 반도체 장치의 제조 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 고집적화된 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 미세화에 따른 기술적 제한을 극복하면서 집적도를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터들이 다층으로 형성되는 반도체 장치를 제공한다. 이 반도체 장치는 반도체기판, 상기 반도체기판 상에 형성되어 상기 반도체기판을 채널 영역으로 사용하는 하부 트랜지스터 구조체, 상기 하부 트랜지스터 구조체가 형성된 상기 반도체기판의 상부에 배치된 적어도 한 층의 반도체막, 상기 반도체막 상에 형성되어 상기 반도체막을 채널 영역으로 사용하는 적어도 하나의 상부 트랜지스터 구조체, 상기 반도체기판과 상기 반도체막 사이에 배치되는 층간절연막 및 상기 층간절연막을 관통하여 상기 반도체막과 상기 반도체기판을 연결하는 복수개의 씨드 플러그들을 구비한다. 이때, 상기 씨드 플러그는 상기 반도체기판과 다른 도전형의 단결정 반도체인 것을 특징으로 한다.
본 발명의 일 실시예에 따르면, 상기 반도체기판은 단결정 실리콘 웨이퍼이고, 상기 씨드 플러그들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막이고, 상기 반도체막들은 상기 씨드 플러그들로부터 에피택시얼 성장된 단결정 실리콘막일 수 있다.
상기 하부 트랜지스터 구조체는 상기 반도체기판의 상부에 배치되는 복수개의 하부 게이트 패턴들, 상기 하부 게이트 패턴들과 상기 반도체기판 사이에 개재되는 하부 게이트 절연막 및 상기 하부 게이트 패턴들 사이의 상기 반도체기판에 형성되어 트랜지스터의 소오스 및 드레인 전극으로 사용되는 하부 불순물 영역들을 구비한다. 상기 상부 트랜지스터 구조체는 상기 반도체막의 상부에 배치되는 복수개의 상부 게이트 패턴들, 상기 상부 게이트 패턴들과 상기 반도체막 사이에 개재되는 상부 게이트 절연막 및 상기 상부 게이트 패턴들 사이의 상기 반도체막에 형성되어 트랜지스터의 소오스 및 드레인 전극으로 사용되는 상부 불순물 영역들을 구비한다.
이때, 상기 하부 트랜지스터 구조체의 드레인 전극으로 사용되는 하부 불순물 영역은 상기 씨드 플러그들을 통해 상기 상부 트랜지스터 구조체의 드레인 전극으로 사용되는 상부 불순물 영역에 연결되고, 상기 하부 불순물 영역들, 상기 상부 불순물 영역들 및 상기 씨드 플러그들은 같은 도전형이다. 또한, 상기 상부 게이트 패턴들과 상기 하부 게이트 패턴들은 동일한 포토 마스크들을 사용하여 형성됨으로써, 상기 상부 트랜지스터 구조체와 상기 하부 트랜지스터 구조체는 평면적 구조에서 동일할 수 있다.
이에 더하여, 상기 하부 게이트 패턴 및 상기 상부 게이트 패턴은 차례로 적층된 부유게이트 전극, 게이트 층간절연막 패턴, 제어게이트 전극으로 구성된다. 이때, 상기 상부 트랜지스터 구조체의 드레인 전극으로 사용되는 상기 상부 불순물 영역들에는 콘택 플러그들이 접속되고, 상기 층간절연막 및 상기 반도체막 내에는 이들을 관통하여 상기 반도체기판에 접속하는 웰-콘택 플러그들이 더 배치된다. 또한, 상기 반도체막의 상부에는 상기 콘택 플러그들 및 상기 웰-콘택 플러그들을 연결하는 배선 구조체가 더 배치될 수도 있다.
본 발명의 다른 실시예에 따르면, 한 개의 콘택 플러그에는, 두 개의 하부 트랜지스터 구조체의 드레인 전극들 및 적어도 두 개의 상부 트랜지스터 구조체의 드레인 전극들이 접속한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터들을 다층으로 형성하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 상기 반도체기판을 채널 영역으로 사용하는 하부 트랜지스터 구조체를 형성하고, 상기 하부 트랜지스터 구조체가 형성된 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막을 관통하여 상기 반도체기판의 소정영역들을 노출시키는 씨드 콘택홀들을 형성한 후, 상기 씨드 콘택홀들을 통해 노출되는 상기 반도체기판을 씨드층으로 사용하는 제 1 에피택시얼 성장 공정을 실시하여, 상기 반도체기판과 다른 도전형을 가지면서 상기 씨드 콘택홀들을 채우는 씨드 플러그들을 형성하는 단계를 포함한다. 이어서, 상기 씨드 플러그들을 씨드층으로 사용하는 제 2 에피택시얼 성장 공정을 실시하여, 상기 반도체기판과 같은 도전형을 가지면서 상기 층간절연막을 덮은 반도체막을 형성한 후, 상기 반도체막 상에 상기 반도체막을 채널 영역으로 사용하는 상부 트랜지스터 구조체를 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
반도체 장치는, 종래 기술에서 설명한 것처럼, 반도체 기판 상에 집적된 전자 부품들을 구비한다. 상기 반도체 기판은 전압 조건에 따라 전도도가 급격하게 변하는 반도체 특성을 갖는 물질로 이루어지며, 현재 많은 반도체 장치들은 실리콘 웨이퍼를 상기 반도체 기판으로 사용한다. 본 발명에 따르면, 상기 반도체기판은 실리콘 웨이퍼 또는 게르마늄 웨이퍼일 수 있다.
상기 반도체 장치를 구성하는 트랜지스터는 상기 반도체 특성을 이용하는 전자 부품이기 때문에, 대부분의 반도체 장치에서 상기 트랜지스터는 상기 반도체기판 상에 이차원적으로 배열된다. 이러한 트랜지스터의 이차원적 배열의 필요성은 반도체 장치의 고집적화를 제한하는 주된 이유이지만, 도 1에 도시한 것처럼 다층 구조의 반도체 패턴들을 갖는 반도체 장치는 입체적으로 배치된 트랜지스터들을 구비하기 때문에, 상기 이차원적 배열에 따른 집적도 증가의 제한을 극복할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2 내지 도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 도 1의 점선 I-I'에 따른 단면을 공정 단계에 따라 도시한 공정 단면도들이다.
도 1 및 도 2을 참조하면, 반도체기판(100) 상에 하부 트랜지스터 구조체를 형성한다. 상기 하부 트랜지스터 구조체는 상기 반도체기판(100)을 채널 영역으로 사용하는 트랜지스터들을 포함한다.
상기 하부 트랜지스터 구조체를 형성하는 단계는 상기 반도체기판(100)의 소정영역에 하부 활성영역들(99)을 정의하는 하부 소자분리 패턴들(110)을 형성하는 단계를 포함한다. 상기 하부 소자분리 패턴들(110)은 메모리 트랜지스터들이 배치되는 셀 어레이 영역 뿐만이 아니라 상기 메모리 트랜지스터들을 동작시키기 위한 소자들이 배치되는 주변 회로 영역에도 상술한 방법을 통해 동일하게 형성된다.
상기 하부 소자분리 패턴들(110)을 형성하는 단계는 상기 반도체기판(100) 상에 상기 하부 활성영역들(99)을 정의하기 위한 트렌치 마스크 패턴들을 형성한 후, 상기 트렌치 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각하여 트렌치들을 형성하는 단계를 포함한다. 상기 트렌치 마스크 패턴은 차례로 적층된 패드 산화막, 트렌치 하부 마스크막 및 트렌치 상부 마스크막으로 구성될 수 있고, 상기 트렌치 하부 마스크막은 다결정 실리콘이고 상기 트렌치 상부 마스크막은 실리콘 질화막인 것이 바람직하다. 상기 트렌치들을 형성한 후, 절연 특성의 강화를 위해 소정의 이온주입 공정을 실시하고, 상기 트렌치의 내벽에 열산화막을 대략 50Å의 두께로 형성한다. 이어서, 상기 트렌치들을 채우는 소자분리절연막을 형성한 후, 상기 트렌치 마스크 패턴들이 노출될 때까지 상기 소자분리절연막을 평탄화 식각함으로써 상기 하부 소자분리 패턴들(110)을 형성한다.
상기 트렌치 마스크 패턴을 습식 식각의 방법을 사용하여 차례로 제거함으로써, 상기 하부 활성영역(99)의 상부면을 노출시킨다. 이어서, 상기 노출된 하부 활성영역(99)의 상부면에 하부 게이트 절연막(120)을 형성한다. 본 발명에 따르면, 상기 하부 게이트 절연막(120)은 셀 어레이 영역 또는 주변 회로 영역에서와 같이 형성되는 위치에 따라, 다양한 두께로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 하부 게이트 절연막(120)은 상기 셀 어레이 영역에서 대략 70Å의 두께로 형성되는 실리콘 산화막이다. 주변회로 영역에서, 상기 하부 게이트 절연막(120)은 대략 70Å 또는 대략 350Å의 두께로 형성되는 실리콘 산화막일 수 있다.
이어서, 상기 하부 게이트 절연막(120) 상에 하부 부유게이트 도전막을 형성 한다. 상기 하부 부유게이트 도전막은 대략 800Å의 두께로 형성된 엔(N)형 다결정 실리콘인 것이 바람직하다. 이후, 상기 하부 부유게이트 도전막을 패터닝하여, 하부 부유게이트 패턴을 형성한다. 상기 하부 부유게이트 패턴은 상기 하부 활성영역들(99)의 상부에 배치되어 상기 하부 소자분리막 패턴들(110)의 상부면을 노출시키도록 패터닝된다.
이후, 상기 하부 부유게이트 패턴이 형성된 결과물 상에 하부 게이트 층간절연막 및 하부 제어게이트 도전막을 형성한다. 상기 하부 게이트 층간절연막은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 구성되는 것이 바람직하다. 또한, 상기 하부 제어게이트 도전막은 차례로 적층된 엔(N)형 다결정 실리콘막 및 텅스텐 실리사이드막일 수 있다. 이어서, 상기 하부 제어게이트 도전막, 하부 게이트 층간절연막 및 상기 하부 부유게이트 패턴을 차례로 패터닝하여, 하부 게이트 패턴들(130)을 형성한다. 상기 하부 게이트 패턴들(130)은, 도시된 것처럼, 차례로 적층된 하부 부유게이트 전극(131), 하부 게이트 층간절연막 패턴(132) 및 하부 제어게이트 전극(133)으로 구성된다. 이때, 상기 하부 부유게이트 전극(131)은 전기적으로 고립되어(isolated), 전하 저장을 위한 장소로 사용될 수 있다.
이후, 상기 하부 게이트 패턴들(130)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 하부 게이트 패턴들(130) 사이의 상기 반도체기판(100)에 메모리 셀 트랜지스터의 소오스/드레인 전극들로 사용되는 하부 불순물 영역들(140)을 형성한다. 상기 하부 불순물 영역들(140)은 상기 메모리 셀 트랜지스터의 소오스 전극(140S) 또는 드레인 전극(140D)으로 이용되며, 이를 위해 상기 반도체기판(100) 과 다른 도전형을 갖도록 형성된다. 이때, 상기 하부 게이트 패턴(130)의 방향을 따라 배치되는 상기 소오스 전극들(140S)은 전기적으로 연결되어 공통 소오스 전극(160)을 구성한다. 이를 위해, 상기 소오스 전극들(140S) 사이에 배치되는 상기 하부 소자분리 패턴(110)을 식각하여 그 하부의 반도체기판(100)을 노출시킨 후, 노출된 반도체기판(100)에 불순물을 주입하는 단계가 실시될 수 있다. 또는, 별도의 도전 패턴을 형성하여, 상기 공통 소오스 전극(160)으로 이용하는 방법이 사용될 수도 있다.
이어서, 상기 하부 불순물 영역들(140)이 형성된 결과물 상에 제 1 층간절연막(151)을 형성한다. 상기 제 1 층간절연막(151)은 고밀도 플라즈마 산화막(HDP, high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다.
도 1 및 도 3를 참조하면, 상기 제 1 층간절연막(151)을 패터닝하여 상기 반도체기판(100)의 소정영역을 노출시키는 씨드 콘택홀들을 형성한다. 상기 씨드 콘택홀들을 통해 노출되는 반도체기판(100)을 씨드층으로 사용하는 제 1 에피택시얼 성장 공정을 실시하여, 상기 씨드 콘택홀들을 채우는 씨드 플러그들(199)를 형성한다. 이어서, 상기 씨드 플러그들(199)을 다시 씨드층으로 사용하는 제 2 에피택시얼 성장 공정을 실시하여, 상기 제 1 층간절연막(151)을 덮는 반도체막(200)을 형성한다.
본 발명에 따르면, 상기 씨드 플러그들(199)은 상기 하부 불순물 영역(140)과 같은 도전형을 갖는 단결정 실리콘막인 것이 바람직하다. 이에 따라, 상기 씨드 플러그들(199)은 상기 반도체기판(100)과 다른 도전형을 갖는다. 이에 비해, 상기 반도체막(200)은 상기 반도체기판(100)과 같은 도전형을 갖는 단결정 실리콘막인 것이 바람직하다.
상기 에피택시얼 공정은 씨드층으로 사용되는 상기 반도체기판(100) 또는 상기 씨드 플러그(199)에서만 결정 성장 과정이 일어나는 것을 특징으로 하는, 선택적 에피택시얼 기술(selective epitaxial process)을 사용하여 형성할 수 있다. 상기 선택적 에피택시얼 공정은 이염화실란(Dichlorosilane, DCS) 및 염산(HCl)을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시키는 단계를 포함한다. 이후, 상기 성장된 단결정 실리콘막을 안정화시키기 위해, 소정의 열처리 단계를 더 실시할 수도 있다. 상기 반도체막(200)은 상기 제 1 층간절연막(151)의 상부면 전체를 덮을 수 있는 충분한 두께로 성장시킨다. 이후, 화학-기계적 연마와 같은 평탄화 식각 공정을 실시하여, 상기 반도체막(200)의 상부면을 평탄화시킨다. 상기 제 1 층간절연막(151) 상에 잔존하는 상기 반도체막(200)의 두께를 조절하기 위해, 상기 반도체막(200)을 평탄화 식각하는 단계는 식각 시간을 조절하는 단계를 포함할 수 있다.
한편, 상기 제 1 또는 제 2 에피택시얼 공정들은 각각 고상 에피택시 기술(solid phase epitaxy, SPE), 액상 에피택시 기술(liquid phase epitaxy, LPE), 기상 에피택시 기술(vapor phase epitaxy, VPE) 중에서 선택된 적어도 한가지 방법이 채용될 수 있다. 상기 고상 에피택시 기술은 비정질 실리콘을 형성한 후, 열처리 공정을 실시하여 단결정 구조의 실리콘막을 형성하는 기술이고, 상기 액상 에피택 시 기술은 비정질 또는 다결정 실리콘을 형성한 후, 이를 액상으로 만들어 소정의 조건으로 냉각함으로써 단결정 구조의 실리콘막을 형성하는 기술이다. 또한, 상기 기상 에피택시 기술은 화학 기상 증착 공정을 사용하여 단결정 구조의 실리콘막을 형성하는 기술이다.
도 1 및 도 4를 참조하면, 상기 반도체막(200) 상에 상부 트랜지스터 구조체를 형성한다. 상기 상부 트랜지스터 구조체는 상기 반도체막(200)을 채널 영역으로 사용하는 트랜지스터들을 포함하며, 이를 형성하는 방법은, 도 2에서 설명한, 상기 하부 트랜지스터 구조체를 형성하는 과정을 이용하는 것이 바람직하다. 예를 들면, 상술한 하부 소자분리 패턴(110), 하부 게이트 패턴(130) 및 하부 불순물 영역(140)을 형성하는 과정은 상기 상부 트랜지스터 구조체를 형성하는 과정에 동일하게 이용될 수 있다.
상기 상부 트랜지스터 구조체는 상기 반도체막(200) 상에 배치되는 상부 게이트 패턴들(230), 상기 상부 게이트 패턴들(230)과 상기 반도체막(200) 사이에 형성되는 상부 게이트 절연막(220) 및 상기 상부 게이트 패턴들(230) 사이의 반도체막(200)에 형성되는 상부 불순물 영역들(240)을 포함한다. 본 발명의 일 실시예에 따르면, 상기 상부 게이트 패턴들(230)을 형성하는 단계는 상기 하부 게이트 패턴들(130)을 형성하기 위해 사용된 포토 마스크를 다시 사용하는 방법이 적용될 수 있다. 상기 하부 트랜지스터 구조체를 제조하는 과정에 사용된 포토 마스크를 다시 사용하는 것은, 상술한 것처럼, 상부 불순물 영역(240) 및 상부 소자분리 패턴의 형성 과정에도 적용될 수 있다. 상기 상부 불순물 영역들(240)은 상기 씨드 플러그 (199)를 통해 상기 하부 불순물 영역들(140)에 전기적으로 연결된다. 이를 위해, 상기 상부 불순물 영역(240)은 상기 반도체막(200)의 두께로 형성된다.
이후, 상기 상부 트랜지스터 구조체가 형성된 결과물 상에 제 2 층간절연막(152)을 형성한 후, 이를 관통하는 플러그 구조체를 형성한다. 상기 플러그 구조체는 상부 트랜지스터들에서 드레인 전극으로 사용되는 상기 상부 불순물 영역(240D)에 접속되는 비트 라인 콘택 플러그(310)를 포함한다. 상기 비트라인 콘택 플러그(310)는 상기 상부 불순물 영역들(240) 뿐만이 아니라 상기 씨드 플러그(199)를 통해 상기 하부 불순물 영역들(140)에 전기적으로 접속된다. 이를 위해, 상술한 것처럼, 상기 씨드 플러그(199)는 상기 상부 및 하부 불순물 영역들(310)과 같은 도전형을 갖는 단결정 실리콘인 것이 바람직하다. 결과적으로, 한 개의 비트라인 콘택 플러그(310)에는 네 개의 트랜지스터들(상기 반도체막(200)을 채널 영역으로 이용하는 두 개의 상부 트랜지스터들과 상기 반도체기판(100)을 채널 영역으로 이용하는 두 개의 하부 트랜지스터들)의 드레인 전극이 접속된다.
상기 플러그 구조체는, 도 5에 도시된 것처럼, 상기 반도체기판(100) 및 상기 반도체막(200)을 전기적으로 연결시키는 웰-콘택 플러그(315), 상기 공통 소오스 라인들(160)에 접속하는 소오스 콘택 플러그(도시하지 않음) 및 상기 상부 및 하부 게이트 패턴들(130, 230)에 접속하는 게이트 콘택 플러그들(도시하지 않음)을 포함한다.
상기 플러그 구조체가 형성된 결과물 상에는, 상기 플러그 구조체들에 전기적으로 접속되는 배선 구조체가 형성된다. 상기 배선 구조체는 상기 비트 라인 콘 택 플러그(310)을 전기적으로 연결하는 비트 라인(320) 및 상기 웰-콘택 플러그(315)들을 전기적으로 연결하는 배선(325)을 구비한다.
한편, 본 발명의 또다른 실시예에 따르면, 상기 배선 구조체를 형성하기 전에, 상기 상부 트랜지스터 구조체를 형성하기 위한 일련의 공정 단계들(즉, 도 3 및 도 4에 설명된 공정 단계들)을 반복하여 실시할 수도 있다. 이 경우, 상기 반도체기판(100) 상에는 복수개의 상부 트랜지스터 구조체들이 형성되어, 반도체장치의 집적도를 획기적으로 증가시킬 수 있다.
한편, 도 4에 도시된 것처럼, 상기 반도체막(200)이 상기 상부 불순물 영역(240)과 같은 두께일 경우, 상기 반도체막(200)을 통한 소거 동작은 불가능하다. 이 경우, 소거 동작은 상기 상부 게이트 패턴(230)과 상기 소오스 라인(240S) 사이의 전압 차이를 이용하여 이루어진다.
본 발명에 따르면, 트랜지스터들의 채널 영역으로 이용되는 반도체막들을 반도체기판 상에 다층으로 형성한다. 이에 따라, 반도체기판 상에 형성할 수 있는 트랜지스터의 개수가 증가하여, 반도체 장치의 집적도를 획기적으로 증가시킬 수 있다.
Claims (20)
- 반도체기판;상기 반도체기판 상에 형성되어, 상기 반도체기판을 채널 영역으로 사용하는 하부 트랜지스터 구조체;상기 하부 트랜지스터 구조체가 형성된 상기 반도체기판의 상부에 배치된 적어도 한 층의 반도체막;상기 반도체막 상에 형성되어, 상기 반도체막을 채널 영역으로 사용하는 적어도 하나의 상부 트랜지스터 구조체;상기 반도체기판과 상기 반도체막 사이에 배치되는 층간절연막; 및상기 층간절연막을 관통하여, 상기 반도체막과 상기 반도체기판을 연결하는 복수개의 씨드 플러그들을 구비하되,상기 씨드 플러그는 상기 반도체기판과 다른 도전형의 단결정 반도체인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체기판은 단결정 실리콘 웨이퍼이고,상기 씨드 플러그들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막이고,상기 반도체막들은 상기 씨드 플러그들로부터 에피택시얼 성장된 단결정 실 리콘막인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 하부 트랜지스터 구조체는상기 반도체기판의 상부에 배치되는 복수개의 하부 게이트 패턴들;상기 하부 게이트 패턴들과 상기 반도체기판 사이에 개재되는 하부 게이트 절연막; 및상기 하부 게이트 패턴들 사이의 상기 반도체기판에 형성되어, 트랜지스터의 소오스 및 드레인 전극으로 사용되는 하부 불순물 영역들을 구비하고,상기 상부 트랜지스터 구조체는상기 반도체막의 상부에 배치되는 복수개의 상부 게이트 패턴들;상기 상부 게이트 패턴들과 상기 반도체막 사이에 개재되는 상부 게이트 절연막; 및상기 상부 게이트 패턴들 사이의 상기 반도체막에 형성되어, 트랜지스터의 소오스 및 드레인 전극으로 사용되는 상부 불순물 영역들을 구비하는 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 하부 트랜지스터 구조체의 드레인 전극으로 사용되는 하부 불순물 영역은 상기 씨드 플러그들을 통해 상기 상부 트랜지스터 구조체의 드레인 전극으로 사 용되는 상부 불순물 영역에 연결되고,상기 하부 불순물 영역들, 상기 상부 불순물 영역들 및 상기 씨드 플러그들은 같은 도전형인 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 상부 게이트 패턴들과 상기 하부 게이트 패턴들은 동일한 포토 마스크들을 사용하여 형성됨으로써, 상기 상부 트랜지스터 구조체와 상기 하부 트랜지스터 구조체는 평면적 구조에서 동일한 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 하부 게이트 패턴 및 상기 상부 게이트 패턴은 차례로 적층된 부유게이트 전극, 게이트 층간절연막 패턴, 제어게이트 전극으로 구성되는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 상부 트랜지스터 구조체의 드레인 전극으로 사용되는 상기 상부 불순물 영역들에 접속하는 콘택 플러그들;상기 층간절연막 및 상기 반도체막을 관통하여, 상기 반도체기판에 접속하는 웰-콘택 플러그들; 및상기 반도체막의 상부에 배치되어, 상기 콘택 플러그들 및 상기 웰-콘택 플 러그들을 연결하는 배선 구조체를 더 구비하는 반도체 장치.
- 제 7 항에 있어서,한 개의 콘택 플러그에는, 두 개의 하부 트랜지스터 구조체의 드레인 전극들 및 적어도 두 개의 상부 트랜지스터 구조체의 드레인 전극들이 접속하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 반도체막은 상기 상부 불순물 영역보다 두꺼운 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,상기 상부 트랜지스터 구조체는 상기 상부 게이트 패턴과 상기 반도체막 사이의 전압 차이에 의해 소거 동작을 수행하는 노어 플래시 메모리 구조체인 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 반도체막은 상기 상부 불순물 영역과 같은 두께인 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서,상기 상부 트랜지스터 구조체는 상기 상부 게이트 패턴과 상기 소오스 전극으로 사용되는 불순물 영역 사이의 전압 차이를 이용하여 소거 동작을 수행하는 노어 플래시 메모리 구조체인 것을 특징으로 하는 반도체 장치.
- 반도체기판 상에, 상기 반도체기판을 채널 영역으로 사용하는 하부 트랜지스터 구조체를 형성하는 단계;상기 하부 트랜지스터 구조체가 형성된 반도체기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 관통하여, 상기 반도체기판의 소정영역들을 노출시키는 씨드 콘택홀들을 형성하는 단계;상기 씨드 콘택홀들을 통해 노출되는 상기 반도체기판을 씨드층으로 사용하는 제 1 에피택시얼 성장 공정을 실시하여, 상기 반도체기판과 다른 도전형을 가지면서 상기 씨드 콘택홀들을 채우는 씨드 플러그들을 형성하는 단계;상기 씨드 플러그들을 씨드층으로 사용하는 제 2 에피택시얼 성장 공정을 실시하여, 상기 반도체기판과 같은 도전형을 가지면서 상기 층간절연막을 덮은 반도체막을 형성하는 단계; 및상기 반도체막 상에, 상기 반도체막을 채널 영역으로 사용하는 상부 트랜지스터 구조체를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 하부 트랜지스터 구조체를 형성하는 단계는상기 반도체기판 상에 하부 게이트 절연막을 형성하는 단계;상기 하부 게이트 절연막 상에, 복수개의 하부 게이트 패턴들을 형성하는 단계;상기 하부 게이트 패턴들을 마스크로 사용하여, 상기 하부 게이트 패턴들 양측의 상기 반도체기판에 트랜지스터의 소오스 전극 및 드레인 전극으로 사용되는 하부 불순물 영역들을 형성하는 단계를 포함하고,상기 상부 트랜지스터 구조체를 형성하는 단계는상기 반도체막 상에 상부 게이트 절연막을 형성하는 단계;상기 상부 게이트 절연막 상에, 복수개의 상부 게이트 패턴들을 형성하는 단계;상기 상부 게이트 패턴들을 마스크로 사용하여, 상기 상부 게이트 패턴들 양측의 상기 반도체막에 트랜지스터의 소오스 전극 및 드레인 전극으로 사용되는 상부 불순물 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 14 항에 있어서,상기 상부 트랜지스터 구조체와 상기 하부 트랜지스터 구조체가 평면적으로 동일한 구조를 갖도록, 상기 상부 게이트 패턴들과 상기 하부 게이트 패턴들은 동일한 포토 마스크들을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 1 에피택시얼 성장 공정은 고상 에피택시 기술, 액상 에피택시 기술 및 기상 에피택시 기술 중에서 선택된 적어도 한가지를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 2 에피택시얼 성장 공정은 고상 에피택시 기술, 액상 에피택시 기술 및 기상 에피택시 기술 중에서 선택된 적어도 한가지를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 층간절연막을 형성하는 단계, 상기 씨드 콘택홀을 형성하는 단계, 상기 씨드 플러그를 형성하는 단계, 상기 반도체막을 형성하는 단계 및 상기 상부 트랜지스터 구조체를 형성하는 단계로 이루어지는 한 주기의 공정은 적어도 한번 반복적으로 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 14 항에 있어서,상기 상부 트랜지스터 구조체를 형성한 후,상기 드레인 영역으로 사용되는 상기 상부 불순물 영역들에 접속하는 비트 라인 콘택 플러그들을 형성하는 단계; 및상기 비트 라인 콘택 플러그들에 접속하는 비트 라인들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 상부 트랜지스터 구조체를 형성한 후,상기 반도체기판, 상기 하부 트랜지스터 구조체, 상기 반도체막 및 상기 상부 트랜지스터 구조체들 각각에 전기적으로 접속하는 플러그 구조체를 형성하는 단계; 및상기 플러그 구조체에 전기적으로 접속하는 배선 구조체를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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