KR20060095161A - 고집적화된 디램 반도체 장치 - Google Patents

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KR20060095161A
KR20060095161A KR1020050016609A KR20050016609A KR20060095161A KR 20060095161 A KR20060095161 A KR 20060095161A KR 1020050016609 A KR1020050016609 A KR 1020050016609A KR 20050016609 A KR20050016609 A KR 20050016609A KR 20060095161 A KR20060095161 A KR 20060095161A
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이선길
손용훈
신유균
이종욱
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삼성전자주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Abstract

고집적화된 디램 반도체 장치가 제공된다. 이 디램 반도체 장치는 하부 활성영역들이 정의된 반도체기판, 반도체기판 상에 배치되어 반도체기판을 채널 영역으로 이용하는 하부 디램 셀들, 하부 디램 셀들의 상부에 배치되되 상부 활성영역들이 정의된 반도체막, 반도체막 상에 배치되어 반도체막을 채널 영역으로 이용하는 상부 디램 셀들, 반도체기판과 반도체막을 연결하는 씨드 플러그 구조체들 및 반도체기판과 반도체막 사이에 배치되어 씨드 플러그 구조체들에 접속하는 비트 라인들을 구비한다.

Description

고집적화된 디램 반도체 장치{Highly Integrated Dynamic Random Access Memory(DRAM) Semiconductor Device}
도 1은 본 발명의 일 실시예에 따른 디램 반도체 장치를 설명하기 위한 평면도이다.
도 2 내지 도 5은 본 발명에 따른 반도체 장치의 제조 과정을 설명하기 위한 공정 단면도들이다.
도 6은 일반적인 디램 반도체 장치의 셀 어레이 구조를 도시하는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 디램 반도체 장치의 셀 어레이 구조를 도시하는 회로도이다.
도 8는 본 발명의 다른 실시예에 따른 디램 반도체 장치를 설명하기 위한 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 디램 반도체 장치를 설명하기 위한 공정단면도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 고집적화된 디램 반도체 장치에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다(integrated). 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 종래에는, 이러한 고집적화를 위해, 상기 반도체 장치를 구성하는 상기 전자 부품들을 더욱 미세하게 형성하는 방법을 채택하였다. 하지만, 반도체 장치의 제조 공정에서 나타나는 다양한 기술적 제한으로 인해(특히, 패턴들의 최소 선폭(critical dimension; CD)이 수십 나노미터의 크기로 감소함에 따라), 상기 전자 부품들을 미세화하는 방법의 발전 속도는 제한적이다. 이에 따라, 반도체 장치의 요구되는 집적도를 달성하기 위해서는, 미세화에 따른 제한을 극복할 수 있는 새로운 반도체 장치의 제조 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 고집적화된 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 미세화에 따른 기술적 제한을 극복하면서 집적도를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 이층 구조로 형성되는 디램 반도체 장치를 제공한다. 이 디램 반도체 장치는 하부 활성영역들이 정의된 반도체기판, 상기 반도체기판 상에 배치되어 상기 반도체기판을 채널 영역으로 이용하는 하부 디램 셀들, 상기 하부 디램 셀들의 상부에 배치되되 상부 활성영역들이 정의된 반도체막, 상기 반도체막 상에 배치되어 상기 반도체막을 채널 영역으로 이용하는 상부 디램 셀들, 상기 반도체기판과 상기 반도체막을 연결하는 씨드 플러그 구조체들 및 상기 반도체기판과 상기 반도체막 사이에 배치되어 상기 씨드 플러그 구조체들에 접속하는 비트 라인들을 구비한다.
상기 하부 디램 셀들은 상기 하부 활성영역들의 상부를 가로지르는 복수개의 하부 워드라인들, 상기 하부 워드라인들 사이의 상기 하부 활성영역에 형성되는 하부 소오스 영역들 및 하부 드레인 영역들 및 상기 하부 소오스 영역들에 연결되는 하부 커패시터 구조체를 구비한다. 유사하게, 상기 상부 디램 셀들은 상기 상부 활성영역들의 상부를 가로지르는 복수개의 상부 워드라인들, 상기 상부 워드라인들 사이의 상기 상부 활성영역에 형성되는 상부 소오스 영역들 및 상부 드레인 영역들 및 상기 상부 소오스 영역들에 연결되는 상부 커패시터 구조체를 구비한다.
이때, 상기 하부 커패시터 구조체는 상기 반도체기판을 식각하여 형성된 트렌치 내에 배치되는 트렌치형 커패시터이거나, 상기 하부 소오스 영역들에 접속하는 하부 전극, 상기 하부 전극 상에 배치되는 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이에 개재되는 유전막을 포함하는 스택형 커패시터일 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 반도체기판은 단결정 실리콘 웨이퍼이고, 상기 씨드 플러그 구조체들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막이고, 상기 반도체막들은 상기 씨드 플러그 구조체들로부터 에피택시얼 성장된 단결정 실리콘막이다.
보다 자세하게는, 상기 씨드 플러그 구조체들은 고상 에피택시 기술, 액상 에피택시 기술, 기상 에피택시 기술 및 선택적 에피택시 성장 기술 중에서 선택된 적어도 한가지를 사용하여 형성된 단결정 반도체막일 수 있다. 이때, 상기 씨드 플러그 구조체들은 상기 하부 드레인 영역과 같은 도전형을 갖는 단결정 구조의 반도체막인 것이 바람직하다.
또한, 상기 반도체막들은 고상 에피택시 기술, 액상 에피택시 기술, 기상 에피택시 기술 및 선택적 에피택시 성장 기술 중에서 선택된 적어도 한가지를 사용하여 형성된 단결정 반도체막일 수 있다. 이때, 상기 반도체막들은 상기 반도체기판과 같은 도전형을 갖는 단결정 구조의 반도체막인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
반도체 장치는, 종래 기술에서 설명한 것처럼, 반도체 기판 상에 집적된 전자 부품들을 구비한다. 상기 반도체 기판은 전압 조건에 따라 전도도가 급격하게 변하는 반도체 특성을 갖는 물질로 이루어지며, 현재 많은 반도체 장치들은 실리콘 웨이퍼를 상기 반도체 기판으로 사용한다. 본 발명에 따르면, 상기 반도체기판은 실리콘 웨이퍼 또는 게르마늄 웨이퍼일 수 있다.
상기 반도체 장치를 구성하는 트랜지스터는 상기 반도체 특성을 이용하는 전자 부품이기 때문에, 대부분의 반도체 장치에서 상기 트랜지스터는 상기 반도체기판 상에 이차원적으로 배열된다. 이러한 트랜지스터의 이차원적 배열의 필요성은 반도체 장치의 고집적화를 제한하는 주된 이유이지만, 본 발명에 따른 반도체 장치는 입체적으로 배치된 트랜지스터들을 구비하기 때문에, 상기 이차원적 배열에 따른 집적도 증가의 제한을 극복할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 디램 반도체 장치를 설명하기 위한 평면도이다. 도 2 내지 도 5은 본 발명에 따른 반도체 장치의 제조 과정을 설명하기 위해, 도 1의 점선 I-I*에 따른 단면을 공정 단계에 따라 도시한 공정 단면도 들이다.
도 1 및 도 2을 참조하면, 반도체기판(100)의 소정 영역에 하부 활성영역들(99)을 정의하는 하부 소자분리 패턴(110)을 형성한다. 상기 하부 소자분리 패턴(110)은 통상적으로 이용되는 트렌치 소자분리 기술을 사용하여 형성될 수 있으며, 그 결과 도시한 것처럼 에스티아이(STI ; shallow trench isolation) 구조를 형성한다.
상기 하부 활성영역들(99)에는 하부 워드라인들(130), 하부 게이트 절연막(120) 및 하부 소오스/드레인 영역들(140S, 140D)로 구성되는 하부 트랜지스터 구조체가 배치된다. 상기 하부 워드라인들(130)은 서로 평행하면서 상기 하부 활성영역들(99)을 가로지르고, 상기 하부 게이트 절연막(120)은 상기 하부 워드라인들(130)과 상기 하부 활성영역(99) 사이에 개재된다. 또한, 상기 하부 소오스/드레인 영역들(140S, 140D)은 상기 하부 워드라인들(130) 양측의 상기 하부 활성영역(99) 내에 형성된다.
본 발명의 실시예들에 따르면, 상기 하부 활성영역들(99)은 상기 하부 소자분리 패턴(110)에 의해 둘러싸인 섬 형태이되, 일 방향의 길이가 이에 수직한 방향에 비해 긴 장방형이다. 한 개의 하부 활성영역(99) 상에는 두 개의 하부 워드라인들(130)이 배치된다. 이때, 상기 하부 소오스 영역(140S)은 상기 두 워드라인들(130) 사이의 상기 하부 활성영역(99) 내에 배치되고, 상기 하부 드레인 영역들(140D)은 상기 두 워드 라인들의 바깥쪽의 상기 하부 활성영역(99) 내에 배치된다.
상기 하부 트랜지스터 구조체의 상부에는 상기 하부 소오스 영역(140S)에 접 속하는 하부 커패시터 구조체(160)가 배치된다. 상기 하부 커패시터 구조체(160)는 하부 전극(161), 상기 하부 전극(161) 상에 콘포말한 두께로 배치되는 커패시터 유전막(162) 및 상기 커패시터 유전막(162) 상에 배치되는 상부 전극(163)으로 구성된다. 본 발명의 일 실시예에 따르면, 상기 하부 전극(161)은 도시된 것처럼 실린더 형태일 수 있다.
상기 하부 커패시터 구조체(160)와 상기 하부 트랜지스터 구조체 사이에는 제 1 층간절연막(151)이 배치되고, 상기 제 1 층간절연막(151) 내에는 상기 하부 소오스 영역(140S)과 상기 하부 전극(161)을 연결시키는 하부 콘택 플러그(155)가 배치된다.
한편, 본 발명에 따르면, 상기 상부 전극(163)은 식각되어 상기 하부 드레인 영역들(140D)의 상부에서 상기 제 1 층간절연막(151) 또는 상기 커패시터 유전막(162)을 노출시키는 개구부들(165)을 형성한다.
도 1 및 도 3을 참조하면, 상기 하부 커패시터 구조체(160)가 형성된 결과물 상에, 제 2 층간절연막(152)을 형성한 후, 상기 제 2 층간절연막(152)을 패터닝하여 상기 하부 드레인 영역(140D)의 상부면을 노출시키는 제 1 씨드 콘택홀들(191)을 형성한다. 이후, 에피택시얼 공정을 실시하여, 상기 하부 드레인 영역(140D)으로부터 결정 성장된 제 1 씨드 플러그들(170)을 형성한다. 한편, 상기 제 1 씨드 플러그들(170)이 상기 하부 커패시터 구조체(160)와 전기적으로 연결되는 문제를 방지하기 위해, 상기 제 1 씨드 콘택홀들(191)은 상기 개구부(165)보다 작은 폭을 갖도록 패터닝된다.
상기 제 1 씨드 플러그들(170)을 형성하는 단계는 씨드층으로 사용되는 상기 반도체기판(100)(특히, 상기 하부 드레인 영역(140D))에 접하는 위치에서만 단결정 실리콘이 성장하는 것을 특징으로 하는, 선택적 에피택시얼 기술(selective epitaxial process)을 사용하여 형성할 수 있다. 상기 선택적 에피택시얼 공정은 이염화실란(Dichlorosilane, DCS) 및 염산(HCl)을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시키는 단계를 포함한다. 이후, 상기 성장된 단결정 실리콘막을 안정화시키기 위해, 소정의 열처리 단계를 더 실시할 수도 있다.
또한, 상기 제 1 씨드 플러그들(170)을 형성하는 단계는 고상 에피택시 기술(solid phase epitaxy, SPE), 액상 에피택시 기술(liquid phase epitaxy, LPE), 기상 에피택시 기술(vapor phase epitaxy, VPE) 중에서 선택된 적어도 한가지 방법이 채용될 수 있다. 상기 고상 에피택시 기술은 비정질 실리콘을 형성한 후, 열처리 공정을 실시하여 단결정 구조의 실리콘막을 형성하는 기술이고, 상기 액상 에피택시 기술은 비정질 또는 다결정 실리콘을 형성한 후, 이를 액상으로 만들어 소정의 조건으로 냉각함으로써 단결정 구조의 실리콘막을 형성하는 기술이다. 또한, 상기 기상 에피택시 기술은 화학 기상 증착 공정을 사용하여 단결정 구조의 실리콘막을 형성하는 기술이다.
본 발명에 따르면, 상기 제 1 씨드 플러그들(170)은 상기 하부 드레인 영역(140D)과 같은 도전형을 갖는다. 이에 따라, 상기 제 1 씨드 플러그들(170)은 상기 반도체기판(100)과는 다른 도전형을 갖는다. 이를 위해, 상기 에피택시얼 공정은 상기 제 1 씨드 플러그(170)에 인시튜 또는 이온 주입 공정을 통해 불순물들을 주입하는 단계를 포함하는 것이 바람직하다.
이어서, 상기 제 1 씨드 플러그들(170)에 접속하는 비트라인들(180)을 형성한다. 상기 비트라인들(180)은 상기 하부 워드라인들(130)을 가로지르는 방향으로 배치되며, 상기 제 1 씨드 플러그들(170)을 통해 상기 하부 드레인 영역(140D)에 전기적으로 접속된다. 상기 비트라인들(180)은 금속성 물질로 형성되는 것이 바람직하다.
도 1 및 도 4을 참조하면, 상기 비트라인들(180)이 형성된 결과물 상에 제 3 층간절연막(153)을 형성한 후, 상기 제 3 층간절연막(153) 및 상기 비트라인(180)을 차례로 패터닝하여 상기 제 1 씨드 플러그들(170)의 상부면을 노출시키는 제 2 씨드 콘택홀(192)을 형성한다. 상기 제 2 씨드 콘택홀(192)을 형성하는 단계는 이방성 식각의 방법으로 실시하되, 상기 제 1 씨드 플러그(170)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다.
이후, 상기 제 2 씨드 콘택홀(192)을 통해 노출된 상기 제 1 씨드 플러그(170)를 씨드층으로 사용하는 에피택시얼 공정을 실시하여 상기 제 2 씨드 콘택홀(192)을 채우는 제 2 씨드 플러그(175)를 형성한다. 상기 제 2 씨드 플러그(175)는 상기 제 1 씨드 플러그(170)와 같은 도전형, 즉 상기 하부 드레인 영역(140D)과 같은 도전형을 갖는다. 상기 제 2 씨드 플러그(175)를 형성하기 위한 에피택시얼 공정은 상술한 제 1 씨드 플러그(170)를 형성하기 위해 적용된 에피택시얼 기술들이 사용될 수 있다.
이어서, 상기 제 2 씨드 플러그들(175)을 씨드층으로 이용하는 에피택시얼 공정을 실시하여, 상기 제 3 층간절연막(153)의 상부면을 덮는 반도체막(200)을 형성한다. 본 발명에 따르면, 상기 반도체막(200)은 상기 반도체기판(100)과 같은 도전형을 갖는다. 따라서, 상기 반도체막(200)과 상기 제 2 씨드 플러그(175)는 서로 다른 도전형을 갖게 된다. 이때, 후속 공정에서 형성되는 상부 드레인 영역(도 5의 240D)이 상기 제 2 씨드 플러그(175)에 전기적으로 접속될 수 있도록, 상기 반도체막(200)은 상기 상부 드레인 영역(240D)의 두께로 형성되는 것이 바람직하다.
도 1 및 도 5을 참조하면, 상기 반도체막(200)의 소정 영역에 상부 활성영역들을 정의하는 상부 소자분리 패턴(210)을 형성한다. 상기 상부 소자분리 패턴(210)은 상기 하부 소자분리 패턴(110)과 마찬가지로 트렌치 소자분리 기술을 사용하여 형성될 수 있다.
상기 상부 활성영역에는 상부 워드라인들(230), 상부 게이트 절연막(220) 및 상부 소오스/드레인 영역들(240S, 240D)로 구성되는 상부 트랜지스터 구조체가 배치된다. 상기 상부 워드라인들(230)은 서로 평행하면서 상기 상부 활성영역들을 가로지르고, 상기 상부 게이트 절연막(220)은 상기 상부 워드라인들(230)과 상기 반도체막(200) 사이에 개재된다. 또한, 상기 상부 소오스/드레인 영역들(240S, 240D)은 상기 상부 워드라인들(230) 양측의 상기 상부 활성영역 내에 형성된다.
상기 상부 트랜지스터 구조체의 상부에는 상기 상부 소오스 영역(240S)에 접속하는 상부 커패시터 구조체(260)가 배치된다. 상기 상부 커패시터 구조체(260)는 상기 하부 커패시터 구조체(160)와 동일한 구조를 갖는다. 즉, 상기 상부 커패시터 구조체(260)는 하부 전극(261), 상기 하부 전극(261) 상에 콘포말한 두께로 배치되는 커패시터 유전막(262) 및 상기 커패시터 유전막(262) 상에 배치되는 상부 전극(263)으로 구성된다. 상기 상부 커패시터 구조체(260)와 상기 상부 트랜지스터 구조체 사이에는 제 4 층간절연막(251)이 배치되고, 상기 제 4 층간절연막(251) 내에는 상기 상부 소오스 영역(240S)과 상기 하부 전극(261)을 연결시키는 상부 콘택 플러그(255)가 배치된다.
도 6은 일반적인 디램 반도체 장치의 셀 어레이 구조를 도시하는 회로도이고, 도 7은 도 1에 도시된 본 발명의 일 실시예에 따른 디램 반도체 장치의 셀 어레이 구조를 도시하는 회로도이다. 도 6과 도 7을 비교하면, 상술한 본원 발명의 디램 반도체 장치는 종래의 일반적인 디램 반도체 장치에 비해 같은 면적에 두배의 워드라인들(BWL(130), TWL(230))을 구비하기 때문에, 만들어지는 메모리 셀들의 개수가 두배로 증가한다. 따라서, 본 발명에 따른 디램 반도체 장치는, 도시한 것처럼, 종래의 디램 반도체 장치에 비해 두배로 증가된 집적도를 갖는다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 디램 반도체 장치를 설명하기 위한 평면도 및 공정단면도이다. 이때, 도 9는 도 8의 점선 I-I*에 따른 단면을 도시한다. 이 실시예는 하부 커패시터 구조체의 구조를 제외하면, 앞선 실시예와 유사하다. 따라서, 이 실시예에 따른 하부 커패시터 구조체를 중심으로 설명하며, 앞선 실시예와 중복되는 내용들에 대해서는 설명을 생략한다.
도 8 및 도 9를 참조하면, 앞선 실시예에서는 상기 하부 커패시터 구조체(160)는 상기 반도체기판(100)의 상부에 배치되지만, 이 실시예에 따르면 상기 반 도체기판(100)을 식각하여 형성된 커패시터 트렌치(60) 내에 배치된다. 상기 커패시터 트렌치(60) 내에는 커패시터 전극(61)가 배치되고, 상기 커패시터 전극(61)과 상기 반도체기판(200) 사이에는 커패시터 유전막(80)이 개재된다. 이러한 구조의 커패시터는 통상적으로 트렌치형 커패시터라고 불리며, 미국특허 4,927,779호, 6,297,086호, 5,057,888호 및 5,122,476호는 이러한 트렌치형 커패시터에 관한 내용을 개시하고 있다. 상술한 선행 기술들에 개시된 트렌치형 커패시터들은 이 실시예를 위한 하부 커패시터 구조체로 사용될 수 있다.
본 발명에 따르면, 이층 구조로 배치되는 디램 반도체의 셀 트랜지스터들 및 상기 셀 트랜지스터들에 접속하는 이층 구조의 디램 커패시터들이 개시된다. 본원 발명의 이러한 디램 반도체 장치는 종래의 일반적인 디램 반도체 장치에 비해 두 배로 증가된 집적도를 가질 수 있다. 그 결과, 미세화에 따른 기술적 제약에 구애받음없이, 증가된 집적도를 갖는 디램 반도체 장치를 제조할 수 있다.

Claims (10)

  1. 하부 활성영역들이 정의된 반도체기판;
    상기 반도체기판 상에 배치되어, 상기 반도체기판을 채널 영역으로 이용하는 하부 디램 셀들;
    상기 하부 디램 셀들의 상부에 배치되되, 상부 활성영역들이 정의된 반도체막;
    상기 반도체막 상에 배치되어, 상기 반도체막을 채널 영역으로 이용하는 상부 디램 셀들;
    상기 반도체기판과 상기 반도체막을 연결하는 씨드 플러그 구조체들; 및
    상기 반도체기판과 상기 반도체막 사이에 배치되어, 상기 씨드 플러그 구조체들에 접속하는 비트 라인들을 구비하는 것을 특징으로 하는 디램 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하부 디램 셀들은
    상기 하부 활성영역들의 상부를 가로지르는 복수개의 하부 워드라인들;
    상기 하부 워드라인들 사이의 상기 하부 활성영역에 형성되는 하부 소오스 영역들 및 하부 드레인 영역들; 및
    상기 하부 소오스 영역들에 연결되는 하부 커패시터 구조체를 구비하고,
    상기 상부 디램 셀들은
    상기 상부 활성영역들의 상부를 가로지르는 복수개의 상부 워드라인들;
    상기 상부 워드라인들 사이의 상기 상부 활성영역에 형성되는 상부 소오스 영역들 및 상부 드레인 영역들; 및
    상기 상부 소오스 영역들에 연결되는 상부 커패시터 구조체를 구비하는 것을 특징으로 하는 디램 반도체 장치.
  3. 제 2 항에 있어서,
    상기 하부 커패시터 구조체는 상기 반도체기판을 식각하여 형성된 트렌치 내에 배치되는 트렌치형 커패시터인 것을 특징으로 하는 디램 반도체 장치.
  4. 제 2 항에 있어서,
    상기 하부 커패시터 구조체는 상기 하부 소오스 영역들에 접속하는 하부 전극, 상기 하부 전극 상에 배치되는 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이에 개재되는 유전막을 포함하는 스택형 커패시터인 것을 특징으로 하는 디램 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체기판은 단결정 실리콘 웨이퍼이고,
    상기 씨드 플러그 구조체들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막이고,
    상기 반도체막들은 상기 씨드 플러그 구조체들로부터 에피택시얼 성장된 단결정 실리콘막인 것을 특징으로 하는 디램 반도체 장치.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 씨드 플러그 구조체들은 고상 에피택시 기술, 액상 에피택시 기술, 기상 에피택시 기술 및 선택적 에피택시 성장 기술 중에서 선택된 적어도 한가지를 사용하여 형성된 단결정 반도체막인 것을 특징으로 하는 디램 반도체 장치.
  7. 제 2 항에 있어서,
    상기 씨드 플러그 구조체들은 상기 하부 드레인 영역과 같은 도전형을 갖는 단결정 구조의 반도체막인 것을 특징으로 하는 디램 반도체 장치.
  8. 제 1 항 또는 제 5 항에 있어서,
    상기 반도체막들은 고상 에피택시 기술, 액상 에피택시 기술, 기상 에피택시 기술 및 선택적 에피택시 성장 기술 중에서 선택된 적어도 한가지를 사용하여 형성된 단결정 반도체막인 것을 특징으로 하는 디램 반도체 장치.
  9. 제 2 항에 있어서,
    상기 반도체막들은 상기 반도체기판과 같은 도전형을 갖는 단결정 구조의 반도체막인 것을 특징으로 하는 디램 반도체 장치.
  10. 반도체기판의 소정영역에 배치되어, 하부 활성영역들을 정의하는 하부 소자분리 패턴;
    상기 하부 활성영역의 상부를 가로지르는 하부 워드라인들;
    상기 하부 워드라인들 사이의 반도체기판에 형성되는 하부 소오스 영역들 및 하부 드레인 영역들;
    상기 하부 소오스 영역에 연결되는 하부 커패시터 구조체;
    상기 하부 커패시터 구조체의 상부에 배치되는 반도체막;
    상기 반도체막의 소정영역에 배치되어, 상부 활성영역들을 정의하는 상부 소자분리 패턴;
    상기 상부 활성영역의 상부를 가로지르는 상부 워드라인들;
    상기 상부 워드라인들 사이의 반도체막에 형성되는 상부 소오스 영역들 및 상부 드레인 영역들;
    상기 상부 소오스 영역에 연결되는 상부 커패시터 구조체;
    상기 반도체기판의 하부 드레인 영역들과 상기 반도체막을 연결하는 씨드 플러그 구조체들; 및
    상기 하부 커패시터 구조체의 상부에 배치되어, 상기 씨드 플러그 구조체들에 접속하는 비트 라인들을 구비하는 것을 특징으로 하는 디램 반도체 장치.
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