TWI414058B - 埋入式字元線及其製造方法 - Google Patents

Description

埋入式字元線及其製造方法

本發明係有關於一種記憶裝置，特別是有關於一種用於記憶體中的埋入式字元線(buried word line)及其製造方法。

半導體記憶裝置，例如動態隨機存取記憶體，係廣泛應用於計算機系統以儲存資料。動態隨機存取記憶體(dynamic random access memory,DRAM)屬於一種揮發性(volatile)記憶體，通常其具有二個主要部件，一為存取場效電晶體(field-effect transistor,FET)而另一為儲存電容。在讀取及寫入操作期間，存取場效電晶體可容許資料自儲存電容取出或將資料移入儲存電容。

傳統的DRAM結構中，字元線、位元線及儲存電容全都位於矽基底表面上方，上述記憶單元的排置方式所佔據的矽片空間(silicon real estate)大。當半導體記憶裝置的集積度(或密度)增加時，每個記憶單元所佔據的面積就會縮小而使傳統的DRAM結構不再適用。為了因應縮小的記憶單元面積(或尺寸)及增加記憶單元的儲存容量，已發展出具有溝槽電容的記憶單元結構。

然而，半導體記憶裝置的密度通常受限於最小的微影特徵尺寸(F)。舉例來說，能夠儲存256M位元資料的DRAM，其所需的記憶單元面積為8F² 。因此，當DRAM的技術發展趨勢不斷朝向縮小記憶單元面積以及提供更緊密的佈局時，有必要尋求一種新的半導體記憶裝置結構，其記憶單元面積能夠小於8F² ，以進一步增加半導體記憶裝置的資料儲存容量。

有鑑於此，本發明一實施例提供一種埋入式字元線，其適用於一半導體記憶裝置，且包括一半導體基底，其具有一記憶陣列區及一周邊區，其中相鄰的第一及第二字元線溝槽形成於記憶陣列及周邊區內。一對字元線結構對應設置於第一及第二字元線溝槽內並電性連接至形成於記憶陣列區的一埋入式位元線。每一字元線結構包括彼此隔開的一第一閘極結構及一第二閘極結構。位於第一字元線溝槽內的第一閘極結構與位於第二字元線溝槽內的第二閘極結構彼此電性連接。

本發明另一實施例提供一種半導體記憶裝置之製造方法。提供一半導體基底，其具有一記憶陣列區及一周邊區，且具有一埋入式位元線位於記憶陣列區的半導體基底內。在半導體基底的記憶陣列及周邊區內形成相鄰的第一及第二字元線溝槽。在第一及第二字元線溝槽內對應形成一對字元線結構，以電性連接至埋入式位元線，其中每一字元線結構包括彼此隔開的一第一閘極結構及一第二閘極結構，且其中位於第一字元線溝槽內的第一閘極結構與位於第二字元線溝槽內的第二閘極結構彼此電性連接。

以下說明本發明實施例之製作與使用。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。

請參照第1F至1G圖以及第3E、4E及5圖，其中第1F至1G圖係繪示出根據本發明實施例之具有埋入式字元線的半導體記憶裝置平面示意圖，而第3E及4E圖係分別繪示出沿第1F圖中3-3’線及4-4’線的剖面示意圖，且第5圖係繪示出沿第1G圖中5-5’線的剖面示意圖。半導體記憶裝置，例如DRAM，包括一半導體基底100。半導體基底100，例如矽、矽鍺、或其他習用的半導體基底，其具有一記憶陣列(memory array)區10及一周邊區20，如第1F或1G圖所示。在周邊區20內具有隔離結構100a，例如習知的淺溝槽隔離(shallow trench isolation,STI)結構。在記憶陣列區10內具有複數平行且相鄰的字元線溝槽300。複數平行且相鄰的埋入式位元線(buried bit line)200設置於記憶陣列區10的半導體基底100內並延伸至周邊區20(未繪示)。埋入式位元線200橫跨字元線溝槽300的底部。

請參照第2圖，其繪示出未位於字元線溝槽300下方的埋入式位元線200的剖面示意圖。埋入式位元線200包括：形成於位元線溝槽200a的導電層210(例如，鎢金屬層)及金屬阻障層208(例如，氮化鈦)、形成於位元線溝槽200a底部及下半部側壁的絕緣層201(例如，氧化矽層)、形成於位元線溝槽200a上半部側壁的絕緣層203(例如，氧化矽層)、形成於絕緣層201與203之間的絕緣層205(例如，氮化矽層)與擴散層202(例如，摻雜砷的多晶矽層(As-doped polysilicon))、形成於擴散層202與金屬阻障層208之間的金屬矽化物層204(例如，鈦矽化物層)、以及形成於擴散層202外側的半導體基底100內的擴散區206。埋入式位元線200上方依序覆蓋絕緣層211及213。絕緣層211為溝槽頂部隔離層(trench top isolation,TTI)，其材質可包括氮化矽。絕緣層213為上蓋層，其材質可包括氧化矽。需注意的是位於字元線溝槽300下方的埋入式位元線200，其上方不具有絕緣層213，使絕緣層211夾設於埋入式位元線200與位於字元線溝槽300底部之間，如第4E圖所示。

請參照第3E圖，一對字元線結構對應設置於每一字元線溝槽300內並電性連接至埋入式位元線200(未繪示)，其中該對字元線結構係構成了一部分的埋入式字元線(buried word line)。在本實施例中，每一字元線結構包括彼此隔開的第一與第二閘極結構308a與308b以及分別位於第一與第二閘極結構308a與308b上方的一對絕緣層(或絕緣間隙壁)303，例如氧化矽層。再者，一絕緣層305，例如氧化矽層，夾設於第一與第二閘極結構308a與308b之間，且同時夾設於該對絕緣層303之間。第一與第二閘極結構308a與308b分別包括導電層304、金屬阻障層302所構成的金屬閘極以及作為閘極介電層的絕緣層301。在一實施例中，導電層304包括鎢金屬，而金屬阻障層302包括氮化鈦。再者，絕緣層301包括氧化矽。

請參照第1G及第5圖，字元線導電插塞310設置於半導體基底100的周邊區20內兩相鄰的字元線溝槽300之間且位於第一與第二閘極結構308a與308b上方，以電性連接其中一字元線溝槽300內的第一閘極結構308a與另一相鄰字元線溝槽300內的第二閘極結構308b。

第1A至1G圖、第3A至3E或3E-1圖以及第4A至4E或4E-1圖係繪示出根據本發明實施例之具有埋入式字元線的半導體記憶裝置之製造方法。請參照第1A圖，提供一半導體基底100，例如矽、矽鍺、或其他習用的半導體基底，其具有一記憶陣列區10及一周邊區20。在周邊區20內具有隔離結構100a，例如STI結構。在記憶陣列區10的半導體基底100內具有複數埋入式位元線200。如第2圖所示，絕緣層211及213依序形成於每一埋入式位元線200上方。絕緣層211可包括氮化矽材料，而絕緣層213可包括氧化矽材料。

請參照第1B、3A及4A圖，藉由微影及蝕刻製程去除部份的半導體基底100及部分的絕緣層213，以在半導體基底100的記憶陣列及周邊區10及20內形成平行且相鄰的複數字元線溝槽300。其中，埋入式位元線200橫跨於這些字元線溝槽300的底部，且位於埋入式位元線200上方的字元線溝槽300露出絕緣層211，如第4A圖所示。需注意的是此處為了簡化圖式，第4A圖及後續圖式中僅以導電層210表示埋入式位元線。接著，藉由化學氣相沉積(chemical vapor deposition,CVD)、熱氧化法(thermal oxidation)、或其他習知沉積技術，在每一字元線溝槽300底部及側壁形成一絕緣層301，例如氧化矽層，用以作為後續閘極結構的閘極介電層(如第3A圖所示)。

請參照第1C、3B及4B圖，在每一字元線溝槽300內形成一閘極層306，其電性連接至每一埋入式位元線200(未繪示)。舉例而言，藉由CVD、原子層沉積(atomic layer deposition,ALD)、濺鍍(sputtering)、或其他習知沉積技術，在每一字元線溝槽300底部及側壁形成一金屬阻障層302，例如氮化鈦層，且在金屬阻障層302上形成導電層304，例如鎢金屬層。之後，可藉由乾蝕刻來回蝕刻金屬阻障層302及導電層304至一既定厚度，以作為閘極層306。需注意的是此處為了簡化圖式，第1C圖中並未繪示金屬阻障層302。

請參照第1D、3C及4C圖，在每一字元線溝槽300的上半部側壁形成一對分隔的絕緣層/絕緣間隙壁303，以露出下方部分的閘極層306。在一實施例中，絕緣間隙壁303可由氧化矽材料所構成並可藉由習知形成間隙壁的方法形成之。需注意的是此處為了簡化圖式，第1D圖及後續圖式中並未繪示位於字元線溝槽300側壁的絕緣層301。

請參照第1E、3D及4D圖，藉由習知蝕刻製程並利用每一字元線溝槽300內的絕緣間隙壁303作為蝕刻罩幕，去除每一字元線溝槽300內露出的閘極層306。如此一來，便可在每一字元線溝槽300內形成彼此隔開的自對準(self-aligned)第一及第二閘極結構308a及308b，以電性連接至對應的埋入式位元線200(未繪示)。在本實施例中，每一自對準閘極結構包括導電層304、金屬阻障層302以及絕緣層(閘極介電層)301。再者，每一字元線溝槽300內的第一及第二閘極結構308a及308b及位於上方的絕緣層/絕緣間隙壁303係構成一對字元線結構。

請參照第1F、3E及4E圖，可藉由CVD或其他沉積技術，在每一字元線溝槽300內的字元線結構之間填入一絕緣層305，例如氧化矽層。

另外，在一實施例中，絕緣層/絕緣間隙壁303的材質為氮化矽。在此實施例中，可形成絕緣層305之後，去除由氮化矽所構成的絕緣層/絕緣間隙壁303，以露出每一字元線溝槽300內的第一及第二閘極結構308a及308b。之後，在每一字元線溝槽300內露出的第一及第二閘極結構308a及308b上方形成一對被絕緣層305隔開的絕緣層307，例如氧化矽層，如第1F-1、3E-1及4E-1圖所示。

請參照第1G及5圖，在第1F圖所示的結構上方形成一層間介電(interlayer dielectric,ILD)層(未繪示)。接著，利用習知微影及蝕刻製程，在半導體基底100的周邊區20內的每一埋入式位元線200上方形成一位元線接觸孔(bit line contact hole)(未繪示)，且同時去除在周邊區20內相鄰的字元線溝槽300之間部分的絕緣層303而露出下方所對應的第一閘極結構308a或第二閘極結構308b。之後，在每一位元線接觸孔內形成位元線導電插塞(未繪示)，且在周邊區20內相鄰的字元線溝槽300之間的隔離結構100a上方對應形成一字元線導電插塞310，其中字元線導電插塞310與相鄰的字元線溝槽300之間分別露出的第一閘極結構308a及第二閘極結構308b接觸，使一字元線溝槽300內的一第一閘極結構308a與另一相鄰的字元線溝槽300內的一第二閘極結構308b彼此電性連接。位元線導電插塞與字元線導電插塞310皆以交錯方式排列，以增加製程容許度(process window)。

根據上述實施例，由於半導體記憶裝置中字元線及位元線皆形成於半導體基底內，因此可將記憶單元面積降低至4F² 。再者，由於半導體記憶裝置中每一字元線溝槽內可具有一對彼此隔開的閘極結構，因此在導通一位元線時，可藉由選擇導通一字元線溝槽內其中一閘極結構，以將資料精確地存入對應的單一儲存電容，進而避免記憶體存取錯誤(memory access error)的發生。再者，由於閘極結構的製作是採用自對準製程而不是採用微影製程，因此可降低半導體記憶裝置的製造成本。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．記憶陣列區

20．．．周邊區

100．．．半導體基底

100a．．．隔離結構

200．．．埋入式位元線

200a．．．位元線溝槽

201、203、205、211、213、305、307．．．絕緣層

202．．．擴散層

204．．．金屬矽化物層

206．．．擴散區

208、302．．．金屬阻障層

210、304．．．導電層

300．．．字元線溝槽

301．．．閘極介電層(絕緣層)

303．．．絕緣間隙壁(絕緣層)

306．．．閘極層

308a．．．第一閘極結構

308b．．．第二閘極結構

310．．．字元線導電插塞

第1A至1G圖及第1F-1圖係繪示出根據本發明實施例之具有埋入式字元線的半導體記憶裝置之製造方法平面示意圖；

第2圖係繪示出沿第1A圖中2-2’線的剖面示意圖；

第3A至3E及3E-1圖係繪示出沿第1B至1F及1F-1圖中3-3’線的剖面示意圖；

第4A至4E及4E-1圖係繪示出沿第1B至1F及1F-1圖中4-4’線的剖面示意圖；及

第5圖係繪示出沿第1G圖中5-5’線的剖面示意圖。

100．．．半導體基底

211、213、305．．．絕緣層

210、304．．．導電層

300．．．字元線溝槽

302．．．金屬阻障層

303．．．絕緣間隙壁(絕緣層)

308a．．．第一閘極結構

308b．．．第二閘極結構

Claims (19)

1. 一種埋入式字元線，包括：一半導體基底，具有一記憶陣列區及一周邊區，其中相鄰的第一及第二字元線溝槽形成於該記憶陣列及該周邊區內；以及一對字元線結構，對應設置於該第一及該第二字元線溝槽內並電性連接至形成於該記憶陣列區的一埋入式位元線；其中每一字元線結構包括彼此隔開的一第一閘極結構及一第二閘極結構，且其中位於該第一字元線溝槽內的該第一閘極結構與位於該第二字元線溝槽內的該第二閘極結構彼此電性連接。
2. 如申請專利範圍第1項所述之埋入式字元線，其中埋入式位元線設置於該記憶陣列區的該半導體基底內，且橫跨該第一及該第二字元線溝槽的底部，而該埋入式字元線更包括：一第一絕緣層，夾設於該第一及該第二字元線溝槽與該埋入式位元線之間；以及一第二絕緣層，夾設於該第一及該第二閘極結構之間。
3. 如申請專利範圍第2項所述之埋入式字元線，其中該第一絕緣層包括氮化矽材料。
4. 如申請專利範圍第2項所述之埋入式字元線，其中每一字元線結構更包括一第三絕緣層及一第四絕緣層，分別位於該第一及該第二閘極結構上。
5. 如申請專利範圍第4項所述之埋入式字元線，其中該第二絕緣層夾設於該第三及該第四絕緣層之間。
6. 如申請專利範圍第4項所述之埋入式字元線，其中該第二、該第三及該第四絕緣層包括氧化矽材料。
7. 如申請專利範圍第1項所述之埋入式字元線，其中該第一及該第二閘極結構分別包括由鎢金屬及氮化鈦所構成一金屬閘極以及由氧化矽所構成的一閘極介電層。
8. 如申請專利範圍第1項所述之埋入式字元線，其中一字元線導電插塞，位於該半導體基底的該周邊區內且位於該對字元線結構上方，以電性連接位於該第一字元線溝槽內的該第一閘極結構與位於該第二字元線溝槽內的該第二閘極結構。
9. 一種埋入式字元線之製造方法，包括：提供一半導體基底，其具有一記憶陣列區及一周邊區，且具有一埋入式位元線位於該記憶陣列區的該半導體基底內；在該半導體基底的該記憶陣列及該周邊區內形成相鄰的第一及第二字元線溝槽；以及在該第一及該第二字元線溝槽內對應形成一對字元線結構，以電性連接至該埋入式位元線；其中每一字元線結構包括彼此隔開的一第一閘極結構及一第二閘極結構，且其中位於該第一字元線溝槽內的該第一閘極結構與位於該第二字元線溝槽內的該第二閘極結構彼此電性連接。
10. 如申請專利範圍第9項所述之埋入式字元線之製造方法，其中該埋入式位元線橫跨於該第一及該第二字元線溝槽的底部，且該方法更包括：在該埋入式位元線上形成一第一絕緣層，使該第一及該第二字元線溝槽露出該第一絕緣層；以及於該第一及該第二閘極結構之間形成一第二絕緣層。
11. 如申請專利範圍第10項所述之埋入式字元線之製造方法，其中形成該對字元線結構，包括：在該第一及該第二字元線溝槽的側壁對應形成一對閘極介電層；在該第一及該第二字元線溝槽內對應形成一閘極層；在該第一及該第二字元線溝槽的上半部側壁對應形成一對絕緣間隙壁，以露出部分的該對應的閘極層；以及以該對絕緣間隙壁做為蝕刻罩幕，去除露出的該閘極層，以在該第一及該第二字元線溝槽內形成該第一及該第二閘極結構。
12. 如申請專利範圍第11項所述之埋入式字元線之製造方法，其中該第一及該第二閘極結構分別包括由鎢金屬及氮化鈦所構成的該閘極層以及由氧化矽所構成的該閘極介電層。
13. 如申請專利範圍第11項所述之埋入式字元線之製造方法，其中該對絕緣間隙壁包括氮化矽材料。
14. 如申請專利範圍第13項所述之埋入式字元線之製造方法，其中形成該對字元線結構，更包括：去除該對絕緣間隙壁，以露出該第一及該第二閘極結構；以及在該露出的第一及第二閘極結構上分別形成一第三絕緣層及一第四絕緣層。
15. 如申請專利範圍第14項所述之埋入式字元線之製造方法，其中該第二、該第三及該第四絕緣層包括氧化矽材料。
16. 如申請專利範圍第11項所述之埋入式字元線之製造方法，其中形成該對字元線結構，更包括在該對絕緣間隙壁之間形成該第二絕緣層。
17. 如申請專利範圍第16項所述之埋入式字元線之製造方法，其中該對絕緣間隙壁及該第二絕緣層包括氧化矽材料。
18. 如申請專利範圍第10項所述之埋入式字元線之製造方法，其中該第一絕緣層包括氮化矽材料。
19. 如申請專利範圍第9項所述之埋入式字元線之製造方法，更包括：在該半導體基底的該周邊區內且位於該對字元線結構上方形成一字元線導電插塞，以電性連接位於該第一字元線溝槽內的該第一閘極結構與位於該第二字元線溝槽內的該第二閘極結構。