KR101186038B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 주변 영역과 셀 영역 간의 단차를 줄여줄 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명은 주변 영역의 금속 콘택을 복층 구조로 형성하며, 셀 영역에 비트라인 및 스토리지노드콘택을 형성하기 전에 주변 영역에 콘택과 배선을 먼저 형성함으로써 셀 영역과 주변 영역 간의 단차를 줄여주면서 배선 간의 기생 용량을 감소시켜준다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 장치에 포함되는 금속 배선 사이의 기생 캐패시턴스를 억제하여 반도체 장치의 동작 신뢰성을 높이기 위한 제조 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다. 반도체 기억 장치는 트랜지스터, 캐패시터 등의 여러가지 구성요소들을 포함하고 있으며, 이러한 구성요소들은 콘택을 통해 서로 연결되어 전기적 신호를 서로 전달한다. 반도체 기억 장치는 소비전력을 낮추고 대용량의 데이터를 빠르게 읽고 쓸 수 있도록 개발되고 있다.
반도체 기억 장치의 집적도를 높이기 위해 디자인 규칙이 100nm 이하로 감소하면서, 반도체 기억 장치 내 구성요소들이 차지하는 단면적이 줄어들어 여러 가지 문제들이 발생하고 있다. 예를 들면, 트랜지스터의 채널 길이가 짧아져 펀치스루 등과 같은 단채널 효과가 발생하고, 콘택을 형성할 때 정렬 오차가 증가하여 접촉저항이 증가하는 등의 문제들이 발생한다. 또한, 인접한 구성요소들 사이 간격이 좁아지면서 전기적 절연이 어려워지고 기생 캐패시턴스 등에 의한 전기적 간섭이 증가하여, 반도체 기억 장치의 동작 안정성과 신뢰성이 낮아지는 결과를 초래하고 있다.
최근 반도체 장치의 집적도가 높아짐에 따라 셀 영역 내 활성 영역의 크기도 작아지고 있는데, 일례로 8F2 구조의 40nm 이하의 공정에서는 활성 영역을 정의하는 소자분리영역을 형성하는 과정도 어려워지고 있다. 또한, 게이트 패턴의 폭도 점점 줄어들어 게이트 패턴의 종횡비(aspect ratio)가 증가하여 기울어짐과 같은 결함이 발생할 수 있다. 또한, 게이트 패턴을 살펴보면, 활성 영역 내 형성된 트랜치를 매립하여 형성한 리세스 영역과 활성 영역 상부에 형성되는 패턴 사이의 정렬오차가 발생하여 중첩도가 낮아지는 경우 저항이 증가하고 콘택 형성을 위한 공정 마진 감소 등의 문제가 발생할 수 있다.
또한, 셀 영역 외 코어 영역이나 주변 영역에서도 반도체 장치의 구성요소의 크기가 작아지고 있다. 디자인 규칙에 따라 정해진 일정한 공간에 금속 배선과 금속 배선을 연결하기 위한 콘택 등을 형성해야 하는데, 공간의 폭이 좁아질수록 패턴을 형성하기 어려울 뿐만 아니라 콘택을 형성하기 위한 콘택홀을 형성하기가 어려워진다. 또한, 집적도가 높아지면서 이웃한 배선 사이의 간격이 줄어들어 기생 캐패시턴스가 증가하는 문제가 발생하고, 이에 따라 반도체 장치의 동작 신뢰성이 낮아질 수 있다.
한편, 셀 영역과 코어 및 주변 영역에 형성되는 구성 요소들은 사용되는 목적에 따라 종류, 크기, 형태, 물질이 서로 다르게 형성된다. 이에 따라, 셀 영역에 형성되는 구성 요소들과 코어 및 주변 영역에 형성되는 구성요소들이 동시에 제조되지 못하고, 각각 다른 공정을 통해 형성되고 있다. 통상적으로, 셀 영역에 증착 및 식각 등의 공정을 수행하는 경우, 셀 영역을 오픈하기 위한 마스크를 이용하여 셀 영역은 노출시키는 반면 코어 및 주변 영역은 감광막 등을 이용하여 덮어둠으로써 코어 및 주변 영역이 손상되는 것을 방지한다. 반대로, 코어 및 주변 영역에 패턴을 형성하는 경우에는 셀 영역을 덮는 마스크를 사용하여 셀 영역이 손상되는 것을 방지한다. 셀 영역과 코어 및 주변 영역에 서로 다른 과정을 통해 패턴을 형성하게 되면서, 셀 영역과 코어 및 주변 영역에 형성된 패턴의 높이에 차이가 발생한다.
셀 영역과 코어 및 주변 영역 사이의 이러한 단차로 인하여 셀 영역 내 구성요소들과 코어 및 주변 영역 내 구성요소들을 연결하기 위한 배선을 형성하는 데 어려움이 발생할 수 있다. 일례로, 셀 영역에 포함된 단위 셀과 코어 영역에 형성되는 센스 앰프를 연결하는 비트 라인을 살펴본다. 디자인 규칙에 따라, 단위 셀에 연결된 비트 라인의 선폭 및 이웃한 비트 라인 사이의 간격은 매우 좁다. 따라서 셀 영역과 코어 영역의 단차가 클 경우, 그러한 단차로 인해 비트 라인이 끊어지는 등의 문제가 발생하기 쉽다.
상술한 바와 같이, 종래의 반도체 장치 제조 방법에서는 디자인 규칙이 감소하면서 금속 배선 사이에 발생하는 기생 캐패시턴스로 인한 동작 신뢰성의 저하되는 문제와 셀 영역과 코어 및 주변 영역 사이의 단차로 인한 금속 배선 형성의 어려움으로 인한 공정 마진의 감소의 문제가 발생한다. 특히, 셀 트랜지스터와 센스 앰프를 연결하는 비트라인의 기생 캐패시턴스와 공정 마진의 감소는 센스 앰프의 동작 특성을 악화시킬 수 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 센스 앰프를 구성하는 트랜지스터와 연결된 금속 배선을 두 개의 층으로 형성하여 셀 영역의 비트 라인과의 단차를 줄이고, 이웃한 비트 라인 사이에서 발생하는 기생 캐패시턴스를 억제할 수 있는 반도체 장치의 제조 방법을 제공하고자 한다.
본 발명은 셀 영역 내 매립 게이트를 형성하는 단계; 코어 및 주변 영역에 평면 채널을 가지는 게이트 패턴을 형성하는 단계; 상기 코어 및 주변 영역에 복층의 콘택 및 배선을 제공하는 단계; 및 상기 배선 중 상기 게이트 패턴과 동일한 높이의 콘택 상에 형성된 제 1 배선과 상기 셀 영역 내 비트라인을 연결하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 코어 및 주변 영역에 복층의 콘택 및 배선을 제공하는 단계는 상기 코어 및 주변 영역에 상기 게이트 패턴의 높이와 동일한 제 1 콘택을 형성하는 단계;상기 제 1 콘택 상에 상기 제 1 배선을 형성하는 단계; 상기 제 1 배선 상에 제 2 콘택을 형성하는 단계; 및 상기 제 2 콘택 상에 전원을 공급받는 제 2 배선을 형성하는 단계를 포함한다.
바람직하게는, 상기 셀 영역 내에 상기 비트 라인 및 저장노드 콘택을 형성하는 단계를 더 포함하고, 상기 비트 라인 및 상기 저장노드 콘택은 상기 제 1 배선이 형성된 후 상기 제 2 콘택이 형성되기 전 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 저장노드 콘택 상에 플레이트 전극/배선을 형성하는 단계를 더 포함한다. 상기 플레이트 전극/배선과 상기 제 2 배선의 높이가 실질적으로 동일할 수 있다.
바람직하게는, 상기 코어 및 주변 영역에 상기 게이트 패턴의 높이와 동일한 제 1 콘택을 형성하는 단계는 상기 제 1 콘택의 위치를 정의한 마스크를 이용하여 상부에 형성된 절연막 및 게이트 하드마스크막을 식각함으로써 콘택홀을 형성하는 단계; 상기 콘택홀에 금속 장벽막을 증착하는 단계; 상기 금속 장벽막 상에 금속물을 매립하는 단계; 및 상기 절연막이 노출되도록 평탄화 공정을 수행하는 단계를 포함한다.
바람직하게는, 상기 금속 장벽막은 Ti 또는 Ti/N을 포함하며, 상기 금속물은 텅스텐(W) 또는 알루미늄(Al)을 포함하는 것을 특징으로 한다. 또한, 상기 매립 게이트는 워드 라인을 구성하고, 상기 게이트 패턴은 센스 앰프를 구성할 수 있다. 여기서, 상기 비트 라인과 상기 제 1 배선은 동일한 금속물질을 포함할 수 있으며, 장벽 금속막에 의해 보호되는 것을 특징으로 한다.
본 발명은 센스 앰프에 연결된 금속 배선을 두 개의 층으로 형성함으로써 셀 영역과 코어 및 주변 영역 사이의 단차를 최소화할 수 있다. 셀 영역과 코어 및 주변 영역 사이의 단차를 줄임으로써 반도체 장치 내 금속 배선을 형성하기 용이해지는 장점이 있다.
아울러, 본 발명은 센스 앰프에 연결되는 금속 배선을 두 개의 층으로 구성하면서 금속 배선과 함께 형성되는 금속 장벽막이 금속 배선이 형성되는 영역 외에 형성되는 것을 차단함으로써 이웃한 금속 배선 사이에 발생하는 기생 캐패시턴스를 억제할 수 있다. 또한 금속 배선 사이에 발생하는 기생 캐패시턴스를 억제함으로써 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하는 단면도들.
도 2a 내지 도 2e는 본 발명의 다른 실시 예에 따른 반도체 장치의 제조 방법을 설명하는 단면도들.
본 발명은 반도체 장치의 동작 신뢰성을 높이기 위한 것으로, 반도체 장치 내 셀 영역과 코어 영역 또는 주변 영역(이하, 주변 영역이라 통칭함)에 포함된 구성요소를 연결하는 금속 배선을 형성할 때 각 영역간 단차를 최소화할 수 있는 제조 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하는 단면도들이다.
도 1a를 참조하면, STI(Shallow Trench Isolation) 공정을 통해 셀 영역 및 주변 영역의 반도체 기판(102)에 활성 영역(104)을 정의하는 소자분리영역(106)이 형성된다. 여기서, 셀 영역은 다수의 단위 셀들이 형성되는 공간이고, 주변 영역은 센스 앰프가 형성되는 공간이다. STI 공정을 통한 소자분리영역(106)의 형성은 당업자에게 잘 알려진 내용이므로 여기에서는 구체적인 설명은 생략한다.
다음에, 게이트 영역을 정의하는 마스크를 이용한 식각 공정을 통해 셀 영역 내 활성 영역(104) 및 소자분리영역(106)을 식각하여 리세스를 형성한다. 다음에 리세스가 매립되도록 도전층을 증착한 후 도전층을 에치백(etchback)하여 리세스의 하부에 매립 게이트(108)를 형성한다. 이때, 게이트를 형성하기 위한 도전막질은 티타늄 또는 텅스텐 계열(TiN 및 W 등)의 금속이 이용될 수 있다. 매립 게이트(108) 상에는 절연막(110)이 형성된다. 매립 게이트(108)의 양측 활성 영역(104) 상에는 콘택을 형성하기 위한 도전층(112)이 증착된다.
반면, 주변 영역에는 활성 영역(104) 상에 게이트 패턴(150)이 형성된다. 게이트 패턴(150)은 하부 게이트 전극(152), 하부 게이트 전극(152) 상에 형성되는 상부 게이트 전극(154), 상부 게이트 전극(154) 상에 형성되는 게이트 하드마스크막(156), 및 하부 게이트 전극(152), 상부 게이트 전극(154) 및 게이트 하드마스크막(156)의 측벽에 형성된 스페이서(158)를 포함한다. 도전층(112)과 게이트 패턴(150)에 포함된 하부 게이트 전극(152)은 동일한 물질로 구성될 수 있다.
다음에 셀 영역 및 주변 영역 상에 절연막(114), 식각정지막(116), 절연막(118)이 순차적으로 증착한 후 게이트 패턴(150)이 노출되도록 평탄화 공정을 수행한다.
도 1b를 참조하면, 셀 영역의 활성영역에서 두 매립 게이트(108) 양측의 도전층(112)이 노출되도록 콘택홀을 형성한 후 도전 물질을 매립하여 스토리지노드콘택(120)을 형성한다. 그리고 셀 영역의 활성영역에서 매립 게이트(108) 사이의 도전층(112)이 노출되도록 콘택홀을 형성한 후 콘택홀 하부의 내부면에 금속 장벽막(122)을 증착하고 금속 장벽막(122) 내측이 매립되도록 비트라인(124)을 형성한다. 이때, 금속 장벽막(122)은 Ti 또는 TiN 으로 형성될 수 있다.
다음에, 비트라인(124) 상부에 비트라인 하드마스크층(126)을 형성한 후 셀 영역 및 주변 영역 상부에 절연막(128)을 형성한다.
다음에, 주변 영역에서 콘택 영역을 정의하는 마스크를 이용하여 게이트 패턴(150)의 상부 게이트 전극(154) 및 게이트 패턴(150) 양측의 활성영역이 노출되도록 콘택홀을 형성한다.
도 1c를 참조하면, 셀 영역 및 주변 영역 전면에 금속 장벽막(160)을 증착하고 그 상부에 텅스텐(W) 또는 알루미늄(Al) 등을 포함하는 도전막(161)을 증착한다. 이어서, 금속 장벽막(160) 및 도전막(161)을 패터닝하여 주변 영역에 하부 금속 콘택(162)을 형성한다.
다음에 셀 영역 및 주변 영역에 절연막(130)을 형성한 후 상부 금속 콘택 영역을 정의하는 마스크로 절연막(130)을 식각하여 하부 금속 콘택(162)의 도전막(161)을 노출시키는 콘택홀을 형성한다.
도 1d를 참조하면, 기판 전면에 금속 장벽막(164)을 증착하고 그 상부에 도전막(165)을 증착한 후 이를 패터닝하여 주변 영역에 상부 금속 콘택(166)을 형성한다.
다음에 셀 영역 및 주변 영역에 절연막(168)을 형성한 후 캐패시터의 스토리지노드영역을 정의하는 마스크를 이용하여 스토리지노드콘택(120)이 노출되도록 절연막(168)을 식각하여 콘택홀(미도시)을 형성한다.
다음에 콘택홀의 내부면을 따라 캐패시터의 스토리지노드(170)를 형성한다. 예컨대, 콘택홀을 포함하는 절연막(168) 상부에 단차를 따라 스토리지노드 물질(예컨대, TiN)을 증착한 후 평탄화 공정을 실시하여 콘택홀의 내부면에만 스토리지노드(170)가 형성되도록 한다.
다음에 스토리지노드(170) 사이의 절연막(168)을 제거한 후 스토리지노드(170) 상부에 유전막(미도시)을 증착하고 콘택홀이 매립되도록 유전막 상에 캐패시터의 플레이트전극(미도시)을 형성한다.
상술한 실시 예에서는 주변 영역에 게이트 패턴(150)을 형성하고 셀 영역에 스토리지노드콘택(120)과 비트라인(124)을 형성한 후 주변 영역에 금속 콘택(162, 166)을 형성하는 경우를 설명하였다.
그러나 본 실시 예에서는 주변 영역에 게이트 패턴을 형성한 후, 셀 영역에 스토리지노드콘택과 비트라인을 형성하기 전에 주변 영역에 금속 콘택을 먼저 형성함으로써 단차를 더욱 줄일 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 반도체 장치의 제조 방법을 설명하는 단면도들이다.
도 2a를 참조하면, STI 공정을 통해 셀 영역 및 주변 영역의 반도체 기판(202)에 활성 영역(204)을 정의하는 소자분리영역(206)이 형성된다.
다음에, 게이트 영역을 정의하는 마스크를 이용한 식각 공정을 통해 셀 영역 내 활성 영역(204) 및 소자분리영역(206)을 식각하여 리세스를 형성한다. 다음에 리세스가 매립되도록 도전층을 증착한 후 도전층을 에치백(etchback)하여 리세스의 하부에 매립 게이트(208)를 형성한다. 매립 게이트(208) 상에는 절연막(210)이 형성된다. 매립 게이트(208)의 양측 활성 영역(204) 상에는 콘택을 형성하기 위한 도전층(212)이 증착된다.
반면, 주변 영역에는 활성 영역(204) 상에 게이트 패턴(250)이 형성된다. 게이트 패턴(250)은 하부 게이트 전극(252), 하부 게이트 전극(252) 상에 형성되는 상부 게이트 전극(254), 상부 게이트 전극(254) 상에 형성되는 게이트 하드마스크막(256), 및 하부 게이트 전극(252), 상부 게이트 전극(254) 및 게이트 하드마스크막(256)의 측벽에 형성된 스페이서(258)를 포함한다.
다음에 셀 영역 및 주변 영역 상에 절연막(214), 식각정지막(216), 절연막(218)이 순차적으로 증착한 후 게이트 패턴(150)이 노출되도록 평탄화 공정을 수행한다.
도 2b를 참조하면, 주변 영역에서 콘택 영역을 정의하는 마스크를 이용하여 게이트 패턴(250)의 상부 게이트 전극(254) 및 게이트 패턴(250) 양측의 활성영역이 노출되도록 콘택홀을 형성한다.
다음에 셀 영역 및 주변 영역 전면에 금속 장벽막(262)을 증착하고 그 상부에 텅스텐(W) 또는 알루미늄(Al) 등을 포함하는 도전막(264)을 증착한다. 다음에 절연막이 노출되도록 도전막(264)과 금속 장벽막(262)을 CMP 공정으로 평탄화하여 하부 금속 콘택(260)을 형성한다.
이처럼, 본 실시 예에서는 셀 영역에 스토리지노드콘택과 비트라인을 형성하기에 앞서 주변 영역에 먼저 하부 금속 콘택(260)을 형성한다. 하부 금속 콘택(260)을 형성시에는 아직 셀 영역에 스토리지노드콘택과 비트라인이 형성되지 않은 상태이므로 평탄화 과정에서 스토리지노드콘택이 노출될 염려가 없기 때문에 평탄화를 위해 CMP 공정이 이용될 수 있다. 이러한 CMP 공정을 이용해 절연막(218) 위로 돌출된 금속 장벽막(262) 및 도전막(264)을 제거함으로써 하부 금속 콘택(260)의 높이를 감소시켜 셀 영역과 주변 영역의 단차를 줄일 수 있다. 또한 하부 금속 콘택(264)이 콘택 홀 내부에만 형성됨으로써 이웃한 콘택과의 전기적 격리가 더욱 분명해지고 기생 용량을 감소시킬 수 있다.
도 2c를 참조하면, 셀 영역 및 주변 영역에 절연막(220)을 증착한다. 이후, 주변 영역에서 금속 배선이 형성될 영역을 정의한 마스크를 이용하여 하부 금속 콘택(260)이 노출되도록 절연막(220)을 식각하여 트랜치(미도시)를 형성한다.
트랜치 내에 텅스텐(W)과 같은 금속을 증착하여 금속배선(266)을 형성한 후, 그 상부에 배선 하드마스크막(268)을 매립하여 이웃한 구성요소들과 절연시킨다. 이 후, 절연막(220)이 노출되도록 평탄화 공정을 수행함으로써, 셀 영역과 주변 및 주변 영역의 단차를 제거한다.
도 2d를 참조하면, 셀 영역에 비트라인(224) 및 스토리지노드콘택(228)을 형성한다. 이를 위해, 셀 영역의 활성영역에서 두 매립 게이트(208) 양측의 도전층(212)이 노출되도록 콘택홀을 형성한 후 도전 물질을 매립하여 스토리지노드콘택(2280)을 형성한다. 그리고 매립 게이트(208) 사이의 도전층(212)이 노출되도록 콘택홀을 형성한 후 콘택홀 하부의 내부면에 금속 장벽막(222)을 증착하고 금속 장벽막(222) 내측이 매립되도록 비트라인(224)을 형성한다. 이때, 금속 장벽막(222)은 Ti 또는 TiN 으로 형성될 수 있다.
다음에, 비트라인(224) 상부에 비트라인 하드마스크층(226)을 형성하여 이웃한 구성요소들과 절연시킨 후 절연막(218)이 노출되도록 평탄화 공정을 수행함으로써 셀 영역과 주변 및 주변 영역의 단차를 제거한다. 이어서, 셀 영역 및 주변 영역 상부에 절연막(232)을 형성한다.
도 2e를 참조하면, 상부 금속 콘택 영역을 정의하는 마스크로 절연막(232) 및 배선 하드마스크막(268)을 식각하여 금속배선(266)을 노출시키는 콘택홀을 형성한다.
다음에, 도 2b에서와 같이 기판 전면에 금속 장벽막(270)을 증착하고 그 상부에 도전막(271)을 증착한 후 절연막(232)이 노출되도록 도전막(271)과 금속 장벽막(270)을 CMP 공정으로 평탄화하여 상부 금속 콘택(272)을 형성한다.
이어서, 도 2c에서와 같이 상부 금속 콘택(272) 상에 금속배선(274) 및 배선 하드마스크막(276)을 형성하고 셀 영역 및 주변 영역에 절연막(234)을 형성한다.이때, 절연막(234)을 형성하기에 앞서 셀 영역 오픈 마스크를 이용하여 셀 영역에 형성된 절연막(232)을 제거할 수 있다.
다음에, 캐패시터의 스토리지노드영역을 정의하는 마스크를 이용하여 스토리지노드콘택(228)이 노출되도록 절연막(234)을 식각하여 콘택홀(미도시)을 형성한다. 이어서, 콘택홀의 내부면을 따라 캐패시터의 스토리지노드(236)를 형성한다.
다음에 스토리지노드(236) 사이의 절연막(234)을 제거한 후 스토리지노드(236) 상부에 유전막(미도시)을 증착하고 콘택홀이 매립되도록 유전막 상에 캐패시터의 플레이트전극(미도시)을 형성한다.
본 실시 예에서는 셀 영역의 비트라인(224)과 주변 영역에 형성된 금속배선(266)을 선택적으로 연결할 수 있다. 이 경우, 비트라인(224)과 금속배선(266)의 단차를 최소화할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 셀 영역 내 매립 게이트를 형성하는 단계;
    코어 또는 주변 영역에 평면 채널을 가지는 게이트 패턴을 형성하는 단계;
    상기 코어 또는 주변 영역에 하부 콘택을 형성하는 단계;
    상기 하부 콘택을 형성 후, 상기 셀 영역에 비트 라인 및 스토리지노드콘택을 형성하는 단계; 및
    상기 비트 라인 및 스토리지노드콘택을 형성 후, 상기 하부 콘택 상부에 상부 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 하부 콘택을 형성하는 단계는
    상기 게이트 패턴과 같은 높이를 갖도록 콘택을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 스토리지노드콘택 상부에 스토리지노드를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 하부 콘택을 형성하는 단계는
    상기 게이트 패턴의 게이트 전극 및 상기 게이트 패턴 양측의 활성영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 내부면에 금속 장벽막을 형성하는 단계;
    상기 콘택홀이 매립되도록 상기 금속 장벽막 상에 도전막을 형성하는 단계; 및
    상기 금속 장벽막 및 상기 도전막이 절연막 내에 매립되도록 평탄화 공정을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 금속 장벽막은 Ti 또는 Ti/N을 포함하며, 상기 도전막은 텅스텐(W) 또는 알루미늄(Al)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 패턴은 센스 앰프를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 비트 라인의 측면 및 저면에는 장벽 금속막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 제 1항에 있어서,
    상기 하부 콘택과 상기 상부 콘택 사이에 제 1 배선 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11항에 있어서, 상기 제 1 배선 패턴을 형성하는 단계는
    상기 하부 콘택 상에 금속배선을 형성하고, 상기 금속배선 상에 배선 하드마스크막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12항에 있어서, 상기 스토리지노드콘택을 형성하는 단계는
    상기 스토리지노드콘택의 상부면이 상기 제 1 배선 패턴의 상부면과 같은 높이로 형성되도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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