CN115988876A - 半导体结构及其制备方法 - Google Patents

Abstract

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决接触结构接触电阻大的技术问题，该制备方法包括提供基底；在基底的阵列区和隔离区形成目标层；对目标层进行图形化处理，在隔离区形成第一图形；在阵列区和隔离区形成覆盖目标层和第一图形的第一掩膜层；图形化阵列区的第一掩膜层，以第一掩膜层为掩膜，刻蚀阵列区的目标层，以在阵列区形成第二图形；其中，第一图形的特征尺寸大于第二图形的特征尺寸；在隔离区形成暴露第一图形的第二沟槽，在第二沟槽中形成与第一图形接触连接的第一接触结构，且第一接触结构的特征尺寸不大于第一图形的特征尺寸。本申请能够减小第一接触结构的接触电阻。

Description

半导体结构及其制备方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称DRAM)是常用的半导体存储器件，包括许多重复的存储单元。每个存储单元通常包括晶体管和电容器，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。

随着半导体芯片的不断发展，其关键尺寸不断减小，DRAM中的阵列区形成的器件的关键尺寸也在不断的减小，逐步微缩的关键尺寸使得在制备与这些器件相接触的例如接触结构等连接端时，常常会因为蚀刻过程中发生过刻蚀问题，影响器件的综合性能。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，能够避免在制作接触结构时出现的过刻蚀甚至穿孔的现象，同时能够减小接触结构的接触电阻，从而提高半导体结构的电学性能的可靠性等综合性能。

为了实现上述目的，本申请实施例提供如下技术方案：

本申请实施例第一方面提供一种半导体结构的制备方法，包括：

提供基底，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；

在所述阵列区和所述隔离区上形成目标层；

对所述隔离区的所述目标层进行图形化处理，在所述隔离区形成多个沿第一方向间隔排布的第一图形，所述第一图形沿第二方向延伸；所述第一方向与所述第二方向相互垂直；

在所述阵列区和所述隔离区上形成覆盖所述目标层和所述第一图形的第一掩膜层；

图形化所述阵列区的所述第一掩膜层，在所述阵列区的所述第一掩膜层中形成第一沟槽，并沿所述第一沟槽刻蚀所述目标层，以使所述阵列区的所述目标层形成多个沿所述第一方向间隔排布的第二图形，所述第二图形沿所述第二方向延伸，在所述第二方向上，所述第一图形和与其在同一延伸方向上的所述第二图形接触连接；其中，所述第一图形在所述第一方向上的特征尺寸大于所述第二图形在所述第一方向上的特征尺寸；

图形化所述隔离区的所述第一掩膜层，以图形化的所述第一掩膜层为掩膜，在所述隔离区形成第二沟槽，所述第二沟槽暴露出所述第一图形；

在所述第二沟槽中形成与所述第一图形接触连接的第一接触结构；其中，所述第一接触结构在所述第一方向上的特征尺寸不大于所述第一图形在所述第一方向上的特征尺寸。

作为一种可选的实施方式，对所述隔离区的所述目标层进行图形化处理，在所述隔离区形成多个沿第一方向间隔排布的第一图形，所述第一图形沿第二方向延伸的步骤中，包括：

在所述目标层上形成第二掩膜层；

图形化所述隔离区的所述第二掩膜层，以在所述第二掩膜层中形成多个沿第一方向间隔排布的第三沟槽；

沿所述第三沟槽刻蚀所述目标层，以对所述隔离区的所述目标层进行图形化处理，以使所述隔离区形成多个沿第一方向间隔排布的第一图形，所述第一图形沿第二方向延伸。

作为一种可选的实施方式，在所述阵列区和所述隔离区上形成目标层的步骤中，包括：

在所述基底上沿所述基底的厚度由底部至顶部依次形成第一导电层、第二导电层、第三导电层和绝缘层；

其中，所述第一导电层、所述第二导电层、所述第三导电层和所述绝缘层共同形成所述目标层。

作为一种可选的实施方式，在所述隔离区形成多个沿第一方向间隔排布的第一图形之后，在所述阵列区和所述隔离区上形成覆盖所述目标层和所述第一图形的第一掩膜层之前，还包括：

在所述隔离区的任意相邻两个所述第一图形之间形成介质层。

作为一种可选的实施方式，还包括：

在所述阵列区和所述隔离区上形成目标层的同时，同步在所述外围电路区上形成目标层。

作为一种可选的实施方式，在所述外围电路区上形成目标层之后，还包括：

对所述隔离区的所述目标层进行图形化处理，在所述隔离区形成多个沿第一方向间隔排布的第一图形的同时，同步对所述外围电路区的所述目标层进行图形化处理，以在所述外围电路区的所述目标层形成沿第二方向延伸的第三图形。

作为一种可选的实施方式，还包括：在所述阵列区和所述隔离区上形成覆盖所述目标层和所述第一图形的第一掩膜层的同时，同步在所述外围电路区形成覆盖所述第三图形的所述第一掩膜层。

作为一种可选的实施方式，还包括：

图形化所述隔离区的所述第一掩膜层，在所述隔离区的所述第一掩膜层中形成第二沟槽的同时，同步图形化所述外围电路区的所述第一掩膜层，在所述外围电路区的所述第一掩膜层中形成第四沟槽，所述第四沟槽暴露所述外围电路区中晶体管的源/漏极。

作为一种可选的实施方式，在所述第二沟槽中形成与所述第一图形接触连接的第一接触结构的步骤中，包括：

在所述第二沟槽和所述第四沟槽中同步填充导电材料，所述第二沟槽中的所述导电材料形成为与所述第一图形接触连接的第一接触结构；所述第四沟槽中的所述导电材料形成为与所述源/漏极接触连接的第二接触结构。

本申请实施例第二方面还提供一种半导体结构，包括：

基底，所述基底具有阵列区、隔离区和外围电路区；所述隔离区位于所述阵列区和所述外围电路区之间；

第一图形，所述第一图形具有多个，且多个所述第一图形沿第一方向间隔排布于所述隔离区，且所述第一图形沿第二方向延伸；所述第一方向与所述第二方向相互垂直；

第二图形，所述第二图形具有多个，且多个所述第二图形沿所述第一方向间隔排布于所述阵列区，所述第二图形沿所述第二方向延伸；在所述第二方向上，所述第一图形和与其在同一延伸方向上的所述第二图形接触连接，其中，所述第一图形在所述第一方向上的特征尺寸大于所述第二图形在所述第一方向上的特征尺寸；

第一接触结构，设置于所述隔离区，且所述第一接触结构与所述第一图形接触连接。

作为一种可选的实施方式，所述第一图形在所述第一方向上的特征尺寸大于所述第一接触结构在所述第一方向上的特征尺寸。

本申请实施例提供的半导体结构及其制备方法中，通过将位线在阵列区的部分和在隔离区的部分通过两次工艺进行分别制作，以使得隔离区的位线在第一方向上的特征尺寸(例如位线在第一方向上的宽度)大于阵列区的位线在第一方向上的特征尺寸，隔离区的位线的特征尺寸可以不随DRAM的特征尺寸的减小而减小，以使得隔离区的位线在第一方向上的特征尺寸不小于第一接触结构在第一方向上的特征尺寸，这样，在制作第二沟槽时，位线在隔离区的部分相当于一个焊盘的形状，从而可以避免在制作第二沟槽时因位线两侧暴露的介质层的刻蚀速度大于位线的刻蚀速度而导致过刻蚀甚至穿孔的现象，另外，增大隔离区的位线的特征尺寸也可以增大第一接触结构与位线的接触面积，从而能够减小第一接触结构与位线之间的接触电阻，进而能够提高半导体结构的电学性能的可靠性等综合性能。

除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例提供的半导体结构的俯视示意图；

图2为本申请一实施例提供的半导体结构中形成栅极的俯视示意图；

图3为图2中A-A处的剖面结构示意图；

图4为本申请一实施例提供的半导体结构中图形化阵列区和隔离区的掩膜层的俯视示意图；

图5为本申请一实施例提供的半导体结构中图形化阵列区和隔离区的掩膜层的剖面结构示意图；

图6为本申请一实施例提供的半导体结构中形成位线的剖面结构示意图；

图7为本申请一实施例提供的半导体结构中隔离区在形成沟槽后的一种剖面结构示意图；

图8为在图7中的沟槽中填充导电材料形成接触结构的剖面结构示意图；

图9为本申请另一实施例提供的半导体结构的制备方法的流程示意图；

图10为本申请另一实施例提供的半导体结构在制备过程中形成第一图形的俯视示意图；

图11为本申请另一实施例提供的半导体结构在制备过程中形成第一图形的剖面结构示意图；

图12为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜层的俯视示意图；

图13为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜层并图形化阵列区的第一掩膜层的剖面结构示意图；

图14为本申请另一实施例提供的半导体结构在制备过程中形成第二图形的剖面结构示意图；

图15为本申请另一实施例提供的半导体结构在制备过程中形成第二沟槽的俯视示意图；

图16为本申请另一实施例提供的半导体结构在制备过程中形成第二沟槽的剖面结构示意图；

图17为本申请另一实施例提供的半导体结构中在第二沟槽中形成第一接触结构的剖面结构示意图。

附图标记：

100-基底；10-位线；110-目标层；111-第一导电层；

112-第二导电层；113-第三导电层；114-绝缘层；20-栅极；

30-掩膜层；31-沟道；32-沟槽；33-接触结构；34-狭缝；

120-第一图形；130-第一掩膜层；131-第一沟槽；140-第二图形；

150-第二沟槽；160-第一接触结构；171-第三沟槽；

180-第三图形；190-第四沟槽；200-第二接触结构；210-第三掩膜层。

具体实施方式

本申请的发明人在实际研究过程中发现，动态随机存储器(DRAM)包括多个重复的存储单元，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。字线通过位于存储单元的外围电路区的接触插塞与字线驱动器(Word line driver)连接，从而便于字线驱动器向字线中输入电压信号。

图1为本申请一实施例提供的半导体结构的俯视示意图；图2为本申请一实施例提供的半导体结构中形成栅极的俯视示意图；图3为图2中A-A处的剖面结构示意图；图4为本申请一实施例提供的半导体结构中图形化阵列区和隔离区的掩膜层的俯视示意图；图5为本申请实施例提供的半导体结构在制备过程中形成第一图形的剖面结构示意图；图6为本申请一实施例提供的半导体结构中形成位线的剖面结构示意图；图7为本申请一实施例提供的半导体结构中隔离区在形成沟槽时出现过刻蚀的一种剖面结构示意图；图8为在图7中的沟槽中填充导电材料形成接触结构的剖面结构示意图。

目前的半导体结构一般设置有基底100，基底上依次设置有字线和位线10，字线和位线10交错排布，位线10可以沿着如图1中的第一方向间隔排布，并沿第二方向延伸。

其中，基底包括阵列区、隔离区和外围电路区，隔离区位于阵列区和外围电路区之间；基底上形成可以有目标层110，目标层110可以为多层，示例性的，目标层110包括沿基底的厚度方向从底部至顶部依次层叠设置的第一导电层111、第二导电层112、第三导电层113和绝缘层114，并图形化处理外围电路区的目标层110，以在外围电路区形成晶体管的栅极20，如图2和图3中所示，之后，在图3的基础上形成掩膜层30，并对阵列区和隔离区的掩膜层30进行图形化处理，即在阵列区和隔离区的掩膜层30上形成沟道31，如图4和图5中所示，以图形化的掩膜层30为掩膜，沿沟道31刻蚀基底上的目标层110，以在阵列区和隔离区同步形成多个沿第一方向间隔排布的位线10，如图6中所示，由于阵列区的位线10和隔离区的位线10是通过同一制程工艺同步形成，因此，位线10在阵列区的部分在第一方向上的特征尺寸(例如宽度)和位线10在隔离区的部分在第一方向上的特征尺寸均相同，即位线10在阵列区的部分的宽度和位线10在隔离区的部分的宽度均相同，如图6中所示，在形成多个间隔设置的位线10之后，通常会在相邻位线10之间填充介质层，例如二氧化硅等材质。

然而，随着DRAM器件特征尺寸不断微缩，位线10的关键尺寸也在不断的减小，即如图6中位线10在第一方向上的特征尺寸不断的减小，而隔离区形成的与位线10接触连接的接触结构的尺寸不变，因此在制备沟槽32时，会因位线10的特征尺寸减小，而沟槽32的特征尺寸大于位线10的特征尺寸，从而导致在刻蚀形成沟槽32时沟槽32两侧暴露的介质层因刻蚀速率大而易存在过刻蚀的现象，在位线10的两侧因过刻蚀而形成狭缝34，如图7中所示；在沟槽32中形成接触结构33之后，狭缝34中也会填充导电材料，如图8中所示，导致狭缝34处的电场较大；另外，相邻位线10之间的间距也会随着DRAM器件特征尺寸不断微缩而减小，在高电场的情况下，相邻位线10之间存在易穿孔的情况，从而导致相邻位线10之间发生短路的现象，且位线10的特征尺寸随着DRAM器件特征尺寸不断微缩的情况下，也会存在接触结构33与位线10的接触电阻增大的技术问题，从而导致半导体结构的电学性能的可靠性差。

有鉴于此，本申请实施例提供一种半导体结构及其制备方法，通过将位线在阵列区的部分和在隔离区的部分通过两次工艺进行分别制作，以使得隔离区的位线在第一方向上的特征尺寸(例如位线在第一方向上的宽度)大于阵列区的位线在第一方向上的特征尺寸，隔离区的位线的特征尺寸可以不随DRAM的特征尺寸的减小而减小，以使得隔离区的位线在第一方向上的特征尺寸不小于第一接触结构在第一方向上的特征尺寸，这样，在制作第二沟槽时，可以避免因位线两侧暴露的介质层的刻蚀速度大于位线的刻蚀速度而导致过刻蚀甚至穿孔的现象，另外，增大隔离区的位线的特征尺寸也可以增大第一接触结构与位线的接触面积，从而能够减小第一接触结构与位线之间的接触电阻，进而能够提高半导体结构的电学性能的可靠性。

为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。

图9为本申请另一实施例提供的半导体结构的制备方法的流程示意图；图10为本申请另一实施例提供的半导体结构在制备过程中形成第一图形的俯视示意图；图11为本申请另一实施例提供的半导体结构在制备过程中形成第一图形的剖面结构示意图；图12为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜层的俯视示意图；图13为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜层并图形化阵列区的第一掩膜层的剖面结构示意图；图14为本申请另一实施例提供的半导体结构在制备过程中形成第二图形的剖面结构示意图；图15为本申请另一实施例提供的半导体结构在制备过程中形成第二沟槽的俯视示意图；

图16为本申请另一实施例提供的半导体结构在制备过程中形成第二沟槽的剖面结构示意图；图17为本申请另一实施例提供的半导体结构中在第二沟槽中形成第一接触结构的剖面结构示意图。

请参照图9所示，本申请实施例提供的半导体结构的制备方法，包括：

步骤S101：提供基底，基底具有阵列区、隔离区和外围电路区，隔离区位于阵列区和外围电路区之间。

其中，基底100可以为后续结构和工艺提供结构基础，该基底100的材料可以包括硅、锗、硅锗、碳化硅，绝缘体上硅基底以及绝缘体上锗基底中任一者或多者。在本实施例中，基底的至少部分为硅基底，硅材料可以为单晶硅。基底可以通过化学气相沉积法(Chemical Vapor Deposition，简称CVD)制备。

请结合图1所示，基底100包括阵列区、隔离区和外围电路区，其中，阵列区和外围电路区分别与隔离区相邻设置，即隔离区设置在阵列区和外围电路区之间。

其中，隔离区可以包括第一区域和第二区域，其中，第一区域靠近阵列区设置，第二区域靠近外围电路区设置。

为了便于描述，在本申请实施例中，阵列区可以用I表示，隔离区中的第一区域用Ⅱ表示，第二区域用Ⅲ表示，外围电路区用Ⅳ表示。

在后续工艺中，基底100上形成有位线、电容器、晶体管等器件，其中，位线可以沿着图1中的第一方向间隔排布，并沿第二方向延伸，并在隔离区的位线上形成有第一接触结构160，从而将位线与电容器电性连接。

步骤S102：在阵列区和隔离区上形成目标层。

结合图10和图11所示，在阵列区和隔离区上形成目标层的步骤中，包括：可通过CVD工艺或者原子层沉积(Atomic layer deposition，简称ALD)的工艺在基底100上依次形成层叠设置的第一导电层111、第二导电层112、第三导电层113和绝缘层114；其中，第一导电层111、第二导电层112、第三导电层113和绝缘层114共同形成目标层110，其中，第一导电层111靠近基底100一侧设置。

在本申请实施例中，以通过目标层110制备位线为例进行说明；示例性的，第一导电层111、第二导电层112、第三导电层113依次可以为位线接触层、位线阻挡层和位线导电层，位线接触层可以与基底100中有源区的源极区或漏极区电性连接，位线接触层的材料可以为多晶硅等；位线阻挡层的材料可以包括但不仅限于为氮化钛，以阻止位线导电层中导电材料向基底100中扩散，同时还具有导电能力；位线导电层可以包括但不仅限于为金属钨等导电材料；位线绝缘层114的材料可以为氮化硅等绝缘材料，以实现位线导电层与基底100上的其他器件之间的电性隔离。

另外，在阵列区和隔离区形成目标层110的同时，同步在外围电路区形成目标层110，以便在后续工艺中刻蚀外围电路区的目标层110，以形成晶体管的栅极。

步骤S103：对隔离区的目标层进行图形化处理，在隔离区形成多个沿第一方向间隔排布的第一图形，第一图形沿第二方向延伸；第一方向与第二方向相互垂直。

具体的，在阵列区、隔离区和外围电路区同步形成目标层110之后，还包括：

在目标层110上形成第二掩膜层(图中未示出)，并图形化隔离区的第二掩膜层，以在第二掩膜层中形成多个沿第一方向间隔排布的第三沟槽171，其中，第三沟槽171沿第二方向延伸；之后，以图形化的第二掩膜层为掩膜，沿第三沟槽171刻蚀目标层110，以对隔离区的目标层110进行图形化处理，以使隔离区保留的目标层110形成为多个沿第一方向间隔排布的第一图形120，如图10和图11中所示；可以理解的是，第一图形120可以为位线在隔离区的部分。

另外，在对隔离区的目标层110进行图形化处理，在隔离区形成多个沿第一方向间隔排布的第一图形120的同时，同步对外围电路区的目标层110进行图形化处理，以在外围电路区的目标层110形成沿第二方向延伸的第三图形180，其中，第三图形180可以为晶体管的栅极，如图11中所示。

具体的，在目标层110上形成第二掩膜层之后，图形化隔离区的第二掩膜层的同时，同步图形化外围电路区的第二掩膜层，并以图形化的第二掩膜层为掩膜，在刻蚀隔离区的目标层110的同时，刻蚀外围电路区的目标层110，以使外围电路区保留的目标层110形成为晶体管的栅极。

在一些实施例中，结合图12和图13所示，在隔离区形成第一图形120和在外围电路区形成第三图形180之后，还包括：

在任意相邻两个第一图形120之间形成介质层，同步在外围电路区也形成介质层；其中介质层的材料可以为硅化物等。

步骤S104：在阵列区和隔离区上形成覆盖目标层和第一图形的第一掩膜层。

请继续结合图12和图13所示，在隔离区形成第一图形120之后，可以通过CVD工艺或者原子层沉积(Atomic layer deposition，简称ALD)的工艺在阵列区和隔离上形成覆盖目标层110和第一图形120的第一掩膜层130，同步，在外围电路区形成覆盖基底100以及栅极的第一掩膜层130。其中，第一掩膜层130可以为一层或者多层，具体可根据需求进行适应性设计。

步骤S105：图形化阵列区的第一掩膜层，在阵列区的第一掩膜层中形成第一沟槽，并沿第一沟槽刻蚀目标层，以使阵列区的目标层形成多个沿第一方向间隔排布的第二图形，第二图形沿第二方向延伸，在第二方向上，第一图形和与其在同一延伸方向上的第二图形接触连接；其中，第一图形在第一方向上的特征尺寸大于第二图形在第一方向上的特征尺寸。

请继续结合图12和图13所示，在阵列区和隔离区上形成覆盖目标层110和第一图形120的第一掩膜层130之后，对阵列区的第一掩膜层130进行图形化处理，以在阵列区的第一掩膜层130中形成第一沟槽131，其中，第一沟槽131可以为多个，且多个第一沟槽131可以沿第一方向间隔设置；以图形化的第一掩膜层130为掩膜，并沿第一沟槽131刻蚀阵列区的目标层110，这样，阵列区被图形化的第一掩膜层130覆盖的目标层110被保留，保留的目标层110形成为多个沿第一方向间隔排布的第二图形140，如图14中所示，其中，第二图形140沿第二方向延伸，且在第二方向上，第一图形120和与其在同一延伸方向上的第二图形140接触连接；其中，第一图形120在第一方向上的特征尺寸大于第二图形140在第一方向上的特征尺寸。

可以理解的是，第二图形140可以为位线在阵列区的部分，这样，阵列区的第二图形140和与其在同一延伸方向上的隔离区的第一图形120共同形成为一条完整的位线，并在后续工艺中，在隔离区的位线上制作与位线接触连接的第一接触结构160，以使得位线可通过第一接触结构160与半导体器件中的电容器电性连接，以通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

步骤S106：图形化隔离区的第一掩膜层，并以图形化的第一掩膜层为掩膜，在隔离区形成第二沟槽，第二沟槽暴露出第一图形。

在一些实施例中，在阵列区形成第二图形140之后，可以继续图形化隔离区的第一掩膜层130，并以图形化的第一掩膜层130为掩膜，在隔离区形成第二沟槽150，以使得第二沟槽150暴露第一图形120。其中，在图形化隔离区的第一掩膜层130之前，可以在阵列区形成保护阵列区的第三掩膜层。

或者，在另一些实施例中，也可以在阵列区形成第二图形140之后，去除阵列区、隔离区以及外围电路区的第一掩膜层130，并在阵列区、隔离区以及外围电路区形成第三掩膜层210,，并对隔离区的第三掩膜层210进行图形化处理，以图形化的第三掩膜层210为掩膜，在隔离区形成暴露第一图形120的第二沟槽150，如图15和图16中所示。

需要说明的是，第二沟槽150可以暴露第一图形120中的第三导电层113，以使得在后续工艺中形成的第一接触结构160与第一图形120中的第三导电层113接触连接，从而使得第一图形120通过第一接触结构160与半导体结构中的相关器件进行电性连接。

另外，在隔离区形成第二沟槽150的同时，还可以同步在外围电路区形成第四沟槽190，其中，第四沟槽190可以暴露晶体管中的源/漏极。

示例性的，图形化隔离区的第一掩膜层130的同时，可以同步图形化外围电路区的第一掩膜层130，并以图形化的第一掩膜层130为掩膜，同步在隔离区和外围电路区分别形成第二沟槽150和第四沟槽190，如图15和图16中所示。

步骤S107：在第二沟槽中形成与第一图形接触连接的第一接触结构；其中，第一接触结构在第一方向上的特征尺寸不大于第一图形在第一方向上的特征尺寸。

在隔离区形成暴露第一图形120的第二沟槽150之后，可以通过CVD工艺或者原子层沉积(Atomic layer deposition，简称ALD)等工艺在第二沟槽150内沉积导电材料，以在第二沟槽150内形成第一接触结构160，如图17中所示。

另外，在第二沟槽150内沉积导电材料的同时，同步在第四沟槽190内沉积导电材料，以使得在第四沟槽190内沉积的导电材料形成为第二接触结构200，如图17中所示，第二接触结构200与晶体管的源/漏极接触连接，例如，晶体管的漏极通过与其对应的第二接触结构200与位线电性连接，晶体管的源极通过与其对应的第二接触结构200与电容器电性连接。

在本申请实施例中，通过将位线在阵列区的部分和在隔离区的部分通过两次工艺进行分别制作，以使得隔离区的位线在第一方向上的特征尺寸(例如位线在第一方向上的宽度)大于阵列区的位线在第一方向上的特征尺寸，隔离区的位线的特征尺寸可以不随DRAM的特征尺寸的减小而减小，以使得隔离区的位线在第一方向上的特征尺寸不小于第一接触结构160在第一方向上的特征尺寸，这样，在制作第二沟槽150时，从而可以避免在制作第二沟槽150时因位线两侧暴露的介质层的刻蚀速度大于位线的刻蚀速度而导致过刻蚀甚至穿孔的现象，另外，增大隔离区的位线的特征尺寸也可以增大第一接触结构160与位线的接触面积，从而能够减小第一接触结构160与位线之间的接触电阻，进而能够提高半导体结构的电学性能的可靠性。

请继续参照图17所示，本申请实施例还提供一种半导体结构，可以采用上述半导体结构的制备方法制备而成，该半导体结构包括基底100、第一图形120、第二图形140和第一接触结构160，基底100具有阵列区、隔离区和外围电路区，隔离区位于阵列区电荷外围电路区之间；第一图形120具有多个，多个第一图形120沿第一方向间隔排布于隔离区，且第一图形120沿第二方向延伸；第一方向与第二方向相互垂直；第二图形140具有多个，且多个第二图形140沿第一方向间隔排布于阵列区，第二图形140沿第二方向延伸；在第二方向上，第一图形120和与其在同一延伸方向上的第二图形140接触连接，其中，第一图形120在第一方向上的特征尺寸大于第二图形140在第一方向上的特征尺寸；第一接触结构160设置于隔离区，且第一接触结构160与第一图形120接触连接；其中，第一接触结构160在第一方向上的特征尺寸不大于第一图形120在第一方向上的特征尺寸。

可以理解的是，以位线为例，第一图形120可以为位线在隔离区的部分，第二图形140可以为位线在阵列区的部分。

在本申请实施例中，通过使隔离区的第一图形120在第一方向上的特征尺寸大于阵列区的第二图形140在第一方向上的特征尺寸，并使得第一图形120在第一方向上的特征尺寸不小于第一接触结构160在第一方向上的特征尺寸，这样，位线在隔离区的部分对于第一接触结构160来说，相当于一个焊盘，从而可以避免在隔离区的相邻位线之间在电场过大时易穿孔而发生短路的现象，另外，也可以减小隔离区中第一接触结构160与位线之间的接触电阻，从而能够提高半导体结构的电学性能的可靠性。

在一些可选的实施方式中，第一图形120(例如位线在隔离区的部分)在第一方向上的特征尺寸大于第一接触结构160在第一方向上的特征尺寸，这样，第一图形120相对于第一接触结构160而言，相当于一个焊盘的形状，这样能够进一步杜绝在制作第一接触结构160时易过刻蚀甚至穿孔的现象，另外，能够减小第一接触结构160与第一图形120之间的接触电阻，从而提高半导体结构的电学性能的可靠性。

示例性的，第一图形120在第一方向上的特征尺寸可以包括但不仅限于为第一接触结构160在第一方向上的特征尺寸的1.2～1.8倍，示例性的，第一图形120在第一方向上的特征尺寸可以为第一接触结构160在第一方向上的特征尺寸的1.2倍、1.3倍、1.4倍、1.5倍、1.6倍、1.7倍、1.8倍等，具体可根据实际需求进行适应性设置，在此不做具体限制。

在一些实施例中，第一图形120在第一方向上的特征尺寸可以包括但不仅限于为第二图形140在第一方向上的特征尺寸的2～5倍，这样，使得第一图形120的特征尺寸足够大，从而减小第一接触结构160与第一图形120之间的接触电阻的同时，能够避免第一接触结构160在制作时造成的过刻蚀甚至相邻位线之间穿孔的问题，进而能够提高半导体结构的电学性能的可靠性。

在一些可选的实施例中，阵列区的第二图形140的侧壁上可以形成有覆盖第二图形140侧壁的绝缘层，并在相邻第二图形140之间形成介质层，以通过绝缘层实现第二图形140与其他器件之间的电性隔离；另外，外围电路区的栅极的侧壁和第一图形120的侧壁上可均设置有绝缘层，以通过绝缘层实现第二图形140以及栅极与其他器件之间的电性隔离。

其中，绝缘层可以氮化硅等绝缘材料制备而成。

本申请实施例提供的半导体结构及其制备方法中，通过将位线在阵列区的部分和在隔离区的部分通过两次工艺进行分别制作，以使得隔离区的位线在第一方向上的特征尺寸(例如位线在第一方向上的宽度)大于阵列区的位线在第一方向上的特征尺寸，隔离区的位线的特征尺寸可以不随DRAM的特征尺寸的减小而减小，以使得隔离区的位线在第一方向上的特征尺寸不小于第一接触结构在第一方向上的特征尺寸，这样，在制作第二沟槽时可以避免因位线两侧暴露的介质层的刻蚀速度大于位线的刻蚀速度而导致过刻蚀甚至穿孔的现象，另外，增大隔离区的位线的特征尺寸也可以增大第一接触结构与位线的接触面积，从而能够减小第一接触结构与位线之间的接触电阻，进而能够提高半导体结构的电学性能的可靠性。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (11)

1.一种半导体结构的制备方法，其特征在于，包括：

提供基底，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；

在所述阵列区和所述隔离区上形成目标层；

对所述隔离区的所述目标层进行图形化处理，在所述隔离区形成多个沿第一方向间隔排布的第一图形，所述第一图形沿第二方向延伸；所述第一方向与所述第二方向相互垂直；

在所述阵列区和所述隔离区上形成覆盖所述目标层和所述第一图形的第一掩膜层；

图形化所述阵列区的所述第一掩膜层，在所述阵列区的所述第一掩膜层中形成第一沟槽，并沿所述第一沟槽刻蚀所述目标层，以使所述阵列区的所述目标层形成多个沿所述第一方向间隔排布的第二图形，所述第二图形沿所述第二方向延伸，在所述第二方向上，所述第一图形和与其在同一延伸方向上的所述第二图形接触连接；其中，所述第一图形在所述第一方向上的特征尺寸大于所述第二图形在所述第一方向上的特征尺寸；

图形化所述隔离区的所述第一掩膜层，并以图形化的所述第一掩膜层为掩膜，在所述隔离区形成第二沟槽，所述第二沟槽暴露出所述第一图形；

在所述第二沟槽中形成与所述第一图形接触连接的第一接触结构；其中，所述第一接触结构在所述第一方向上的特征尺寸不大于所述第一图形在所述第一方向上的特征尺寸。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述隔离区的所述目标层进行图形化处理，在所述隔离区形成多个沿第一方向间隔排布的第一图形，所述第一图形沿第二方向延伸的步骤中，包括：

在所述目标层上形成第二掩膜层；

图形化所述隔离区的所述第二掩膜层，以在所述第二掩膜层中形成多个沿第一方向间隔排布的第三沟槽；

沿所述第三沟槽刻蚀所述目标层，以对所述隔离区的所述目标层进行图形化处理，以使所述隔离区形成多个沿第一方向间隔排布的第一图形，所述第一图形沿第二方向延伸。

3.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，在所述阵列区和所述隔离区上形成目标层的步骤中，包括：

在所述基底上沿所述基底的厚度由底部至顶部依次形成第一导电层、第二导电层、第三导电层和绝缘层；

其中，所述第一导电层、所述第二导电层、所述第三导电层和所述绝缘层共同形成所述目标层。

4.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述隔离区形成多个沿第一方向间隔排布的第一图形之后，在所述阵列区和所述隔离区上形成覆盖所述目标层和所述第一图形的第一掩膜层之前，还包括：

在任意相邻两个所述第一图形之间填充介质层。

5.根据权利要求3所述的半导体结构的制备方法，其特征在于，还包括：

在所述阵列区和所述隔离区上形成目标层的同时，同步在所述外围电路区上形成目标层。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，在所述外围电路区上形成目标层之后，还包括：

对所述隔离区的所述目标层进行图形化处理，在所述隔离区形成多个沿第一方向间隔排布的第一图形的同时，同步对所述外围电路区的所述目标层进行图形化处理，以在所述外围电路区的所述目标层形成沿第二方向延伸的第三图形。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，还包括：

在所述阵列区和所述隔离区上形成覆盖所述目标层和所述第一图形的第一掩膜层的同时，同步在所述外围电路区形成覆盖所述第三图形的所述第一掩膜层。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，还包括：

图形化所述隔离区的所述第一掩膜层，在所述隔离区的所述第一掩膜层中形成第二沟槽的同时，同步图形化所述外围电路区的所述第一掩膜层，在所述外围电路区的所述第一掩膜层中形成第四沟槽，所述第四沟槽暴露所述外围电路区中晶体管的源/漏极。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，在所述第二沟槽中形成与所述第一图形接触连接的第一接触结构的步骤中，包括：

在所述第二沟槽和所述第四沟槽中同步填充导电材料，所述第二沟槽中的所述导电材料形成为与所述第一图形接触连接的第一接触结构；所述第四沟槽中的所述导电材料形成为与所述源/漏极接触连接的第二接触结构。

10.一种半导体结构，其特征在于，包括：

基底，所述基底具有阵列区、隔离区和外围电路区；所述隔离区位于所述阵列区和所述外围电路区之间；

第一图形，所述第一图形具有多个，且多个所述第一图形沿第一方向间隔排布于所述隔离区，且所述第一图形沿第二方向延伸；所述第一方向与所述第二方向相互垂直；

第二图形，所述第二图形具有多个，且多个所述第二图形沿所述第一方向间隔排布于所述阵列区，所述第二图形沿所述第二方向延伸；在所述第二方向上，所述第一图形和与其在同一延伸方向上的所述第二图形接触连接，其中，所述第一图形在所述第一方向上的特征尺寸大于所述第二图形在所述第一方向上的特征尺寸；

第一接触结构，设置于所述隔离区，且所述第一接触结构与所述第一图形接触连接；其中，所述第一接触结构在所述第一方向上的特征尺寸不大于所述第一图形在所述第一方向上的特征尺寸。

11.根据权利要求10所述的半导体结构，其特征在于，所述第一图形在所述第一方向上的特征尺寸大于所述第一接触结构在所述第一方向上的特征尺寸。

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