KR100476939B1 - 반도체 저항 소자의 콘택 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터의 특성 열화를 수반하지 않으면서도 안정적인 저항 소자의 콘택을 형성할 수 있는 반도체 저항 소자의 콘택 형성방법을 개시한다. 개시된 본 발명은, 주변회로 영역과 셀 어레이 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 제1절연막을 형성하는 단계; 상기 주변회로 영역의 제1절연막상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 국부 실리사이드 영역을 형성한 다음, 상기 셀 어레이 영역의 제1절연막상에 캐패시터를 형성하는 단계; 상기 폴리실리콘막과 캐패시터가 형성된 제1절연막상에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 국부 실리사이드 영역을 개방시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내면에 배리어막을 형성하는 단계; 상기 콘택홀 내면을 매립하는 플러그와 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 저항 소자 형성시 캐패시터 형성 이전에 미리 오믹 콘택을 위한 고온의 실리사이드를 형성할 수 있게 되어 실리사이드 공정을 위한 고온 열처리시 캐피시터의 유전막 파괴와 같은 특성 열화를 유발하지 않게 되는 효과가 있게 된다.
Description
본 발명은 반도체 저항 소자의 콘택 형성방법에 관한 것으로, 보다 상세하게는 저항 소자용 폴리실리콘의 안정적이고 낮은 콘택 저항을 확보할 수 있는 반도체 저항 소자의 콘택 형성방법에 관한 것이다.
집적회로(IC) 내의 소자 밀도(Device Density)는 계속적으로 증가하고 있다. 이러한 밀도의 증가를 가능하도록 하기 위해선 소자 치수(Device Dimension)가 감소되고 있다. 소자 콘택의 치수가 더 작아짐에 따라 소자 콘택 저항(Device Contact Resistancce)은 증가하여 소자 기능에 나쁜 영향을 주게 된다. 향상된 소자와 집적회로 기능을 얻기 위해서는 집적회로 내의 소자 콘택 저항을 감소시키는 방법이 필요한데, 이에 대하여는 미국특허 제6,255,209호에 개시되어 있다.
일반적으로 반도체 소자는 소자 밀도, 즉 집적도가 향상될수록 그에 상응하는 금속 배선의 콘택 저항의 감소가 실현되어야 하는 것이 필수적이라 할 수 있다. 다시 말하면, 금속 배선의 콘택 저항의 감소는 반도체 소자의 전기적 특성을 개선하기 위한 목적과 더불어 반도체 소자의 집적화 정도를 증가시키는 현재의 추세에 비추어 볼 때 필수적인 과제라 할 수 있는 것이다.
상술한 미국특허 제6,255,209호에 개시된 내용에 의하면, 감소된 저항을 갖는 소자의 콘택은 실리콘 반도체 기저층상에 특정 금속들을 형성함으로써 생성될 수 있다. 이 금속들은 하부의 실리콘과 반응하여 예를 들어 실리사이드(Silicide)를 형성한다. 실리사이드 소자 콘택은 실리콘 상의 자연 산화물(Native Oxide)을 감소시키기 때문에 바람직하다. 이 자연 산화물은 콘택 저항을 증가시키기 때문에 바람직하지 않다.
타이타늄(Ti)은 두가지 이유 때문에 실리사이드 소자 콘택을 형성하는데 바람직하게 사용된다. 첫째로, 타이타늄 실리사이드는 매우 우수한 게터링(Gettering) 특성을 갖는다. 또한, 타이타늄 실리사이드는 폴리실리콘과 단결정실리콘 모두에 낮은 저항의 콘택을 형성한다.
소자 콘택은 보통 다음과 같은 공정에 의해 형성한다. 먼저, 타이타늄 박막을 실리콘 기저층의 상면에 형성한다. 타이타늄은 실리콘 기저층 위의 산화물과 같은 절연막 내의 콘택홀에 의해 노출된 활성 영역과 접한다. 그런다음, 실리콘 기저층을 어닐링한다. 그결과, 타이타늄은 실리콘의 활성 영역과 반응하여 타이타늄 실리사이드를 형성한다.
궁극적으로, 텅스텐과 같은 전기 전도성 플러그 물질이 콘택홀을 매립하여 콘택에 의해 외부 전기 접속을 용이하게 한다. 그러나, 텅스텐과 같은 플러그 물질은 타이타늄 실리사이드에 불량하게 부착된다. 게다가, 낮은 콘택 저항을 보장하기 위해 알루미늄이나 폴리실리콘 플러그 물질들은 타이타늄 실리사이드와 하부의 실리콘 기저층과 혼합되지 않아야 한다. 이에 따라, 타이타늄 실리사이드 위에 배리어막을 형성하여 타이타늄 실리사이드와 실리콘 기저층의 플러그 물질로의 확산을 방지한다. 배리어막은 또한 플러그 물질이 집적회로에 부착되도록 유발한다.
타이타늄 질화물은 실리콘에 대한 불침투성(impermeable) 배리어이기 때문에, 그리고 다른 불순물들이 확산하는데 필요한 활성화 에너지가 매우 높기 때문에 바람직한 배리어이다. 타이타늄 질화물은 또한 화학적으로, 열적으로 안정하고 비교적 낮은 저항을 갖는다. 타이타늄 질화물은, 질소 분위기에서 타이타늄을 기화시킴에 의하거나, 아르곤과 질소 혼합물에 타이타늄을 반응성 스터링에 의하거나, 불활성 아르곤 분위기에서 타이타늄 질화물을 타겟에서부터의 스퍼터링에 의하거나, 아르곤 분위기에서 타이타늄을 스퍼터 증착한 후 플라즈마 질화에 의해 타이타늄을 타이타늄 질화물로 변화시키거나, 또는 저압 화학 기상 증착에 의해 기판 위에 형성할 수 있다.
그런데, 종래 기술에 있어서는 다음과 같은 문제점이 있다.
반도체 소자는 다수의 단위셀로 구성된 셀 어레이 영역과, 셀 어레이 영역의 외부에 위치하여 단위셀의 동작 및 그의 입출력을 제어하는 등의 동작을 수행하는 주변회로 영역을 포함하는 것이 일반적이다. 셀 어레이 영역 및 주변회로 영역의 반도체 회로는 능동소자인 트랜지스터와 수동소자인 저항을 기본적으로 포함한다. 따라서, 반도체 소자를 형성하는 과정은 다수의 트랜지스터와 다수의 저항을 형성하는 공정을 수반하게 되며, 셀 어레이 영역에 트랜지스터 등의 소정의 소자를 형성할 때 주변회로 영역에서도 거의 동시에 저항 소자 등을 형성하게 된다.
특히, 디램과 같은 반도체 메모리 소자는 셀 어레이 영역에 캐패시터를 형성하는데, 캐패시턴스를 향상시키기 위하여 캐패시터의 전극은 폴리실리콘에서 타이타늄 질화물과 같은 금속으로 대체되어 왔다. 구체적으로, 캐피시터 상부전극과 하부전극을 모두 폴리실리콘으로 형성한 SIS(Semiconductor Insulator Semiconductor) 구조에서 상부전극과 하부전극을 각각 금속과 폴리실리콘으로 형성한 MIS(Metal Insulator Metal) 구조로 변경되었고, 더 나아가 상부전극과 하부전극 모두를 금속으로 형성한 MIM(Metal Insulator Metal) 구조로 변경되어 왔다.
그러나, 고유전 캐패시터 공정인 MIM 공정이 적용될 경우 후속의 백엔드(Backend) 공정의 온도가 약 500℃ 이하고 진행되어야 하는 제약이 뒤따른다. 주변회로 영역에 형성되는 저항 소자용 폴리실리콘과 금속 배선간의 안정적인 콘택 저항 확보를 위하여는 상술한 바와 같이 콘택홀 내에 타이타늄(Ti) 증착 및 실리사이드화(Silicidation)를 통하여 오믹 콘택(Ohmic Contact)을 형성한다. 이때, 타이타늄의 안정적인 실리사이드화를 위해서는 스퍼터 타이타늄(Sputter Ti) 증착후 600℃ 이상의 고온 열처리를 진행하거나, 또는 600℃ 이상의 고온에서 화학기상증착 타이타늄(CVD Ti) 증착과 동시에 실리사이드화가 이루어지는 공정을 진행하여야 한다. 600℃ 이하의 온도 조건인 경우에는 불완전한 TiSix가 생성되어 오히려 콘택 저항이 높아지기 때문이다.
그런데, 저항 소자용 폴리실리콘과 금속 배선간의 콘택 공정은 MIM 캐패시터를 형성한 후에 진행되므로 타이타늄의 실리사이드화에 필요한 600℃ 이상의 고온 공정에 의해 MIM 캐패시터의 특성 열화를 가져올 수 있다는 문제점이 있다. 예를 들어, 600℃ 이상의 고온 공정후 냉각시 유전막과 금속 전극간의 열팽창 계수 차이로 인해 유전막에 미세한 균열이 발생하여 이를 통한 누설전류로써 캐패시터 본연의 기능을 다할 수 없는 문제점이 발생할 수 있다. 또한, 금속 전극 표면의 모폴로지(morphology) 변형으로 금속 전극과 유전막간의 접촉력 약화로 전극 박리 현상도 발생할 수 있는 문제점이 있다.
이의 해결을 위해 콘택 형성시 600℃ 이하의 저온 공정을 진행할 경우에는 캐패시터의 누설전류 현상이나 전극 박리 현상 등이 발생하지 아니하지만, 저항 소자용 폴리실리콘의 안정적인 콘택 저항을 확보하기가 어려워진다는 문제점이 있다.
이와 같이, 캐피시터의 기능을 향상시키기 위해선 저항 소자의 콘택 형성은 저온에서 행해져야 하지만 저온 공정으로는 저항 소자의 콘택 저항이 높아지는 문제점이 있고, 이와 반대로 저항 소자의 콘택 저항을 낮추기 위해선 고온 공정이 필요하지만 고온 공정은 캐패시터의 특성을 열화시키는 문제점이 있는 것이다.
이에, 본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 캐피시터의 특성을 열화시키지 않으면서도 저항 소자의 콘택 저항을 낮출 수 있는 반도체 저항 소자의 콘택 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 저항 소자의 콘택 형성방법은 저항 소자 형성시 캐피시터 형성 이전에 미리 오믹 콘택을 위한 고온의 실리사이드화 공정을 진행하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 반도체 저항 소자의 콘택 형성방법은, 주변회로 영역과 셀 어레이 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 제1절연막을 형성하는 단계; 상기 주변회로 영역의 제1절연막상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막상에 금속막을 형성하는 단계; 상기 금속막 일부를 제거하여 금속막 패턴을 형성하는 단계; 상기 금속막 패턴을 열처리하여 상기 폴리실리콘막에 국부 실리사이드 영역을 형성한 다음, 상기 셀 어레이 영역의 제1절연막상에 캐패시터를 형성하는 단계; 상기 폴리실리콘막과 캐패시터가 형성된 제1절연막상에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 국부 실리사이드 영역을 개방시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내면에 저항막과 확산 방지막을 순차로 형성하는 단계; 상기 콘택홀 내면을 매립하는 플러그를 형성하는 단계; 및 상기 제2절연막 상면에 상기 플러그와 콘택하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 국부 실리사이드는 타이타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 어느 하나와 실리콘(Si)과의 화합물인 것을 특징으로 한다.
상기 금속막은 타이타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하며, 상기 금속막은 스퍼터링(Sputtering)과 화학기상증착(CVD) 중에서 선택된 어느 하나로 형성되는 것을 특징으로 한다.
상기 열처리는 600℃ 이상의 온도로 진행되는 것을 특징으로 한다.
상기 저항막과 확산 방지막을 순차로 형성하는 단계는 스퍼터링(Sputtering)과 화학기상증착(CVD) 중에서 어느 하나로 형성되는 것을 특징으로 하며, 550℃ 이하의 온도에서 진행되는 것을 특징으로 한다.
상기 저항막은 타이타늄(Ti)으로 형성되며, 상기 확산 방지막은 타이타늄 질화물(TiN)로 형성되는 것을 특징으로 한다.
상기 플러그와 금속 배선중 어느 하나는 알루미늄(Al), 텅스텐(W) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나로, 바람직하게는 상기 플러그는 텅스텐(W)으로 형성되고, 상기 금속 배선은 알루미늄(Al)으로 형성되는 것을 특징으로 한다.
상기 캐패시터를 형성하는 단계는, 상기 제1절연막상에 하부 금속 전극과 유전막과 상부 금속 전극을 순차로 형성하는 것을 특징으로 하며, 상기 유전막은 금속 산화물로 형성되는 것을 특징으로 한다.
본 발명에 의하면, 저항 소자 형성시 캐패시터 형성 이전에 미리 오믹 콘택을 위한 고온의 실리사이드를 형성할 수 있다. 그러므로, 실리사이드 공정을 위한 고온 열처리는 캐피시터의 유전막 파괴와 같은 특성 열화를 유발하지 않게 되어, 고유전 캐패시터의 특성을 열화시키지 않으면서도 저항 소자의 안정적인 콘택을 형성할 수 있게 된다.
이하, 본 발명의 바람직한 실시예에 따른 반도체 저항 소자의 콘택 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 막이 다른 막 또는 기판"상"에 있다고 언급되어지는 경우 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
(실시예)
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 저항 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 바람직한 실시예에 따른 반도체 저항 소자의 콘택 형성방법은, 도 1에 도시된 바와 같이, 먼저 실리콘(Si)과 같은 반도체 원소로 구성된 반도체 기판(100)을 준비한다. 반도체 기판(100)은 그 위에 형성되는 구성요소의 작용이나 기능 등의 분류를 통해 구분될 수 있다. 예를 들어, 디램(DRAM)의 경우 실질적으로 기억 작용을 담당하는 구성요소들이 형성되는 셀 어레이 영역(C)과, 저항 소자와 같이 셀 어레이 영역(C)에 형성되는 각종의 구성요소들의 기능을 보완하거나 도와주는 것들이 형성되는 주변회로 영역(P)으로 구분될 수 있다.
다음으로, 도 2에 도시된 바와 같이, 반도체 기판(100) 위에 제1절연막(110)을 형성한다. 제1절연막(100)은 통상의 화학기상증착(CVD)을 이용하여 형성할 수 있고 또는 이와 다른 공정을 이용하여 형성할 수 있다. 한편, 제1절연막(100) 형성 이전에 반도체 기판(100) 상에는 게이트나 비트라인 등의 여러 다른 구성요소가 형성될 수 있으나 이들은 본 발명의 특징과 직접적인 관련성이 없으므로 그것들의 구체적 형성 공정과 그들 특유의 작용이나 기능 등에 대한 자세한 설명은 본 명세서 전체에 걸쳐서는 생략하기로 한다.
계속하여, 주변회로 영역(P)에 형성된 제1절연막(110) 상면에 저항 소자용 폴리실리콘막(120)을 형성한다. 저항 소자는 반도체 기판(100)의 주변회로 영역(P)에 형성되는 것으로서 외부에서 인가되는 전압, 예를 들어 3.3 볼트(V)를 반도체 소자의 동작에 필요한 전압, 예를 들어 1.7 볼트(V)로 강하시켜주는 역할을 담당하는 것이다. 저항 소자는 원하는 저항을 가져야 하므로 금속과 같이 저항이 작아 전기 전도성이 양호한 재료로 형성하는 것은 바람직하지 못하다. 따라서, 저항 소자는 폴리실리콘과 같이 금속에 비해 저항이 상대적으로 높은 물질로 형성하는 것이 바람직하다.
이어서, 도 3에 도시된 바와 같이, 폴리실리콘막(120)의 상면에 금속막(130)을 형성한다. 이때의 금속막(130)은 후속하는 공정으로 국부 실리사이드 영역을 형성하기에 적당한 금속, 예를 들어, 타이타늄(Ti)을 이용하여 형성한다. 타이타늄(Ti)의 증착은 스퍼터링(Sputtering)이나 화학기상증착(CVD)을 이용할 수 있다. 타이타늄(Ti) 이외에 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 또는 텅스텐(W) 등을 이용하여 금속막(130)을 형성할 수 있다.
그다음, 도 4에 도시된 바와 같이, 건식 식각(Dry Etching) 등을 이용하여 금속막(130) 일부를 제거하여 폴리실리콘막(120)의 특정 부위에 금속막 패턴(130a)을 형성한다. 이때, 금속막 패턴(130a)이 형성되는 폴리실리콘막(120)의 특정 부위는 후속하는 공정으로 형성되는 국부 실리사이드 영역, 즉 후술하는 금속 배선과 전기적으로 콘택하는 부위이다.
이어서, 도 5에 도시된 바와 같이, 금속막 패턴(130a)에 대한 열처리로써 후술하는 금속 배선과 전기적으로 콘택하는 폴리실리콘막(120)의 특정 부위에 국부 실리사이드 영역(130b)을 형성한다. 금속막 패턴(130a)은 타이타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 또는 텅스텐(W)으로 형성되어 있으므로 국부 실리사이드 영역(130b)은 타이타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 또는 텅스텐(W)과, 실리콘(Si)과의 화합물, 예를 들어, TiSi2로 이루어진다.
저항 소자의 전체 저항은 저항 소자 자체, 즉 폴리실리콘의 저항과 콘택 저항의 합으로 볼 수 있다. 따라서, 저항 소자의 저항을 일정하게 유지하려면 저항 소자 자체의 저항과 콘택 저항이 일정하여야 한다. 여기서, 콘택 저항이 불안정하면 저항 소자 전체의 저항도 불안정하게 되므로 콘택 저항의 안정성이 저항 소자의 신뢰성을 유지하는데 필수적이라 할 수 있다. 그런데, 주지된 바와 같이, 폴리실리콘과 금속이 서로 콘택하면 일함수와 에너지 밴드 갭 등의 차이로 인해 캐리어의 이동을 방해할 수 있는 에너지 장벽이 형성될 수 있다. 따라서, 어느 한 방향으로는 캐리어의 이동이 자유롭지만 그 반대 방향으로는 캐리어의 이동이 자유스럽지 못할 수가 있게 된다. 그러나, 금속과 폴리실리콘 사이에 TiSi2 와 같은 실리사이드가 형성되면 캐리어의 이동을 자유스럽게 만들어 주게 된다. 그결과, 전압이 걸리면 전류가 자유스럽게 흐르는 오믹(Ohmic) 특성을 보이게 되고 콘택 저항의 안정성을 보장하게 되는 것이다. 이와 같이 국부 실리사이드 영역(130b)은 폴리실리콘막(120)과 후속하는 금속 배선과의 오믹 콘택(Ohmic Contact) 특성을 위한 것이다.
그런데, TiSi2 와 같은 실리사이드 형성은 600℃ 이상의 반응온도를 필요로 한다. 만일 반응온도가 600℃ 이하인 경우에는 불완전한 TiSix가 생성되어 오히려 콘택 저항이 높아지기 때문이다. 따라서, 국부 실리사이드 영역(130b)을 형성하기 위한 열처리는 600℃ 이상의 온도이어야 한다.
상술한 바와 같이, 금속막 증착과 패터닝 및 열처리로써 폴리실리콘막(120)에 국부 실리사이드 영역(130b)을 형성하게 되면 폴리실리콘막(120)의 두께가 일정하게 유지된다. 따라서, 폴리실리콘막(120)의 단면적이 변하지 아니하므로 폴리실리콘막(120) 자체의 저항이 커지지 아니하고 그대로 유지되는 이점이 있게 된다.
한편, 국부 실리사이드 영역(130b)은 폴리실리콘막(120)상에의 금속막 증착과 열처리 및 식각 공정순으로 형성할 수 있다. 이때, 금속막은 타이타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 또는 텅스텐(W)을 스퍼터나 화학기상증착법으로 증착할 수 있다. 특히 600℃ 이상의 고온 화학기상증착(CVD)으로 금속막을 형성하게 되면 금속의 증착과 실리사이드 반응이 동시에 진행되므로 후속 열처리 공정을 생략할 수 있다.
국부 실리사이드 영역(130b)을 형성한 다음, 셀 어레이 영역(C)의 제1절연막(110)상에 캐패시터(200)를 형성한다. 캐패시터(200)는 제1절연막(110) 상에 하부전극(210)과 유전막(220)과 상부전극(230)을 순차로 적층하여 형성한다. 캐패시터(200)는 앞서의 600℃ 이상의 고온 공정 이후에 형성되므로 고온 공정에 따른 유전막 파괴와 누설전류 같은 특성 열화를 보이지 않게 된다. 따라서, 이때의 캐패시터(200)는 MIS(Metal Insulator Metal) 구조는 물론 MIM(Metal Insulator Metal) 구조로 형성할 수 있다. MIM 구조의 캐패시터(200)의 예로서 하부전극(210)과 상부전극(230)을 타이타늄 질화물(TiN)과 같은 금속으로 형성할 수 있고 유전막(220)으로는 탄탈륨 산화물(TaO)과 같은 금속 산화물 계열로 형성할 수 있다.
한편, 셀 어레이 영역(C)의 제1절연막(110)에는 캐패시터(200)의 하부전극(210)과 반도체 기판(100)을 전기적으로 콘택시켜주는 플러그가 형성되어 지나 여기에서의 자세한 설명과 도시는 생략하기로 한다.
그다음, 도 6에 도시된 바와 같이, 폴리실리콘막(120) 상에 제2절연막(140)을 형성한 다음, 제2절연막(140)을 관통하여 국부 실리사이드 영역(130b)을 개방시키는 콘택홀(150)을 형성한다. 제2절연막(140)은 통상의 화학기상증착으로 형성할 수 있고, 화학기상증착과 다른 공정으로도 형성할 수 있다. 콘택홀(150)은 특정 방향의 식각 특성이 우수한 이방성 건식 식각으로 형성하는 것이 바람직하다 할 것이다. 건식 식각 이외의 다른 식각 공정으로도 콘택홀(150)을 형성할 수 있음은 물론이다.
한편, 주변회로 영역(P)의 제2절연막(140)을 관통하는 콘택홀(150) 형성시 이시 또는 동시에 셀 어레이 영역(C)에도 제2절연막(140)을 관통하여 캐패시터(200)의 상부전극(230)을 개방시키는 비아홀(250)을 형성한다.
이어서, 도 7에 도시된 바와 같이, 주변회로 영역(P)의 콘택홀(150) 내면에 배리어막(165)을 형성한다. 배리어막(165)은 저항막(160;Ohmic Layer)과 확산방지막(170;Diffusion Barrier)으로 이루어지는 것이 바람직하다. 저항막(160)은 콘택홀(150) 바닥면의 국부 실리사이드 영역(130b)에 접하여 오믹 콘택(Ohmic Contact) 특성과 후속하는 확산 방지막 등의 밀착성(Adhesion) 향상을 위한 것으로서 타이타늄(Ti)과 같은 금속으로 형성한다. 한편, 텅스텐(W)으로 플러그 형성시 사용되는 플루오르(F)와 저항막(160)을 이루는 타이타늄(Ti)이 반응하여 콘택 저항을 높일 수 있는 반응생성물이 형성될 수 있다. 따라서, 저항막(160)을 형성한 다음 플러그를 형성하기 이전에 타이타늄 질화물(TiN)로써 확산 방지막(170)을 형성하는 것이 바람직하다.
저항 소자로 사용되는 폴리실리콘막(120)의 콘택 부위는 캐패시터(200) 형성 이전에 미리 600℃ 이상의 고온 공정에 의해 국부 실리사이드 영역(130b)이 형성되어 있음은 상술한 바와 같다. 그러므로, 배리어막(165) 형성후 실리사이드 형성을 위한 고온 공정이 필요없으므로 550℃ 이하의 저온 공정을 적용할 수 있게 된다. 그결과, 600℃ 이상의 고온 공정에 의해 유발되는 캐패시터(200)의 유전막 파괴 같은 특성 열화를 피할 수 있게 된다. 또한, 폴리실리콘막(120)의 콘택 부위는 상술한 바와 같이 오믹 콘택 특성 향상을 위한 국부 실리사이드 영역(130b)이 형성되어 있을 뿐만 아니라 저항막(160)도 형성된다. 따라서, 폴리실리콘막(120), 즉 저항 소자는 콘택 저항이 낮아질 뿐만 아니라 안정적인 콘택 저항을 보이게 된다.
한편, 셀 어레이 영역(C)에 있어서도 필요에 따라 비아홀(250)내에 배리어막(265), 즉 저항막(260)과 확산 방지막(270)을 형성할 수 있다. 셀 어레이 영역(C)에서의 저항막(260)과 확산 방지막(270)은 주변회로 영역(P)에서의 저항막(160)과 확산 방지막(170) 형성과 이시 또는 동시에 형성할 수 있다.
다음으로, 도 8에 도시된 바와 같이, 콘택홀(150)을 매립하는 플러그(180)를 형성한 다음, 플러그(180)와 콘택하는 금속 배선(190)을 제2절연막(140)상에 형성한다. 플러그(180) 또는 금속 배선(190)은 금속과 같은 전기전도성 물질, 예를 들어 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)로 형성한다. 이때, 알루미늄이나 구리는 전기 전도성이 아주 우수하므로 금속 배선(190)을 형성하는데 바람직하다. 그러나, 특히 알루미늄은 폴리실리콘막(120)과 반응하여 콘택 저항을 높일 수 있는 반응생성물을 형성할 수 있다. 따라서, 금속 배선(190)으로는 알루미늄을 사용하는 것이 바람직하지만 플러그(180)로는 위와 같은 문제점을 노출시키지 아니하는 텅스텐으로 형성하는 것이 바람직하다.
한편, 셀 어레이 영역(C)에 있어서도 주변회로 영역(P)의 플러그(180)와 금속 배선(190) 형성시 비아홀(250)을 매립하는 플러그(280)와 금속 배선(290)을 이시 또는 동시에 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 저항 소자의 콘택 형성방법에 의하면, 저항 소자 형성시 캐패시터 형성 이전에 미리 오믹 콘택을 위한 고온의 실리사이드를 형성할 수 있다. 그러므로, 실리사이드 공정을 위한 고온 열처리는 캐피시터의 유전막 파괴와 같은 특성 열화를 유발하지 않게 된다. 즉, 고유전 캐패시터의 특성을 열화시키지 않으면서도 저항 소자의 안정적인 콘택을 형성할 수 있는 효과가 있다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 저항 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 110; 제1절연막
120; 폴리실리콘막 130; 금속막
130a; 금속막 패턴 130b; 국부 실리사이드 영역
140; 제2절연막 150; 콘택홀
160,260; 저항막 165,265; 배리어막
170,270; 확산 방지막 180,280; 플러그
190,290; 금속배선 200; 캐피시터
210; 하부전극 220; 유전막
230; 상부전극 250; 비아홀
Claims (13)
- 주변회로 영역과 셀 어레이 영역을 포함하는 반도체 기판을 제공하는 단계;상기 반도체 기판상에 제1절연막을 형성하는 단계;상기 주변회로 영역의 제1절연막상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막상에 금속막을 형성하는 단계;상기 금속막 일부를 제거하여 금속막 패턴을 형성하는 단계;상기 금속막 패턴을 열처리하여 상기 폴리실리콘막에 국부 실리사이드 영역을 형성한 다음, 상기 셀 어레이 영역의 제1절연막상에 캐패시터를 형성하는 단계;상기 폴리실리콘막과 캐패시터가 형성된 제1절연막상에 제2절연막을 형성하는 단계;상기 제2절연막을 관통하여 상기 국부 실리사이드 영역을 개방시키는 콘택홀을 형성하는 단계;상기 콘택홀 내면에 저항막과 확산 방지막을 순차로 형성하는 단계;상기 콘택홀 내면을 매립하는 플러그를 형성하는 단계; 및상기 제2절연막 상면에 상기 플러그와 콘택하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 국부 실리사이드는 타이타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 어느 하나와 실리콘(Si)과의 화합물인 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 금속막은 타이타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제3항에 있어서,상기 금속막은 스퍼터링(Sputtering)과 화학기상증착(CVD) 중에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 열처리는 600℃ 이상의 온도로 진행되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 저항막과 확산 방지막을 순차로 형성하는 단계는 스퍼터링(Sputtering)과 화학기상증착(CVD) 중에서 어느 하나로 형성되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 저항막과 확산 방지막을 순차로 형성하는 단계는 550℃ 이하의 온도에서 진행되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제7항에 있어서,상기 저항막은 타이타늄(Ti)으로 형성되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 확산 방지막은 타이타늄 질화물(TiN)로 형성되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 플러그와 금속 배선중 어느 하나는 알루미늄(Al), 텅스텐(W) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제10항에 있어서,상기 플러그는 텅스텐(W)으로 형성되고, 상기 금속 배선은 알루미늄(Al)으로 형성되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제1항에 있어서,상기 캐패시터를 형성하는 단계는,상기 제1절연막상에 하부 금속 전극과 유전막과 상부 금속 전극을 순차로 형성하는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
- 제12항에 있어서,상기 유전막은 금속 산화물로 형성되는 것을 특징으로 하는 반도체 저항 소자의 콘택 형성방법.
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