JP2657657B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 サリサイド構造の形成に際してシリサイドのはい上が
りを防止した半導体装置とその製造方法に関し、 サリサイド構造を形成する際にシリサイドのはい上が
りを防止することが可能な半導体装置とその製造方法を
提供することを目的とし、 サリサイド構造を形成するMOS型電界効果トランジス
タにおいて、ゲートのサイドウォールの側壁部および素
子分離酸化膜の側壁部にシリサイドに対する導電性のは
い上がり防止層を備えてなることを特徴とする半導体装
置と、サリサイド構造を形成するMOS型電界効果トラン
ジスタの製造方法において、素子分離酸化膜によって画
定された素子領域に、側壁部にサイドウォールを有する
ゲート電極ならびにソース・ドレイン領域を形成した
後、基板全面に導電性物質からなるシリサイドのはい上
がり防止層を形成する工程、次いで異方性エッチングに
より該サイドウォールならびに該素子分離酸化膜の側壁
部分を残して該はい上がり防止層を除去する工程、次い
で基板全面に金属層を形成した後、熱処理によってゲー
ト電極表面にポリサイド層、ならびにソース・ドレイン
領域上にシリサイド層を形成する工程、さらに、未反応
の該金属層を除去する工程を含むことを特徴とする半導
体装置の製造方法とから成る。
りを防止した半導体装置とその製造方法に関し、 サリサイド構造を形成する際にシリサイドのはい上が
りを防止することが可能な半導体装置とその製造方法を
提供することを目的とし、 サリサイド構造を形成するMOS型電界効果トランジス
タにおいて、ゲートのサイドウォールの側壁部および素
子分離酸化膜の側壁部にシリサイドに対する導電性のは
い上がり防止層を備えてなることを特徴とする半導体装
置と、サリサイド構造を形成するMOS型電界効果トラン
ジスタの製造方法において、素子分離酸化膜によって画
定された素子領域に、側壁部にサイドウォールを有する
ゲート電極ならびにソース・ドレイン領域を形成した
後、基板全面に導電性物質からなるシリサイドのはい上
がり防止層を形成する工程、次いで異方性エッチングに
より該サイドウォールならびに該素子分離酸化膜の側壁
部分を残して該はい上がり防止層を除去する工程、次い
で基板全面に金属層を形成した後、熱処理によってゲー
ト電極表面にポリサイド層、ならびにソース・ドレイン
領域上にシリサイド層を形成する工程、さらに、未反応
の該金属層を除去する工程を含むことを特徴とする半導
体装置の製造方法とから成る。
本発明は、サリサイド構造の形成に際してシリサイド
のはい上がりを防止した半導体装置とその製造方法に関
する。
のはい上がりを防止した半導体装置とその製造方法に関
する。
第３図はサリサイド構造を示す断面図、第４図は従来
の問題点を示す図、第５図はシリサイド形成時における
シリコンの供給状態を示す断面図である。
の問題点を示す図、第５図はシリサイド形成時における
シリコンの供給状態を示す断面図である。
近年のICの高集積化は、素子構造の一層の微細化が求
められている。
められている。
MOS型電界効果トランジスタ（MOS FET）の場合、素
子構造の微細化が進むにしたがって第３図に示すMOS F
ETのソース35とドレイン36の拡散層を浅く形成する必要
がある。しかし拡散層を浅く形成するとそれだけ拡散層
抵抗が増大するため、トランジスタのコンダクタンスが
低下し、その結果ICのアクセスタイムが遅くなるなど高
速化が難しくなる。
子構造の微細化が進むにしたがって第３図に示すMOS F
ETのソース35とドレイン36の拡散層を浅く形成する必要
がある。しかし拡散層を浅く形成するとそれだけ拡散層
抵抗が増大するため、トランジスタのコンダクタンスが
低下し、その結果ICのアクセスタイムが遅くなるなど高
速化が難しくなる。
そこで従来は、MOS FETのソース、ドレインおよびゲ
ートのコンタクト部に抵抗の低い物質を形成することに
よって、トランジスタのコンダクタンスを下げるサリサ
イド（Saliside）構造がとられている。
ートのコンタクト部に抵抗の低い物質を形成することに
よって、トランジスタのコンダクタンスを下げるサリサ
イド（Saliside）構造がとられている。
このサリサイド構造は、第３図に示す如く、ソース3
5、ドレイン36およびゲート31のコンタクト部を覆うよ
うに金属層、例えばチタン層39を全面に形成して熱処理
を行うと、界面においてシリコンとチタンとが反応して
図中の×印で示す部分に低抵抗のチタンシリサイド（Ti
Si2）を生成するものである。未反応のチタン層39は（H
2O2＋NH4OH）液で除去してコンタクト部分のチタンシリ
サイドだけが残される。
5、ドレイン36およびゲート31のコンタクト部を覆うよ
うに金属層、例えばチタン層39を全面に形成して熱処理
を行うと、界面においてシリコンとチタンとが反応して
図中の×印で示す部分に低抵抗のチタンシリサイド（Ti
Si2）を生成するものである。未反応のチタン層39は（H
2O2＋NH4OH）液で除去してコンタクト部分のチタンシリ
サイドだけが残される。
このように従来の半導体装置は、素子構造の微細化に
ともなうMOS FETのコンダクタンスの低下を防止するた
め、上記のサリサイド構造を採用している。
ともなうMOS FETのコンダクタンスの低下を防止するた
め、上記のサリサイド構造を採用している。
ところがサリサイド構造を形成する際に、コンタクト
部以外にもシリサイド化が進む、いわゆるシリサイドの
はい上がり現象が生じるという問題がある。
部以外にもシリサイド化が進む、いわゆるシリサイドの
はい上がり現象が生じるという問題がある。
シリサイドのはい上がり現象とは、第４図中の矢印で
示す如く、ソース35、ドレイン36のコンタクト部でチタ
ン層にシリコン基板37中のシリコンが入り込んで反応す
るだけに止まらず、熱処理条件によっては素子分離酸化
膜33の側壁部やゲート31のサイドウォール32の側壁部を
伝って上方へシリサイド化が進み、ゲート31と短絡して
サイドウォール32の絶縁効果を失わせるものである。第
４図は未反応のチタン層を（H2O2＋NH4OH）液で除去
し、反応したシリサイド層を残した図である。
示す如く、ソース35、ドレイン36のコンタクト部でチタ
ン層にシリコン基板37中のシリコンが入り込んで反応す
るだけに止まらず、熱処理条件によっては素子分離酸化
膜33の側壁部やゲート31のサイドウォール32の側壁部を
伝って上方へシリサイド化が進み、ゲート31と短絡して
サイドウォール32の絶縁効果を失わせるものである。第
４図は未反応のチタン層を（H2O2＋NH4OH）液で除去
し、反応したシリサイド層を残した図である。
このようなシリサイドのはい上がりが起きる原因を第
５図を使って説明すると、金属層にチタン層39を使った
場合、チタン（Ti）は組成が粗く結晶粒どうしの境界
（ここでは結晶粒界42と称する）が大きく開いている。
そこで熱処理がなされると、図中の大小の矢印でシリコ
ンの供給量と供給方向を示すように、まずシリコン基板
37の界面でシリコン原子とチタンとの反応が起こり、次
にチタンシリサイド（TiSi2）が形成されはじめるとチ
タンとチタンシリサイドの界面までシリコンがチタンリ
サイドの中を通って次々に反応が進む。シリコン原子は
結晶粒界42を伝って拡散すると共に、サイドウォール32
や素子分離絶縁膜33とチタン層39との間の界面状態によ
ってシリコン原子の良き拡散路となって反応が進むた
め、シリサイドがはい上がってゆくものと考えられる。
５図を使って説明すると、金属層にチタン層39を使った
場合、チタン（Ti）は組成が粗く結晶粒どうしの境界
（ここでは結晶粒界42と称する）が大きく開いている。
そこで熱処理がなされると、図中の大小の矢印でシリコ
ンの供給量と供給方向を示すように、まずシリコン基板
37の界面でシリコン原子とチタンとの反応が起こり、次
にチタンシリサイド（TiSi2）が形成されはじめるとチ
タンとチタンシリサイドの界面までシリコンがチタンリ
サイドの中を通って次々に反応が進む。シリコン原子は
結晶粒界42を伝って拡散すると共に、サイドウォール32
や素子分離絶縁膜33とチタン層39との間の界面状態によ
ってシリコン原子の良き拡散路となって反応が進むた
め、シリサイドがはい上がってゆくものと考えられる。
本発明は、サリサイド構造を形成する際にシリサイド
のはい上がりを防止することが可能な半導体装置を提供
することを目的とする。
のはい上がりを防止することが可能な半導体装置を提供
することを目的とする。
上記問題点は、サリサイド構造を形成するMOS型電界
効果トランジスタにおいて、ゲートのサイドウォールの
側壁部および素子分離酸化膜の側壁部にシリサイドに対
する導電性のはい上がり防止層を備えてなることを特徴
とする半導体装置と、サリサイド構造を形成するMOS型
電界効果トランジスタの製造方法において、素子分離酸
化膜によって画定された素子領域に、側壁部にサイドウ
ォールを有するゲート電極ならびにソース・ドレイン領
域を形成した後、基板全面に導電性物質からなるシリサ
イドのはい上がり防止層を形成する工程、次いで異方性
エッチングにより該サイドウォールならびに該素子分離
酸化膜の側壁部分を残して該はい上がり防止層を除去す
る工程、次いで基板全面に金属層を形成した後、熱処理
によってゲート電極表面にポリサイド層、ならびにソー
ス・ドレイン領域上にシリサイド層を形成する工程、さ
らに、未反応の該金属層を除去する工程を含むことを特
徴とする半導体装置の製造方法を提供することによって
解決される。
効果トランジスタにおいて、ゲートのサイドウォールの
側壁部および素子分離酸化膜の側壁部にシリサイドに対
する導電性のはい上がり防止層を備えてなることを特徴
とする半導体装置と、サリサイド構造を形成するMOS型
電界効果トランジスタの製造方法において、素子分離酸
化膜によって画定された素子領域に、側壁部にサイドウ
ォールを有するゲート電極ならびにソース・ドレイン領
域を形成した後、基板全面に導電性物質からなるシリサ
イドのはい上がり防止層を形成する工程、次いで異方性
エッチングにより該サイドウォールならびに該素子分離
酸化膜の側壁部分を残して該はい上がり防止層を除去す
る工程、次いで基板全面に金属層を形成した後、熱処理
によってゲート電極表面にポリサイド層、ならびにソー
ス・ドレイン領域上にシリサイド層を形成する工程、さ
らに、未反応の該金属層を除去する工程を含むことを特
徴とする半導体装置の製造方法を提供することによって
解決される。
本発明では、MOS型電界効果トランジスタにおいてゲ
ートのサイドウォールの側壁部および素子分離酸化膜の
側壁部にシリサイドのはい上がり防止層を備えることに
より、ソース、ドレインからシリサイドがはい上がって
ゲートのポリサイドと短絡することのない好適なサリサ
イド構造を形成することができる。
ートのサイドウォールの側壁部および素子分離酸化膜の
側壁部にシリサイドのはい上がり防止層を備えることに
より、ソース、ドレインからシリサイドがはい上がって
ゲートのポリサイドと短絡することのない好適なサリサ
イド構造を形成することができる。
このため、ソース、ドレインの拡散層の低抵抗化を実
現することにより、トランジスタのコンダクタンスを低
下させずに素子構造の微細化が可能になった。
現することにより、トランジスタのコンダクタンスを低
下させずに素子構造の微細化が可能になった。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本実施例の半導体装置の断面図、第２図
（ａ）〜（ｅ）は本実施例におけるサリサイド構造の製
造工程断面図である。図において、11はゲート、12はサ
イドウォール、12´はSiO2膜、13は素子分離酸化膜、14
ははい上がり防止層、15はソース、16はドレイン、17は
シリコン基板、18はゲート酸化膜、19はチタン層、20は
ポリサイド、21はシリサイド層を示す。
（ａ）〜（ｅ）は本実施例におけるサリサイド構造の製
造工程断面図である。図において、11はゲート、12はサ
イドウォール、12´はSiO2膜、13は素子分離酸化膜、14
ははい上がり防止層、15はソース、16はドレイン、17は
シリコン基板、18はゲート酸化膜、19はチタン層、20は
ポリサイド、21はシリサイド層を示す。
本実施例の半導体装置の構成は、第１図に示す如く、
MOS型電界効果トランジスタ（MOS FET）におけるゲー
ト11のサイドウォール12の側壁部および素子分離酸化膜
13の側壁部にシリサイドのはい上がり防止層14として窒
化チタン（TiN）を形成したものである。
MOS型電界効果トランジスタ（MOS FET）におけるゲー
ト11のサイドウォール12の側壁部および素子分離酸化膜
13の側壁部にシリサイドのはい上がり防止層14として窒
化チタン（TiN）を形成したものである。
このはい上がり防止層14は、結晶粒が小さく組成が緻
密であってシリサイド化する金属層との密着性が良好な
ものであればよく、窒化チタンの他使用する金属層によ
って酸化チタン（TiOx）、窒化シリコン（SiN）、アル
ミニウム（Al）、酸化アルミニウム（Al2O3）なども好
ましく用いることができる。
密であってシリサイド化する金属層との密着性が良好な
ものであればよく、窒化チタンの他使用する金属層によ
って酸化チタン（TiOx）、窒化シリコン（SiN）、アル
ミニウム（Al）、酸化アルミニウム（Al2O3）なども好
ましく用いることができる。
以上の構成からなる半導体装置を用いて実際にサリサ
イド構造を形成する工程を第２図（ａ）〜（ｅ）で説明
する。
イド構造を形成する工程を第２図（ａ）〜（ｅ）で説明
する。
通常のMOS FETの工程を経て第２図（ａ）まで形成す
る。ゲート11の周りのSiO2膜12´はサイドウォール用に
2000Åの膜厚に化学気相成長（CVD）させパターニング
したものである。
る。ゲート11の周りのSiO2膜12´はサイドウォール用に
2000Åの膜厚に化学気相成長（CVD）させパターニング
したものである。
次に第２図（ｂ）の如く、表面にはい上がり防止層14
の窒化チタンをスパッタ法を使って約300Å程度の膜厚
で形成する。
の窒化チタンをスパッタ法を使って約300Å程度の膜厚
で形成する。
これを塩素系ガスを用いて異方性のリアクテイブ・イ
オン・エッチング（RIE）を行うことにより、第２図
（ｃ）に示すようにゲート11と素子分離酸化膜13の側壁
部分とSiO2のサイドウォール12に窒化チタンのはい上が
り防止層14を残し、ゲート11を露出させる。
オン・エッチング（RIE）を行うことにより、第２図
（ｃ）に示すようにゲート11と素子分離酸化膜13の側壁
部分とSiO2のサイドウォール12に窒化チタンのはい上が
り防止層14を残し、ゲート11を露出させる。
さらに第２図（ｄ）に示す如く、全面にチタン層19を
CVD法またはスパッタ法により600Å程度形成する。シリ
サイド化させる金属層には、チタン層以外にプラチナ
（Pt）、タンタル（Ta）、タングステン（Ｗ）、モリブ
デン（Mo）、パラジウム（Pd）、コバルト（Co）、ニッ
ケル（Ni）なども好ましく用いることができる。ソース
15、ドレイン16およびゲート11と接するチタン層19は、
熱処理を行うとシリコンと反応して低抵抗のシリサイド
層とポリサイド層が形成される。
CVD法またはスパッタ法により600Å程度形成する。シリ
サイド化させる金属層には、チタン層以外にプラチナ
（Pt）、タンタル（Ta）、タングステン（Ｗ）、モリブ
デン（Mo）、パラジウム（Pd）、コバルト（Co）、ニッ
ケル（Ni）なども好ましく用いることができる。ソース
15、ドレイン16およびゲート11と接するチタン層19は、
熱処理を行うとシリコンと反応して低抵抗のシリサイド
層とポリサイド層が形成される。
第５図に示すように、素子の能動領域（ソース35）か
らサイドウォール32ないし素子分離酸化膜35へと延在す
るようにチタン層39が形成される場合、チタン層39が層
の厚さ方向に結晶粒界42を生じる性質であるため、まず
チタン層39自体が下地に密着しにくい材料であり、した
がってチタン層39と下地をなすサイドウォール32ないし
素子分離酸化膜35との間には微小な隙間が発生すること
となる。同時に、結晶粒界42自体も微小な隙間であり、
加熱工程等で基板37をなすシリコンがこの微小な隙間に
吸い上げられる一種の毛細管現象が発生する。これがい
わゆるシリコンのはい上がりである。なお、このような
はい上がりを生じさせる微小な隙間は、チタンに限らず
遷移金属では同様に生じがちである。
らサイドウォール32ないし素子分離酸化膜35へと延在す
るようにチタン層39が形成される場合、チタン層39が層
の厚さ方向に結晶粒界42を生じる性質であるため、まず
チタン層39自体が下地に密着しにくい材料であり、した
がってチタン層39と下地をなすサイドウォール32ないし
素子分離酸化膜35との間には微小な隙間が発生すること
となる。同時に、結晶粒界42自体も微小な隙間であり、
加熱工程等で基板37をなすシリコンがこの微小な隙間に
吸い上げられる一種の毛細管現象が発生する。これがい
わゆるシリコンのはい上がりである。なお、このような
はい上がりを生じさせる微小な隙間は、チタンに限らず
遷移金属では同様に生じがちである。
このように、従来技術においては、第５図に示される
シリコンのはい上がりが生じていたが、本実施例ではこ
の両側壁部にチタンとの密着性が良好で組成の緻密な窒
化チタンのはい上がり防止層14を設けたため、側壁部か
らのシリコン原子の拡散をここで抑える働きがある。窒
化チタンは、結晶粒がチタンより緻密であり、結晶粒界
にシリコンが入り込めるような隙間が少なく、同時に下
地密着性もより良好である。したがって、工程途中で例
えば加熱履歴があったとしても、基板37をなすシリコン
が吸い上げられることがない。以上から、はい上がり防
止層14には、できるだけ緻密あるいは整然と結晶粒が配
列した隙間の少ない材料が選ばれるべきであるが、一般
に高融点金属の窒化物はこの条件を満たすものであり、
好適である。
シリコンのはい上がりが生じていたが、本実施例ではこ
の両側壁部にチタンとの密着性が良好で組成の緻密な窒
化チタンのはい上がり防止層14を設けたため、側壁部か
らのシリコン原子の拡散をここで抑える働きがある。窒
化チタンは、結晶粒がチタンより緻密であり、結晶粒界
にシリコンが入り込めるような隙間が少なく、同時に下
地密着性もより良好である。したがって、工程途中で例
えば加熱履歴があったとしても、基板37をなすシリコン
が吸い上げられることがない。以上から、はい上がり防
止層14には、できるだけ緻密あるいは整然と結晶粒が配
列した隙間の少ない材料が選ばれるべきであるが、一般
に高融点金属の窒化物はこの条件を満たすものであり、
好適である。
最後に未反応のチタン層19を（H2O2＋NH4OH）液で除
去し、シリサイド層21とポリサイド層20を残したのが第
２図（ｅ）である。
去し、シリサイド層21とポリサイド層20を残したのが第
２図（ｅ）である。
このように本実施例では、シリサイドのはい上がりを
防止したサリサイド構造を形成することによって、ソー
ス、ドレインの拡散層の低抵抗化が実現でき、トランジ
スタのコンダクタンスを低下させることなく素子構造の
微細化が可能になった。
防止したサリサイド構造を形成することによって、ソー
ス、ドレインの拡散層の低抵抗化が実現でき、トランジ
スタのコンダクタンスを低下させることなく素子構造の
微細化が可能になった。
以上のように本発明によれば、MOS FETにおいてサリ
サイド構造を形成する際のシリサイドのはい上がりを防
止することが可能になり、素子特性を劣化させずに素子
を微細化することができるようになった。
サイド構造を形成する際のシリサイドのはい上がりを防
止することが可能になり、素子特性を劣化させずに素子
を微細化することができるようになった。
特にサリサイド構造の形成は、素子構造の微細化によ
るコンダクタンスの低下を防ぐ技術であるが、実際には
素子が微細化するとわずかなはい上がりでも短絡が起き
るため従来は使えなかった。本発明はシリサイドのはい
上がり防止手段をとることによって、素子の微細化に必
要なサリサイド構造が使えるようになった。
るコンダクタンスの低下を防ぐ技術であるが、実際には
素子が微細化するとわずかなはい上がりでも短絡が起き
るため従来は使えなかった。本発明はシリサイドのはい
上がり防止手段をとることによって、素子の微細化に必
要なサリサイド構造が使えるようになった。
はい上がり防止層14を窒化チタン、配線層をチタン
等、はい上がり防止層と配線層とで同じ金属を含むよう
にすれば、同じ製造装置の中でガスの条件を変化させる
だけで両方の層を一気に形成できることによって、作業
歩留りが向上できる、能率が上がる等の効果がさらに得
られる。
等、はい上がり防止層と配線層とで同じ金属を含むよう
にすれば、同じ製造装置の中でガスの条件を変化させる
だけで両方の層を一気に形成できることによって、作業
歩留りが向上できる、能率が上がる等の効果がさらに得
られる。
第１図は本実施例の半導体装置の断面図、 第２図（ａ）〜（ｅ）は本実施例におけるサリサイド構
造の製造工程断面図、 第３図はサリサイド構造を示す断面図、 第４図は従来の問題点を示す断面図、 第５図はシリサイド形成時におけるシリコンの供給状態
を示す断面図である。 第１図および第２図において、 11はゲート、 12はサイドウォール、 12´はSiO2膜、 13は素子分離酸化膜、 14ははい上がり防止層、 15はソース、 16はドレイン、 17はシリコン基板、 18はゲート酸化膜、 19はチタン層、 20はポリサイド、 21はシリサイド層 を示す。
造の製造工程断面図、 第３図はサリサイド構造を示す断面図、 第４図は従来の問題点を示す断面図、 第５図はシリサイド形成時におけるシリコンの供給状態
を示す断面図である。 第１図および第２図において、 11はゲート、 12はサイドウォール、 12´はSiO2膜、 13は素子分離酸化膜、 14ははい上がり防止層、 15はソース、 16はドレイン、 17はシリコン基板、 18はゲート酸化膜、 19はチタン層、 20はポリサイド、 21はシリサイド層 を示す。
Claims (2)
- 【請求項１】サリサイド構造を形成するMOS型電界効果
トランジスタにおいて、 ゲート（11）のサイドウォール（12）の側壁部および素
子分離酸化膜（13）の側壁部にシリサイドに対する導電
性のはい上がり防止層（14）を備えてなることを特徴と
する半導体装置。 - 【請求項２】サリサイド構造を形成するMOS型電界効果
トランジスタの製造方法において、 素子分離酸化膜によって画定された素子領域に、側壁部
にサイドウォールを有するゲート電極ならびにソース・
ドレイン領域を形成した後、基板全面に導電性物質から
なるシリサイドのはい上がり防止層を形成する工程、 次いで異方性エッチングにより該サイドウォールならび
に該素子分離酸化膜の側壁部分を残して該はい上がり防
止層を除去する工程、 次いで基板全面に金属層を形成した後、熱処理によって
ゲート電極表面にポリサイド層、ならびにソース・ドレ
イン領域上にシリサイド層を形成する工程、さらに、 未反応の該金属層を除去する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041894A JP2657657B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041894A JP2657657B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01217909A JPH01217909A (ja) | 1989-08-31 |
| JP2657657B2 true JP2657657B2 (ja) | 1997-09-24 |
Family
ID=12620994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041894A Expired - Lifetime JP2657657B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2657657B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724051B1 (en) * | 2000-10-05 | 2004-04-20 | Advanced Micro Devices, Inc. | Nickel silicide process using non-reactive spacer |
| CN1943038A (zh) * | 2004-04-14 | 2007-04-04 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251261A (ja) * | 1985-08-30 | 1987-03-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62143473A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 半導体装置 |
| JPS63166271A (ja) * | 1986-12-27 | 1988-07-09 | Fujitsu Ltd | Ｍｉｓ型半導体装置の製造方法 |
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| JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-02-26 JP JP63041894A patent/JP2657657B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01217909A (ja) | 1989-08-31 |
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