KR100340868B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것이다. 본 발명의 게이트 전극 형성방법은,필드 산화막이 구비된 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 금속막을 증착하고, 상기 금속막을 소정 부분 패터닝하는 단계; 상기 금속막이패터닝된반도체 기판 상부에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막과상기 패터닝된금속막을 반응시켜,상기 패터닝된 금속막을 둘러싼폴리실리콘막을 실리사이드화하는 단계; 및 상기반도체 기판 상부 및 상기 필드 산화막 상부에실리사이드화 되지 않은상태로 남아 있는폴리실리콘막을 제거하여, 상기 금속막과 상기 금속막을 둘러싼 금속 실리사이드막으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 구체적으로는 티타늄 실리사이드막을 포함하는 반도체 소자의 게이트 전극의 형성방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막으로 형성되거나 또는 전도 특성을 더욱 개선시키기 위하여, 불순물이 도핑된 폴리실리콘막과 텅스텐 실리사이드막(WSi2)의 적층막으로 형성된다.
그러나, 상기한 텅스텐 실리사이드는 약 100μΩ-㎝의 비교적 큰비저항을 가지고 있어, 1기가 디램 이상의 게이트 전극으로 사용하기 어렵다.
이에 종래에는 텅스텐 실리사이드막보다 전도 특성이 우수한, 즉 18μΩ-㎝의 비저항을 갖는 티타늄 실리사이드막(TiSi2)을 폴리실리콘막 상부에 적층하여 게이트 전극을 형성하는 방법이 제안되었는데, 이에 대하여 첨부도면 도 1을 참조하여 설명한다.
도 1을 참조하여, 필드 산화막(1)이 형성된 반도체 기판(10) 상부에 게이트 산화막(2)을 열성장 또는 증착 방식에 의하여 형성한다음, 게이트 산화막(2) 상부에 불순물이 도핑된 폴리실리콘막(3)을 증착한다. 그후, 도핑된 폴리실리콘막(3) 상부에 스퍼터링 방식에 의하여 티타늄 실리사이드막(4)을 증착한다. 이때, 티타늄 실리사이드막(4)은 증착시 비정질 상태이므로, 결정질 상태(C54)를 갖도록 티타늄 실리사이드막(4) 증착후 열처리 공정을 실시해준다. 그후, 티타늄 실리사이드막(4) 상부에 이후 셀프 얼라인 콘택홀(self align contact hole)을 형성하기 위하여, 하드 마스크막(5)을 증착한다. 그 다음, 하드 마스크막(5), 티타늄 실리사이드막(4) 및 폴리실리콘막(3)을 소정 부분 패터닝하여 게이트 전극(6)을 형성한다. 그후, 게이트 전극(6) 양측의 반도체 기판(10)에 저농도 불순물을 주입한다. 그리고나서, 반도체 기판(10) 결과물 상부에 산화막을 증착한다음, 산화막을 비등방성 블랭킷 식각을 진행하여, 게이트 전극(6) 양측벽에 스페이서(7)를 형성한다. 스페이서(7) 및 게이트 전극(6)을 마스크로 하여, 노출된 반도체 기판(10)에 고농도 불순물을 주입하므로써, 소오스, 드레인 영역(8a,8b)이 형성된다.
상기한 티타늄 실리사이드막은 증착시 저항이 높은 비정질 상태로 형성되므로, 증착후 저저항을 갖는 결정질 상태가 되도록 반드시 열처리 공정을 실시해주어야 한다. 그러나, 상기 티타늄 실리사이드막은 열 안정성이 매우 나빠서, 상기 열처리 공정을 진행하게 되면, 티타늄 실리사이드막의 실리콘 원자들이 폴리실리콘막으로 이동되어, 폴리실리콘막과의 계면에서 응집 현상(agglomeration)이 발생된다. 이러한 응집 현상은 티타늄 실리사이드막의 비저항을 증대시키고, 심할 경우, 게이트 전극내에 보이드가 발생되어, 게이트 전극의 전도 특성을 저하시킨다.
더욱이, 티타늄 실리사이드막 자체를 스퍼터링 방식으로 형성하게 되면, 다량의 파티클이 발생되는 문제점 또한 상존한다.
따라서, 본 발명의 목적은 게이트 전극의 전도 특성을 개선할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11-반도체 기판 12-필드 산화막
13-게이트 산화막 14-티타늄 금속막
15-폴리실리콘막 16-티타늄 실리사이드막
17-스페이서
상기한 본 발명의 목적을 달성하기 위하여,본 발명은필드 산화막이 구비된 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 금속막을 증착하고, 상기 금속막을 소정 부분 패터닝하는 단계; 상기 금속막이패터닝된반도체 기판 상부에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막과상기 패터닝된금속막을 반응시켜,상기 패터닝된 금속막을 둘러싼폴리실리콘막을 실리사이드화하는 단계; 및 상기반도체 기판 상부 및 상기 필드 산화막 상부에실리사이드화 되지 않은상태로 남아 있는폴리실리콘막을 제거하여, 상기 금속막과 상기 금속막을 둘러싼 금속 실리사이드막으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
여기서, 금속막으로는 티타늄, 몰리브덴, 텅스텐, 탄탈륨, 알루미늄, 크롬, 코발트 및 백금 중 선택되는 하나의 금속막이 이용되고, 상기 금속막은 물리적 증착 방식 또는 화학 기상 증착 방식으로 형성된다.
또한, 상기 폴리실리콘막과 금속막을 반응시키는 단계는, 급속 단시간 열처리 또는 튜브 어닐링 방식을 진행하여, 폴리실리콘막과 금속막을 반응시키는 것을 특징으로 한다. 이때, 상기 폴리실리콘막과 금속막을 반응시키기 위한 온도는 약 400 내지 1000℃인 것을 특징으로 한다.
상기 금속막의 두께는 200 내지 2000Å인 것을 특징으로 하고, 상기 폴리실리콘막의 두께는 50 내지 500Å인 것을 특징으로 한다.
본 발명에 의하면, 티타늄 금속막을 게이트 전극의 형태로 패터닝한다음, 그 표면에 폴리실리콘막을 형성한다. 그후, 소정의 열처리 공정을 진행하여, 티타늄 금속막과 폴리실리콘막이 반응시키어 티타늄 실리사이드막을 형성한다. 이에따라, 티타늄 금속막과 티타늄 금속막을 덮고 있는 티타늄 실리사이드막으로 게이트 전극이 형성된다. 따라서, 티타늄 실리사이드막을 형성한 후, 결정화 공정을 수행하기 위한 열처리 공정을 배제되어, 폴리실리콘막과의 계면에서 응집 현상을 방지할 수있다. 또한, 티타늄 실리사이드막이 선택적으로 형성되므로, 티타늄 실리사이드막 자체를 형성하는 공정이 배제되어, 파티클 발생을 줄일 수 있다. 또한, 게이트 전극이 티타늄 금속막과, 티타늄 금속 실리사이드막으로 형성되므로, 종래의 폴리사이드 구조의 게이트 전극보다 전도 특성을 한층 더 개선시킬 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 트랜치 방식으로 필드 산화막(12)이 형성된 반도체 기판(11) 상부에 게이트 산화막(13)을 공지의 열성장 또는 증착 방식에 의하여 형성한다음, 게이트 산화막(13) 상부에 티타늄 금속막(14)을 소정 두께, 예를들어 200 내지 2000Å 두께로 물리적 증착 방식 또는 화학적 증착 방식에 의하여 증착한다. 이어서, 티타늄 금속막(14)을 게이트 전극의 형태로 패터닝한다. 그리고나서, 반도체 기판(11) 결과물 상부에 폴리실리콘막(15)을 50 내지 500Å의 두께로 형성한다. 여기서, 폴리실리콘막(15)은 도핑된 폴리실리콘막이거나, 비도핑된 폴리실리콘막이 모두 사용될 수 있다.
그 다음, 도 2b에 도시된 바와 같이, 상기 반도체 기판 결과물을 열처리 한다. 이때, 열처리 공정은 약 400 내지 1000℃의 온도에서 급속 단시간 열처리로 진행되거나, 또는 튜브 어닐링으로 진행된다. 그러면, 티타늄 금속막(14)을 덮고 있는 폴리실리콘막(15)은 티타늄 금속막(14)와 반응하여, 즉 실리사이드화하여,티타늄 실리사이드막(16)이 된다. 한편, 반도체 기판(11) 상부 및 필드 산화막(12) 상부에 있는 폴리실리콘막(15)은 반응되지 않은 상태로 남아있게 된다.
그후, 도 2c에 도시된 바와 같이, 반응하지 않은 폴리실리콘막(15)을 공지의 습식 식각 또는 건식 식각법으로 제거한다. 이에따라, 티타늄 금속막(14)과 티타늄 금속막(14)을 둘러싼 티타늄 실리사이드막(16)으로게이트 전극이 형성된다.
이어서, 도 2d에서와 같이,게이트 전극이 형성된 반도체 기판(11) 상부에 절연막을 증착하고, 절연막을 비등방성 블랭킷 식각하여,게이트 전극의 양측벽에 스페이서(17)를 형성한다. 그후, 도면에는 도시되지 않았지만, 노출된 반도체 기판(11)에 불순물을 주입하여 소오스, 드레인 영역을 형성한다.
본 실시예에서는 상기 게이트 전극을 구성하는 금속으로 티타늄을 사용하였지만, 여기에 국한되지 않고, 몰리브덴, 텅스텐, 탄탈륨, 알루미늄, 크롬, 코발트 및 백금등 전이 금속막이면 모두 이용할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 티타늄 금속막을 게이트 전극의 형태로 패터닝한다음, 그 표면에 폴리실리콘막을 형성한다. 그후, 소정의 열처리 공정을 진행하여, 티타늄 금속막과 폴리실리콘막이 반응시키어 티타늄 실리사이드막을 형성한다. 이에따라, 티타늄 금속막과 티타늄 금속막을 덮고 있는 티타늄 실리사이드막으로 게이트 전극이 형성된다. 따라서, 티타늄 실리사이드막을 형성한 후, 결정화 공정을 수행하기 위한 열처리 공정을 배제되어, 폴리실리콘막과의 계면에서 응집 현상을 방지할 수 있다.
또한, 티타늄 실리사이드막이 선택적으로 형성되므로, 티타늄 실리사이드막 자체를 형성하는 공정이 배제되어, 파티클 발생을 줄일 수 있다.
또한, 게이트 전극이 티타늄 금속막과, 티타늄 금속 실리사이드막으로 형성되므로, 종래의 폴리사이드 구조의 게이트 전극보다 전도 특성을 한층 더 개선시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 필드 산화막이 구비된 반도체 기판상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 금속막을 증착하고, 상기 금속막을 소정 부분 패터닝하는 단계;상기 금속막이패터닝된반도체 기판 상부에 폴리실리콘막을 증착하는 단계;상기 폴리실리콘막과상기 패터닝된금속막을 반응시켜,상기 패터닝된 금속막을 둘러싼폴리실리콘막을 실리사이드화하는 단계; 및상기반도체 기판 상부 및 상기 필드 산화막 상부에실리사이드화 되지 않은상태로 남아 있는폴리실리콘막을 제거하여, 상기 금속막과 상기 금속막을 둘러싼 금속 실리사이드막으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 금속막은 티타늄, 몰리브덴, 텅스텐, 탄탈륨, 알루미늄, 크롬, 코발트 및 백금 중 선택되는 하나의 금속막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 금속막은 물리적 증착 방식 또는 화학 기상 증착 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막과 금속막을 반응시키는 단계는, 급속 단시간 열처리 또는 튜브 어닐링 방식을 진행하여, 폴리실리콘막과 금속막을 반응시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 4 항에 있어서, 상기 폴리실리콘막과 금속막을 반응시키기 위한 온도는 약 400 내지 1000℃인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 금속막의 두께는 200 내지 2000Å인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막의 두께는 50 내지 500Å인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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| KR100685904B1 (ko) * | 2005-10-04 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990050861A (ko) * | 1997-12-17 | 1999-07-05 | 구본준 | 모스팻(moset) 및 그의 제조방법 |
-
1999
- 1999-12-27 KR KR1019990062586A patent/KR100340868B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990050861A (ko) * | 1997-12-17 | 1999-07-05 | 구본준 | 모스팻(moset) 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010058332A (ko) | 2001-07-05 |
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