KR100314279B1 - 재산화 공정에 의한 불량을 방지할 수 있는 반도체 소자의게이트 전극 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 있어서, 게이트 산화막의 재산화 공정에서 게이트 전극에서 불량이 발생하는 것을 방지하기 위한 방법에 관한 것이다.
본 발명의 반도체 소자 게이트 전극 형성 방법은 반도체 기판 상부에 게이트 산화막과, 불순물이 도핑된 폴리 실리콘막, 도전용 금속막을 차례로 형성하는 단계와, 리소그라피 공정을 통하여 도전용 금속막과, 도핑된 폴리 실리콘막을 소정 형태로 식각하는 단계와, 상기 결과물 상에 산화 방지용 폴리 실리콘막을 형성한 후에 열처리 공정을 진행하여 도전용 금속막의 표면을 금속 실리사이드막으로 상변화시키는 단계와, 상기 남아있는 산화 방지용 폴리 실리콘막을 제거한 후에 재산화 공정을 진행하는 단계를 포함한다.

Description

재산화 공정에 의한 불량을 방지할 수 있는 반도체 소자의 게이트 전극 형성 방법{METHOD OF FORMING GATE ELECTRODE WHICH CAPABLE OF PREVENTING FAIL OF THAT INDUCED FROM RE-OXIDATION PROCESS IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 보다 구체적으로는 게이트 산화막의 재산화 공정에서 게이트 전극에 불량이 발생하는 것을 방지할 수 있는 방법에 관한 것이다.
반도체 소자는 단순한 트랜지스터로부터 초고집적 회로(Very Large Scale Integration: VLSI)로 점차 발달해감에 따라 제작 비용이나 성능 등 많은 부분에서 큰 발전을 이루어왔다. 이러한 발전이 가능했던 이유 중의 하나가 회로 소자의 크기를 감소시킬 수 있었던 이유에 있다.
이러한 회로 소자의 가장 기본적인 것이 MOS 트랜지스터(Metal Oxide Semiconductor Transistor) 또는 IGFET(Insulated-Gate Field Effect Transistor) 등의 고집적 소자이다. 특히, 상기와 같은 MOS 트랜지스터의 크기를 감소시킬 수록 더욱 정밀하고, 집적도가 높은 회로를 제조하는 것이 가능해진다.
일반적으로 게이트 전극은 MOS 트랜지스터를 선택하기 위한 전극으로서, 주로 불순물이 도핑된 폴리 실리콘(Poly Silicon)막으로 형성하는데, 최근에는 게이트 전극의 비저항을 낮추기 위해서, 불순물이 도핑된 폴리 실리콘막과 텅스텐 실리사이드막(WSi2) 또는, 도핑된 폴리 실리콘막과 티타늄 실리사이드막(TiSi2)의 적층 구조로 형성한다.
그러나, 상기와 같은 도핑된 폴리 실리콘막과 금속 실리사이드막의 적층 구조로 게이트 전극을 형성하는 경우에는, 낮은 집적도를 갖는 반도체 소자에는 용이하게 사용될 수 있지만, 현재의 고집적 반도체 소자의 미세 게이트 전극으로는 낮은 저항값을 얻을 수 없어서 이를 사용하는데 문제점이 있다.
즉, 텅스텐 실리사이드막의 비저항은 약 100 uΩ-㎝의 값을 가지는데, 1 Gb DRAM(Dynamic Random Access Memory) 이상의 메모리 소자에서는 가는 선폭에서 고속으로 동작하는 소자를 얻기 위해서, 게이트 전극의 저항을 더욱 감소시켜야 한다.
따라서, 종래에는 약 10 uΩ-㎝의 비저항값을 갖고, 텅스텐 실리사이드막 또는 티타늄 실리사이드막보다 전도 특성이 우수한 텅스텐(W), 티타늄(Ti), 또는 몰리브덴(Mo) 등의 단일 금속을 폴리 실리콘막 상부에 적층하여 게이트 전극을 형성하는 방법이 제안되었다.
도 1a 내지 도 1e를 참조하여 종래의 게이트 전극의 형성 방법을 설명하면 다음과 같다.
먼저, 도 1a를 참조하면, 반도체 기판(1) 상에 게이트 산화막(2)을 열 성장 또는 증착 방식에 의하여 형성한 다음, 상기 게이트 산화막(2) 상에 불순물이 도핑된 폴리 실리콘막(3)을 소정 두께로 증착한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 도핑된 폴리 실리콘막(3) 상부에 티타늄 또는 텅스텐 등의 도전용 금속막을 증착하고, 공지의 포토 리소그라피(Photo Lithography) 방식을 통해 도전용 금속막과, 도핑된 폴리 실리콘막(3)을 식각하여 게이트 전극을 형성한다. 이 때, 설명되지 않은 부호 4는 패터닝이 이루어진 도전용 금속막을 나타낸다.
다음으로, 도 1c에 도시된 바와 같이, 게이트 전극을 형성하기 위한 식각 공정 과정에서 반도체 기판(1) 상부의 게이트 산화막(2) 표면에 발생된 손상 및 식각 잔재물을 제거하고, 게이트 산화막(2)의 신뢰성을 회복하기 위하여 반도체 기판(1) 결과물을 재산화 한다. 이 때, 재산화 공정은 예를 들어, 800 ℃와 같은 소정의 온도 이상에서 열산화하는 것으로, 재산화 공정에 의하여 도전용 금속막(4)의 측면 부분이 크게 산화되어 산화막(5)을 형성하게 되는데, 이는 일반적으로 금속이 산화에 매우 약하기 때문이다.
상기와 같이, 게이트 전극의 전도성을 결정하는 도전용 금속막(4a)은 재산화 공정에서 대부분이 산화 반응을 일으키게 되어, 게이트 전극의 모양을 파괴하게 된다.
재산화 공정 시에 나타나는 상기와 같은 현상은, 금속을 이용하여 게이트 전극을 형성하는 경우에 나타나는 가장 큰 문제점으로서, 게이트 전극을 구성하는 도전용 금속막(4a)의 유효 선폭이 상당히 감소하여 게이트 전극의 전도 특성을 확보하기 어렵게 만든다.
결국, 게이트 전극의 유효 폭이 감소할수록 게이트 전극의 저항이 증가되고, 소자의 동작 및 신뢰성이 저하되는 것이다.
상기와 같은 문제점을 해결하기 위하여, 다마신(Damascene) 공정을 이용하여 게이트 전극을 형성하는 방법도 시도되고 있으나, 이러한 방법은 후에 이어지는 자기 정합 콘택 공정에서 문제점을 드러내고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 도핑된 폴리 실리콘막과 도전용 금속막의 적층 구조를 소정 형태로 패터닝하여 게이트 전극을 형성한 후에, 도전용 금속막 표면에 산화를 방지할 수 있는 금속 실리사이드막을 형성함으로써, 재산화 공정에 의한 게이트 전극의 불량을 방지하는 반도체 소자의 게이트전극 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른, 반도체 소자의 게이트 전극을 형성하는 방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
20: 반도체 기판 21: 게이트 산화막
22: 도핑된 폴리 실리콘막 23: 도전용 금속막
24: 산화 방지용 폴리 실리콘막 23B: 금속 실리사이드막
상기한 목적을 달성하기 위하여, 본 발명의 반도체 소자 게이트 전극 형성 방법은 반도체 기판 상부에 게이트 산화막과, 불순물이 도핑된 폴리 실리콘막, 도전용 금속막을 차례로 형성하는 단계와, 공지의 포토 리소그라피 공정을 통하여 도전용 금속막과, 도핑된 폴리 실리콘막을 소정 형태로 식각하는 단계와, 상기 결과물 상에 산화 방지용 폴리 실리콘막을 형성한 후에 열처리 공정을 진행하여 도전용 금속막의 표면을 금속 실리사이드막으로 상변화시키는 단계와, 산화 방지용 폴리 실리콘막을 제거한 후에 재산화 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.
상기 도전용 금속막은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 알루미늄(Al), 크롬(Cr), 코발트(Co), 백금(Pt) 등 도전성이 우수한 금속을 사용하는 것을 특징으로 한다.
상기 도전용 금속막은 물리적 기상 증착법(Physical Vapor Deposition: PVD) 또는 화학적 기상 증착법(Chemical Vapor Deposition: CVD)으로 형성하는 것을 특징으로 한다.
상기 도전용 금속막은 200 내지 2,000 Å의 두께로 형성하는 것을 특징으로 한다.
상기 산화 방지용 폴리 실리콘막은 도핑된 폴리 실리콘막, 또는 도핑되지 않은 폴리 실리콘막을 사용하는 것을 특징으로 한다.
상기 산화 방지용 폴리 실리콘막은 화학적 기상 증착법, PE-CVD(Plasma Enhanced CVD), 또는 물리적 기상 증착법(PVD) 중의 어느 한 가지 방법을 사용하는 것을 특징으로 한다.
상기 산화 방지용 폴리 실리콘막은 50 내지 500 Å의 두께로 형성하는 것을 특징으로 한다.
상기 열처리 공정은 400 내지 1,000 ℃의 온도에서, 급속 열처리 공정(Rapid Thermal Annealing: RTA) 또는 튜브 열처리(Tube Annealing)로 진행하는 것을 특징으로 한다.
상기 산화 방지용 폴리 실리콘막은 건식 식각 또는 습식 식각 방법으로 제거하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 재산화 공정을 진행하기 전에 게이트 전극의 표면에 산화를 방지할 수 있는 금속 실리사이드막을 형성함으로써, 재산화 공정에서 발생하는 게이트 전극의 불량을 방지한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도이다. 도면을 참조하여, 본 발명의 게이트 전극 형성 방법을 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 게이트 산화막(21)을 열 성장 또는 증착 방식에 의하여 형성한 다음, 상기 게이트 산화막(21) 상에불순물이 도핑된 폴리 실리콘막(22)을 소정 두께로 증착한다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 도핑된 폴리 실리콘막(22) 상부에 도전용 금속막을 증착하고, 포토 리소그라피 공정을 통하여 도전용 금속막과, 도핑된 폴리 실리콘막(22)을 소정 형태로 패터닝 한다. 부호 23은 패터닝이 이루어진 도전용 금속막을 나타낸다.
상기 도전용 금속막은 게이트 전극의 비저항을 낮추기 위해서, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 알루미늄(Al), 크롬(Cr), 코발트(Co), 백금(Pt) 등 도전성이 우수한 금속을 사용하는데, 물리적 기상 증착법(PVD) 또는 화학적 기상 증착법(CVD)을 사용하여, 200 내지 2,000 Å의 두께로 형성한다.
이 때, 게이트 전극을 패터닝하는 리소그라피 공정에서 게이트 산화막(21)의 표면이 손상되고, 식각 잔재물이 발생하게 되는데, 손상된 게이트 산화막(21)의 신뢰성을 회복하고, 식각 잔재물을 제거하기 위하여 재산화 공정을 진행하게 된다.
이러한 재산화 공정을 진행하기 전에, 도 2c에 도시된 바와 같이, 게이트 전극이 덮이도록 산화 방지용 폴리 실리콘막(24)을 형성한다. 이는 이 후의 재산화 공정에서 도전용 금속막(23)과, 도핑된 폴리 실리콘막(22a)이 산화되는 것을 방지하기 위한 것으로, 도핑된 폴리 실리콘막 또는 도핑되지 않은 폴리 실리콘막을 사용할 수 있다.
상기 산화 방지용 폴리 실리콘막(24)은 화학적 기상 증착법(CVD), PE-CVD, 또는 물리적 기상 증착법(PVD) 중의 어느 한 가지 방법을 사용하여 50 내지 500 Å의 두께로 형성하는 것이 바람직하다.
그리고 나서, 40 내지 1,000 ℃의 온도에서 급속 열처리 또는 튜브 열처리 공정을 진행하면, 도 2d에 도시된 바와 같이, 도전용 금속막(23)과 산화 방지용 폴리 실리콘막(24) 및 도핑된 폴리 실리콘막(22a)이 반응하여 도전용 금속막(23) 표면에 금속 실리사이드막(23B)이 형성된다.
그 후에, 도 2e에 도시된 바와 같이, 도전용 금속막(23)과 반응하지 않고, 남아있는 산화 방지용 폴리 실리콘막(24)을 건식 식각 또는 습식 식각 방법으로 제거하고, 재산화 공정을 진행하여 손상된 게이트 산화막(21)을 회복시킨다.
이 때, 재산화 공정을 거치더라도, 게이트 전극을 구성하는 도전용 금속막(23A)은 표면에 형성된 금속 실리사이드막(23B)에 의하여 손상이 방지되기 때문에, 도전용 금속막(23A)의 선폭이 감소하거나, 게이트 전극의 모양이 파괴되는 것을 막을 수 있다.
그 후에, 공지된 순서에 의거하여, 게이트 전극의 측면에 스페이서를 형성하고, 불순물 이온을 주입하여 소오스/드레인 영역을 형성함으로써 게이트 전극을 완성시킨다.
상기에서는 도전용 금속막을 이용하여 게이트 전극을 형성하는 경우를 예로 들어 설명하였으나, 게이트 전극뿐만 아니라 워드 라인이나, 비트 라인 등 금속막을 이용하여 금속 라인을 형성하는 경우에도 동일하게 적용 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명의 게이트 전극 형성 방법에 따르면, 게이트 전극을 형성하는 도전용 금속막이 재산화 공정에서 산화되는 것을 방지함으로써, 게이트 전극의 모양이 파괴되는 것을 막을 수 있다.
따라서, 정밀한 패턴의 게이트 전극을 형성하고, 금속을 이용한 게이트 전극의 전도 특성이 약화되는 것을 방지함으로써, 반도체 소자의 동작 특성을 향상시키고, 신뢰성을 확보할 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

  1. 반도체 기판 상부에 게이트 산화막과, 불순물이 도핑된 폴리 실리콘막, 도전용 금속막을 차례로 형성하는 단계와,
    리소그라피 공정을 통하여 도전용 금속막과, 도핑된 폴리 실리콘막을 소정 형태로 식각하는 단계와,
    상기 결과물 상에 산화 방지용 폴리 실리콘막을 형성한 후에 열처리 공정을 진행하여 도전용 금속막의 표면을 금속 실리사이드막으로 상변화시키는 단계와,
    상기 남아있는 산화 방지용 폴리 실리콘막을 제거한 후에 재산화 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서, 상기 도전용 금속막은
    텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 알루미늄(Al), 크롬(Cr), 코발트(Co), 백금(Pt) 등 도전성이 우수한 금속 중의 어느 한 가지를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 2 항에 있어서, 상기 도전용 금속막은
    물리적 기상 증착법, 또는
    화학적 기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트전극 형성 방법.
  4. 제 3 항에 있어서, 상기 도전용 금속막은
    200 내지 2,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 1 항에 있어서, 상기 산화 방지용 폴리 실리콘막은
    도핑된 폴리 실리콘막, 또는
    도핑되지 않은 폴리 실리콘막을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제 5 항에 있어서, 상기 산화 방지용 폴리 실리콘막은
    화학적 기상 증착법, PE-CVD, 또는 물리적 기상 증착법 중의 어느 한 가지 방법을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제 6 항에 있어서, 상기 산화 방지용 폴리 실리콘막은
    50 내지 500 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제 1 항에 있어서, 상기 열처리 공정은
    급속 열처리 공정, 또는
    튜브 열처리 공정인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제 8 항에 있어서, 상기 열처리 공정은
    400 내지 1,000 ℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  10. 제 1 항에 있어서, 상기 남아있는 산화 방지용 폴리 실리콘막은
    건식 식각, 또는
    습식 식각 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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