JP2000243725A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000243725A JP2000243725A JP11041849A JP4184999A JP2000243725A JP 2000243725 A JP2000243725 A JP 2000243725A JP 11041849 A JP11041849 A JP 11041849A JP 4184999 A JP4184999 A JP 4184999A JP 2000243725 A JP2000243725 A JP 2000243725A
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Abstract
(57)【要約】
【課題】シリサイドと金属配線の接続構造を有する半導
体装置に関し、シリサイドと金属配線の接続構造を有す
る半導体装置こと。 【解決手段】半導体層１の第１の領域Ｂの表面に形成さ
れた金属シリサイドよりなる第１の導電層１０ｂと、第
１の導電層１０ｂと半導体層１を覆う第１の絶縁膜１１
と、第１の絶縁膜１１のうち第１の導電層１０ｂの上に
形成されたホール１１ｂと、ホール１１ｂ内面と第１の
絶縁膜１１の上に沿って形成されて第１の導電膜１０ｂ
に接続され且つ高融点金属シリサイド又は溶融温度１７
００℃以上の高融点金属よりなる第２の導電層１２と、
第２の導電層１２の上に形成されて配線又はプラグとし
て用いられる第３の導電層１４と、第３の導電層１４と
第１の絶縁膜１１を覆う第２の絶縁膜１８と、半導体層
１の第２の領域Ａの上方にあって、第２の絶縁膜１８の
上に形成されたキャパシタ素子Ｑとを含む。
体装置に関し、シリサイドと金属配線の接続構造を有す
る半導体装置こと。 【解決手段】半導体層１の第１の領域Ｂの表面に形成さ
れた金属シリサイドよりなる第１の導電層１０ｂと、第
１の導電層１０ｂと半導体層１を覆う第１の絶縁膜１１
と、第１の絶縁膜１１のうち第１の導電層１０ｂの上に
形成されたホール１１ｂと、ホール１１ｂ内面と第１の
絶縁膜１１の上に沿って形成されて第１の導電膜１０ｂ
に接続され且つ高融点金属シリサイド又は溶融温度１７
００℃以上の高融点金属よりなる第２の導電層１２と、
第２の導電層１２の上に形成されて配線又はプラグとし
て用いられる第３の導電層１４と、第３の導電層１４と
第１の絶縁膜１１を覆う第２の絶縁膜１８と、半導体層
１の第２の領域Ａの上方にあって、第２の絶縁膜１８の
上に形成されたキャパシタ素子Ｑとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、高融点金属又は高融
点金属シリサイドと金属配線の接続構造を有する半導体
装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、高融点金属又は高融
点金属シリサイドと金属配線の接続構造を有する半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ(dynamic random access memor
y)と半導体論理回路を混載した半導体装置においては、
シリサイド層又はサリサイド構造に金属配線を接続する
構造が採用されている。そのような半導体装置のうち論
理回路においては、例えば図１に示すようなＭＯＳトラ
ンジスタと金属配線を接続する構造を有している。
y)と半導体論理回路を混載した半導体装置においては、
シリサイド層又はサリサイド構造に金属配線を接続する
構造が採用されている。そのような半導体装置のうち論
理回路においては、例えば図１に示すようなＭＯＳトラ
ンジスタと金属配線を接続する構造を有している。
【０００３】図１において、ＭＯＳトランンジスタ100
は、シリコン基板101 の上にゲート絶縁膜102 を挟んで
形成されたゲート電極103 と、ゲート電極103 の両側の
斜め下方に形成されたソース領域104 、ドレイン領域10
5 とを有している。それらのソース領域104 とドレイン
領域105 は、シリコン基板101 の不純物拡散層104a、10
5aの上にシリサイド層104b、105bが自己整合的に形成さ
れたサリサイド構造を有している。また、ゲート電極10
3 は、不純物含有の多結晶シリコン層103aの上にシリサ
イド層103bが自己整合的に形成されたサリサイド構造
か、或いは、多結晶シリコン層103aの上にシリサイド層
103bがＣＶＤ法により形成されたポリサイド構造を有し
ている。
は、シリコン基板101 の上にゲート絶縁膜102 を挟んで
形成されたゲート電極103 と、ゲート電極103 の両側の
斜め下方に形成されたソース領域104 、ドレイン領域10
5 とを有している。それらのソース領域104 とドレイン
領域105 は、シリコン基板101 の不純物拡散層104a、10
5aの上にシリサイド層104b、105bが自己整合的に形成さ
れたサリサイド構造を有している。また、ゲート電極10
3 は、不純物含有の多結晶シリコン層103aの上にシリサ
イド層103bが自己整合的に形成されたサリサイド構造
か、或いは、多結晶シリコン層103aの上にシリサイド層
103bがＣＶＤ法により形成されたポリサイド構造を有し
ている。
【０００４】そのようなＭＯＳトランンジスタ100 は層
間絶縁膜106 に覆われ、その層間絶縁膜106 にはソース
領域104 、ドレイン領域105 、ゲート電極103 につなが
る第１〜第３のホール106a,106b,106cが形成されてい
る。そして、第１〜第３のホール106a,106b,106c内で
は、チタンよりなるコンタクト金属層107a,107b,107c
と、窒化チタンよりなるバリア金属層108a,108b,108c
と、タングステンよりなるプラグ109 が順に形成されて
いる。
間絶縁膜106 に覆われ、その層間絶縁膜106 にはソース
領域104 、ドレイン領域105 、ゲート電極103 につなが
る第１〜第３のホール106a,106b,106cが形成されてい
る。そして、第１〜第３のホール106a,106b,106c内で
は、チタンよりなるコンタクト金属層107a,107b,107c
と、窒化チタンよりなるバリア金属層108a,108b,108c
と、タングステンよりなるプラグ109 が順に形成されて
いる。
【０００５】さらに、層間絶縁膜106 上には第１〜第３
のホール106a,106b,106c内のプラグ109 に接続されるタ
ングステンよりなる配線110,111,112 が形成されてい
る。以上のようなＭＯＳトランンジスタ100 、層間絶縁
膜106 、プラグ109 、配線110,111,112 の形成を終えた
後に、メモリセル領域でキャパシタを形成することにな
る。
のホール106a,106b,106c内のプラグ109 に接続されるタ
ングステンよりなる配線110,111,112 が形成されてい
る。以上のようなＭＯＳトランンジスタ100 、層間絶縁
膜106 、プラグ109 、配線110,111,112 の形成を終えた
後に、メモリセル領域でキャパシタを形成することにな
る。
【０００６】
【発明が解決しようとする課題】しかし、上記したプラ
グ109 を形成した後に、ホール106a,106b,106c内に７０
０℃程度の熱が加わると、プラグ109 とシリサイド層10
4b、105bとのコンタクト抵抗が増加することを本願発明
者が発見した。これは、次のような理由によるものと考
えられる。
グ109 を形成した後に、ホール106a,106b,106c内に７０
０℃程度の熱が加わると、プラグ109 とシリサイド層10
4b、105bとのコンタクト抵抗が増加することを本願発明
者が発見した。これは、次のような理由によるものと考
えられる。
【０００７】即ち、コンタクト金属層107a,107c をチタ
ンにより構成すると、チタンの融点が１６６０℃と比較
的低い温度であるために、チタン製のコンタクト金属層
107a,107c とシリサイド層104b、105bの接続部分での耐
熱性が十分でないことによるものであるか、又は、シリ
サイド層103b、104b、105b中のシリコンがコンタクト金
属中に拡散することによりコンタクト抵抗が上昇したと
考えられる。
ンにより構成すると、チタンの融点が１６６０℃と比較
的低い温度であるために、チタン製のコンタクト金属層
107a,107c とシリサイド層104b、105bの接続部分での耐
熱性が十分でないことによるものであるか、又は、シリ
サイド層103b、104b、105b中のシリコンがコンタクト金
属中に拡散することによりコンタクト抵抗が上昇したと
考えられる。
【０００８】そのようなコンタクト金属層とシリサイド
層とのコンタクト抵抗が上昇するような温度の熱が加え
られる工程として、メモリセル領域にキャパシタ誘電体
膜を形成する工程が例に挙げられる。本発明の目的は、
絶縁膜のホールを通して形成されるコンタクト金属層と
その下のシリサイド層とのコンタクト抵抗の熱処理によ
る増加を防止することができる半導体装置及びその製造
方法を提供することにある。
層とのコンタクト抵抗が上昇するような温度の熱が加え
られる工程として、メモリセル領域にキャパシタ誘電体
膜を形成する工程が例に挙げられる。本発明の目的は、
絶縁膜のホールを通して形成されるコンタクト金属層と
その下のシリサイド層とのコンタクト抵抗の熱処理によ
る増加を防止することができる半導体装置及びその製造
方法を提供することにある。
【０００９】
【課題を解決するための手段】上記した課題は、図２〜
図７に例示するように、第１の領域（Ｂ）で半導体層
（１、４）上に形成された金属シリサイド又は高融点金
属よりなる第１の導電層（５，１０ｂ）と、前記第１の
導電層（５，１０ｂ）と前記半導体層（１、４）を覆う
第１の絶縁膜（１１）と、前記第１の絶縁膜（１１）の
うち前記第１の導電層（５，１０ｂ）の上に形成された
ホール（１１ｂ，１１ｃ）と、前記ホール（１１ｂ、１
１ｃ）内面に沿って形成されて前記第１の導電膜（５，
１０ｂ）に接続され且つ高融点金属シリサイド又は溶融
温度１７００℃以上の高融点金属からなる第２の導電層
（１２）と、前記第２の導電層（１２）の上に形成され
て配線又はプラグとして用いられる第３の導電層（１
４）と、前記第３の導電層（１４）と前記第１の絶縁膜
（１１）を覆う第２の絶縁膜（１８）と、第２の領域
（Ａ）で前記半導体層（１、４）の上方にあって、前記
第２の絶縁膜（１８）の上に形成されたキャパシタ素子
（Ｑ）とを有することを特徴とする半導体装置によって
解決される。
図７に例示するように、第１の領域（Ｂ）で半導体層
（１、４）上に形成された金属シリサイド又は高融点金
属よりなる第１の導電層（５，１０ｂ）と、前記第１の
導電層（５，１０ｂ）と前記半導体層（１、４）を覆う
第１の絶縁膜（１１）と、前記第１の絶縁膜（１１）の
うち前記第１の導電層（５，１０ｂ）の上に形成された
ホール（１１ｂ，１１ｃ）と、前記ホール（１１ｂ、１
１ｃ）内面に沿って形成されて前記第１の導電膜（５，
１０ｂ）に接続され且つ高融点金属シリサイド又は溶融
温度１７００℃以上の高融点金属からなる第２の導電層
（１２）と、前記第２の導電層（１２）の上に形成され
て配線又はプラグとして用いられる第３の導電層（１
４）と、前記第３の導電層（１４）と前記第１の絶縁膜
（１１）を覆う第２の絶縁膜（１８）と、第２の領域
（Ａ）で前記半導体層（１、４）の上方にあって、前記
第２の絶縁膜（１８）の上に形成されたキャパシタ素子
（Ｑ）とを有することを特徴とする半導体装置によって
解決される。
【００１０】上記した半導体装置において、前記第２の
導電層（１２）は、タングステン、タンタル、モリブデ
ンのいずれかから構成されていることを特徴とする。上
記した半導体装置において、前記第２の導電層（１２）
は、シリコンを含有する金属であってもよい。この場
合、シリコンの含有量は、例えば１０〜８０％である。
導電層（１２）は、タングステン、タンタル、モリブデ
ンのいずれかから構成されていることを特徴とする。上
記した半導体装置において、前記第２の導電層（１２）
は、シリコンを含有する金属であってもよい。この場
合、シリコンの含有量は、例えば１０〜８０％である。
【００１１】上記した課題は、第１の領域（Ｂ）で半導
体層（１、４）の表面に金属シリサイド又は高融点金属
よりなる第１の導電層（５，１０ｂ）を形成する工程
と、前記第１の導電層（５，１０ｂ）と前記半導体層
（１、４）の上に第１の絶縁膜（１１）を形成する工程
と、前記第１の絶縁膜（１１）のうち前記第１の導電層
（１０ｂ）の上にホール（１１ｂ）を形成する工程と、
前記ホール（１１ｂ，１１ｃ）内面と前記第１の絶縁膜
（１１）の上に沿って高融点金属シリサイド又は溶融温
度１７００℃以上の高融点金属よりなる第２の導電層
（１２）を形成し、該第２の導電層（１２）を前記第１
の導電層（５，１０ｂ）に接続する工程と、前記第２の
導電層（１２）上に配線又はプラグとして第３の導電層
（１４）を形成する工程と、前記第３の導電層（１４）
と前記第１の絶縁膜（１１）の上に第２の絶縁膜（１
８）を形成する工程と、第２の領域（Ａ）において前記
半導体層（１、４）の上方にある前記第２の絶縁膜（１
８）の上にキャパシタ素子（Ｑ）を形成する工程とを有
することを特徴とする半導体装置の製造方法によって解
決する。
体層（１、４）の表面に金属シリサイド又は高融点金属
よりなる第１の導電層（５，１０ｂ）を形成する工程
と、前記第１の導電層（５，１０ｂ）と前記半導体層
（１、４）の上に第１の絶縁膜（１１）を形成する工程
と、前記第１の絶縁膜（１１）のうち前記第１の導電層
（１０ｂ）の上にホール（１１ｂ）を形成する工程と、
前記ホール（１１ｂ，１１ｃ）内面と前記第１の絶縁膜
（１１）の上に沿って高融点金属シリサイド又は溶融温
度１７００℃以上の高融点金属よりなる第２の導電層
（１２）を形成し、該第２の導電層（１２）を前記第１
の導電層（５，１０ｂ）に接続する工程と、前記第２の
導電層（１２）上に配線又はプラグとして第３の導電層
（１４）を形成する工程と、前記第３の導電層（１４）
と前記第１の絶縁膜（１１）の上に第２の絶縁膜（１
８）を形成する工程と、第２の領域（Ａ）において前記
半導体層（１、４）の上方にある前記第２の絶縁膜（１
８）の上にキャパシタ素子（Ｑ）を形成する工程とを有
することを特徴とする半導体装置の製造方法によって解
決する。
【００１２】その半導体装置の製造方法において、前記
第２の導電層（１２）と前記第３の導電層（１４）のう
ち前記第１の絶縁膜（１１）の上面の部分を研磨によっ
て除去する工程をさらに有することを特徴とする。その
半導体装置の製造方法において、前記第２の導電層（１
４）を構成する前記高融点金属は、タングステン、タン
タル、モリブデンのいずれかから形成されることを特徴
とする。
第２の導電層（１２）と前記第３の導電層（１４）のう
ち前記第１の絶縁膜（１１）の上面の部分を研磨によっ
て除去する工程をさらに有することを特徴とする。その
半導体装置の製造方法において、前記第２の導電層（１
４）を構成する前記高融点金属は、タングステン、タン
タル、モリブデンのいずれかから形成されることを特徴
とする。
【００１３】その半導体装置の製造方法において、前記
第２の導電層（１４）を構成する前記高融点金属は、シ
リコンを含有するものであってもよい。そのシリコンの
含有率は例えば１０〜８０％である。その半導体装置の
製造方法において、前記第１の導電層（１０ｂ）を構成
する前記金属シリサイドはコバルトシリサイド、タング
ステンシリサイドのいずれかであることを特徴とする。
第２の導電層（１４）を構成する前記高融点金属は、シ
リコンを含有するものであってもよい。そのシリコンの
含有率は例えば１０〜８０％である。その半導体装置の
製造方法において、前記第１の導電層（１０ｂ）を構成
する前記金属シリサイドはコバルトシリサイド、タング
ステンシリサイドのいずれかであることを特徴とする。
【００１４】その半導体装置の製造方法において、前記
半導体層（４）の表面に前記第１の導電層（５）を形成
する工程は、不純物を含む多結晶シリコン層の上にタン
グステンを含む層を形成する工程であることを特徴とす
る。その半導体装置の製造方法において、前記第２の導
電層（１２）を構成する前記高融点金属シリサイドは、
タングステン、タンタル、モリブデン、又はチタンのシ
リサイドであることを特徴とする。
半導体層（４）の表面に前記第１の導電層（５）を形成
する工程は、不純物を含む多結晶シリコン層の上にタン
グステンを含む層を形成する工程であることを特徴とす
る。その半導体装置の製造方法において、前記第２の導
電層（１２）を構成する前記高融点金属シリサイドは、
タングステン、タンタル、モリブデン、又はチタンのシ
リサイドであることを特徴とする。
【００１５】その半導体装置の製造方法において、前記
キャパシタ素子（Ｑ）と前記第２の絶縁膜（１８）の上
に第３の絶縁膜（２４）を形成する工程と、前記第３の
導電層（２４）に繋がる第２のホール（２４ａ）を前記
第３の絶縁膜（２４）に形成する工程と、前記第２のホ
ール（２４ａ）と前記第２の導電層（１２）と第３の導
電層（１４）を介して前記第１の導電層（１０ｂ）に電
気的に接続される第４の導電層（２５〜２７）を前記第
３の絶縁膜（２４）の上に形成する工程をさらに有する
ことを特徴とする。
キャパシタ素子（Ｑ）と前記第２の絶縁膜（１８）の上
に第３の絶縁膜（２４）を形成する工程と、前記第３の
導電層（２４）に繋がる第２のホール（２４ａ）を前記
第３の絶縁膜（２４）に形成する工程と、前記第２のホ
ール（２４ａ）と前記第２の導電層（１２）と第３の導
電層（１４）を介して前記第１の導電層（１０ｂ）に電
気的に接続される第４の導電層（２５〜２７）を前記第
３の絶縁膜（２４）の上に形成する工程をさらに有する
ことを特徴とする。
【００１６】その半導体装置の製造方法において、前記
第３の導電層（１４）はＣＶＤ法により形成されたタン
グステンを含むことを特徴とする。その半導体装置の製
造方法において、前記第３の導電層（１４）はＣＶＤ法
により形成されたタングステン膜であって、該タングス
テン膜と前記第２の導電層（１２）の間には窒化チタン
よりなるバリアメタル層（１３）を形成する工程を含む
ことを特徴とする。
第３の導電層（１４）はＣＶＤ法により形成されたタン
グステンを含むことを特徴とする。その半導体装置の製
造方法において、前記第３の導電層（１４）はＣＶＤ法
により形成されたタングステン膜であって、該タングス
テン膜と前記第２の導電層（１２）の間には窒化チタン
よりなるバリアメタル層（１３）を形成する工程を含む
ことを特徴とする。
【００１７】その半導体装置の製造方法において、前記
キャパシタ素子（Ｑ）は６７５℃以上の温度で加熱する
工程を経て形成されることを特徴とする。なお、上記し
た図番と括弧付き符号は発明の理解を容易にするために
引用されたものであって、本願発明はそれらに限定され
るものではない。次に、本発明の作用について説明す
る。
キャパシタ素子（Ｑ）は６７５℃以上の温度で加熱する
工程を経て形成されることを特徴とする。なお、上記し
た図番と括弧付き符号は発明の理解を容易にするために
引用されたものであって、本願発明はそれらに限定され
るものではない。次に、本発明の作用について説明す
る。
【００１８】本発明によれば、第１の絶縁膜のホール内
に形成されて金属シリサイドよりなる第１の導電層に接
続される複数の導電層のうち、第１の導電層に接続する
第２の導電層を高融点金属シリサイド又は融点１７００
℃以上の高融点金属から形成している。そのような材料
から第２の導電膜を形成し、その上にタングステンなど
のプラグ又は配線を形成した後の工程において、７００
℃程度で加熱処理を行ったところ、第１の導電層と第２
の導電層のコンタクト抵抗が増加しないことが実験によ
って確かめられた。
に形成されて金属シリサイドよりなる第１の導電層に接
続される複数の導電層のうち、第１の導電層に接続する
第２の導電層を高融点金属シリサイド又は融点１７００
℃以上の高融点金属から形成している。そのような材料
から第２の導電膜を形成し、その上にタングステンなど
のプラグ又は配線を形成した後の工程において、７００
℃程度で加熱処理を行ったところ、第１の導電層と第２
の導電層のコンタクト抵抗が増加しないことが実験によ
って確かめられた。
【００１９】そのような第１の導電層としては、例えば
ＭＯＳトランジスタのソース、ドレインを構成するサリ
サイド構造（例えばコバルトサリサイド構造）がある。
また、第１の導電層を構成する材料として、タングステ
ンシリサイド、タンタルシリサイド、モリブデンシリサ
イド、チタンシリサイドなどがある。また、そのような
第１の導電層に絶縁膜のホールを通して接続される第２
の導電層として、スパッタにより形成された融点３４１
０℃のタングステンや、融点２９９６℃のタンタルや、
モリブデンなどがある。また、ゲート部においては、ポ
リサイド（例えば、半導体層の上に形成されたタングス
テンシリサイド）やポリメタル（半導体層の上に形成さ
れたタングステンとタングステンナイトライド）などが
ある。
ＭＯＳトランジスタのソース、ドレインを構成するサリ
サイド構造（例えばコバルトサリサイド構造）がある。
また、第１の導電層を構成する材料として、タングステ
ンシリサイド、タンタルシリサイド、モリブデンシリサ
イド、チタンシリサイドなどがある。また、そのような
第１の導電層に絶縁膜のホールを通して接続される第２
の導電層として、スパッタにより形成された融点３４１
０℃のタングステンや、融点２９９６℃のタンタルや、
モリブデンなどがある。また、ゲート部においては、ポ
リサイド（例えば、半導体層の上に形成されたタングス
テンシリサイド）やポリメタル（半導体層の上に形成さ
れたタングステンとタングステンナイトライド）などが
ある。
【００２０】以上のように、熱処理の際の第１の導電層
と第２の導電層とのコンタクト抵抗の増加が抑制される
ことから、キャパシタの上方にある導電層を直接第１の
導電層に接続する必要はなくなり、その導電層を第２の
導電層に接続してもよくなる。これによりキャパシタの
上方にある導電層からの接続孔の深さを浅くすることが
でき、半導体装置の製造が容易になる。
と第２の導電層とのコンタクト抵抗の増加が抑制される
ことから、キャパシタの上方にある導電層を直接第１の
導電層に接続する必要はなくなり、その導電層を第２の
導電層に接続してもよくなる。これによりキャパシタの
上方にある導電層からの接続孔の深さを浅くすることが
でき、半導体装置の製造が容易になる。
【００２１】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。図２〜図７は、本発明の実施形態を
示す半導体装置の製造工程を示す断面図である。まず、
図２(a) に示すような状態になるまでの工程を説明す
る。
基づいて説明する。図２〜図７は、本発明の実施形態を
示す半導体装置の製造工程を示す断面図である。まず、
図２(a) に示すような状態になるまでの工程を説明す
る。
【００２２】図２に、シリコン基板１のうちのメモリ領
域Ａと周辺回路領域Ｂの周辺の素子分離領域に溝２ａを
形成し、その溝２ａ内にSiO2膜２ｂを充填することによ
り、素子分離領域にＳＴＩ(shallow trench isolation)
とよばれる素子分離構造２を形成する。続いて、シリコ
ン基板（半導体基板）１を熱酸化してゲート絶縁膜３を
６ｎｍの厚さに形成する。さらに、不純物含有の多結晶
シリコン膜４とタングステンシリサイド（WSi2）膜５と
絶縁保護膜３０をそれぞれ６０ｎｍ、２００ｎｍ、２０
０ｎｍの厚さにＣＶＤ法によって順に形成する。絶縁保
護膜３０は例えば窒化シリコン又は酸化シリコンから構
成される。
域Ａと周辺回路領域Ｂの周辺の素子分離領域に溝２ａを
形成し、その溝２ａ内にSiO2膜２ｂを充填することによ
り、素子分離領域にＳＴＩ(shallow trench isolation)
とよばれる素子分離構造２を形成する。続いて、シリコ
ン基板（半導体基板）１を熱酸化してゲート絶縁膜３を
６ｎｍの厚さに形成する。さらに、不純物含有の多結晶
シリコン膜４とタングステンシリサイド（WSi2）膜５と
絶縁保護膜３０をそれぞれ６０ｎｍ、２００ｎｍ、２０
０ｎｍの厚さにＣＶＤ法によって順に形成する。絶縁保
護膜３０は例えば窒化シリコン又は酸化シリコンから構
成される。
【００２３】その後に、レジストをWSi2膜５上に塗布
し、これを露光、現像してゲート電極形成用のレジスト
パターン６ａ，６ｂを形成する。次に、レジストパター
ン６ａ，６ｂをマスクに使用して保護絶縁膜３０とWSi2
膜５と多結晶シリコン膜４をエッチングする。これによ
りパターニングされたWSi2膜５と多結晶シリコン膜４は
メモリ領域Ａと周辺回路領域Ｂでそれぞれゲート電極５
ａ、５ｂとして使用される。そのゲート電極５ａ，５ｂ
の構造はポリサイド構造となっている。
し、これを露光、現像してゲート電極形成用のレジスト
パターン６ａ，６ｂを形成する。次に、レジストパター
ン６ａ，６ｂをマスクに使用して保護絶縁膜３０とWSi2
膜５と多結晶シリコン膜４をエッチングする。これによ
りパターニングされたWSi2膜５と多結晶シリコン膜４は
メモリ領域Ａと周辺回路領域Ｂでそれぞれゲート電極５
ａ、５ｂとして使用される。そのゲート電極５ａ，５ｂ
の構造はポリサイド構造となっている。
【００２４】なお、ゲート電極は、多結晶シリコン膜の
上に金属膜を形成し、これを加熱して得られるシリサイ
ド構造としてもよいし、多結晶シリコン膜の上にタング
ステンとタングステンナイトライドを形成したポリメタ
ル構造としてもよい。その後に、ゲート電極５ａ、５ｂ
とシリコン基板１の上に酸化シリコン、窒化シリコンの
ような絶縁膜を形成し、ついで、反応性イオンエッチン
グ（ＲＩＥ）によって基板面に略垂直方向にその絶縁膜
をエッチングして複数のゲート電極５ａ，５ｂのそれぞ
れの側面に残す。それらのゲート電極５ａ，５ｂの各側
面に残存された絶縁膜は図２(b) に示すようにサイドウ
ォール７ａ、７ｂとして使用される。
上に金属膜を形成し、これを加熱して得られるシリサイ
ド構造としてもよいし、多結晶シリコン膜の上にタング
ステンとタングステンナイトライドを形成したポリメタ
ル構造としてもよい。その後に、ゲート電極５ａ、５ｂ
とシリコン基板１の上に酸化シリコン、窒化シリコンの
ような絶縁膜を形成し、ついで、反応性イオンエッチン
グ（ＲＩＥ）によって基板面に略垂直方向にその絶縁膜
をエッチングして複数のゲート電極５ａ，５ｂのそれぞ
れの側面に残す。それらのゲート電極５ａ，５ｂの各側
面に残存された絶縁膜は図２(b) に示すようにサイドウ
ォール７ａ、７ｂとして使用される。
【００２５】次に、不純物をシリコン基板１にイオン注
入することにより、不純物注入領域８ａ，８ｂ、９ａ,
９ｂを各ゲート電極５ａ，５ｂの両側のシリコン基板１
に形成する。これによりメモリ領域Ａと周辺回路領域Ｂ
のそれぞれで複数のＭＯＳトランジスタが完成する。そ
の不純物としては、活性領域にｎ型ＭＯＳトランジスタ
を形成するしょうとする場合には砒素（Ａｓ）を使用
し、また、活性領域にｐ型ＭＯＳトランジスタを形成し
ようとする場合には硼素（Ｂ）を使用する。
入することにより、不純物注入領域８ａ，８ｂ、９ａ,
９ｂを各ゲート電極５ａ，５ｂの両側のシリコン基板１
に形成する。これによりメモリ領域Ａと周辺回路領域Ｂ
のそれぞれで複数のＭＯＳトランジスタが完成する。そ
の不純物としては、活性領域にｎ型ＭＯＳトランジスタ
を形成するしょうとする場合には砒素（Ａｓ）を使用
し、また、活性領域にｐ型ＭＯＳトランジスタを形成し
ようとする場合には硼素（Ｂ）を使用する。
【００２６】続いて、図２(c) に示すように、不純物注
入領域８ａ，８ｂ、９ａ, ９ｂをＲＴＡ（rapid therma
l annealing ）処理により活性化することにより、ゲー
ト電極５ａ、５ｂの両側の不純物注入領域８ａ，８ｂ、
９ａ, ９ｂをソース、ドレインとなる不純物拡散層８
ｓ、８ｄ、９ｓ，９ｄに変える。その後に、シリコン基
板１の表面をフッ酸（ＨＦ）により清浄化する。
入領域８ａ，８ｂ、９ａ, ９ｂをＲＴＡ（rapid therma
l annealing ）処理により活性化することにより、ゲー
ト電極５ａ、５ｂの両側の不純物注入領域８ａ，８ｂ、
９ａ, ９ｂをソース、ドレインとなる不純物拡散層８
ｓ、８ｄ、９ｓ，９ｄに変える。その後に、シリコン基
板１の表面をフッ酸（ＨＦ）により清浄化する。
【００２７】次に、図３(a) に示すように、ゲート電極
５ａ，５ｂ、シリコン基板１の上にコバルト（Ｃｏ）膜
１０を１０ｎｍの厚さに形成する。その後に、図３(b)
に示すように、シリコン基板１とコバルト膜１０を５０
０℃の温度でＲＴＡ処理することにより、コバルト膜１
０とシリコン基板１を反応させて不純物拡散層８ｓ,８
ｄ、９ｓ, ９ｄの表面にコバルトシリサイド層１０ａ、
１０ｂを形成する。これにより、ゲート電極５ａ，５ｂ
の両側のシリコン基板１にはサリサイド構造が形成され
る。
５ａ，５ｂ、シリコン基板１の上にコバルト（Ｃｏ）膜
１０を１０ｎｍの厚さに形成する。その後に、図３(b)
に示すように、シリコン基板１とコバルト膜１０を５０
０℃の温度でＲＴＡ処理することにより、コバルト膜１
０とシリコン基板１を反応させて不純物拡散層８ｓ,８
ｄ、９ｓ, ９ｄの表面にコバルトシリサイド層１０ａ、
１０ｂを形成する。これにより、ゲート電極５ａ，５ｂ
の両側のシリコン基板１にはサリサイド構造が形成され
る。
【００２８】なお、メモリセル領域Ａにおいてはそのよ
うなサリサイド構造を形成しなくてもよく、この場合に
は、サリサイド構造を形成する際に、メモリセル領域Ａ
のシリコン基板１を絶縁膜又はレジストで覆いながら行
う。次に、未反応のコバルト膜１０を除去し、ついで８
００℃のＲＴＡ処理を行った後に、図３(c) に示すよう
に、シリコン基板１の上にSiO2よりなる第１の層間絶縁
膜１１をプラズマＣＶＤ法により１．０μｍの厚さに形
成する。その後に、第１の層間絶縁膜１１を３００ｎｍ
程度の厚さ分だけ化学機械研磨（ＣＭＰ）処理して第１
の層間絶縁膜１１の上面を平坦化する。
うなサリサイド構造を形成しなくてもよく、この場合に
は、サリサイド構造を形成する際に、メモリセル領域Ａ
のシリコン基板１を絶縁膜又はレジストで覆いながら行
う。次に、未反応のコバルト膜１０を除去し、ついで８
００℃のＲＴＡ処理を行った後に、図３(c) に示すよう
に、シリコン基板１の上にSiO2よりなる第１の層間絶縁
膜１１をプラズマＣＶＤ法により１．０μｍの厚さに形
成する。その後に、第１の層間絶縁膜１１を３００ｎｍ
程度の厚さ分だけ化学機械研磨（ＣＭＰ）処理して第１
の層間絶縁膜１１の上面を平坦化する。
【００２９】次に、図４(a) に示すように、レジストと
反応性イオンエッチングを用いるフォトリソグラフィー
法により、第１の層間絶縁膜１１に直径が例えば０．３
μｍのコンタクトホール１１ａ〜１１ｃを形成する。そ
れらのコンタクトホール１１ａ〜１１ｃが形成される場
所は、例えば、メモリ領域Ａのビット線接続側の不純物
拡散層８ｄの上と、周辺回路領域Ｂで選ばれた不純物拡
散層９ｄ, ９ｓの上と、ゲート電極５ａ，５ｂの上であ
る。第１の層間絶縁膜１１上のレジストはコンタクトホ
ール１１ａ〜１１ｃを形成した後に除去される。
反応性イオンエッチングを用いるフォトリソグラフィー
法により、第１の層間絶縁膜１１に直径が例えば０．３
μｍのコンタクトホール１１ａ〜１１ｃを形成する。そ
れらのコンタクトホール１１ａ〜１１ｃが形成される場
所は、例えば、メモリ領域Ａのビット線接続側の不純物
拡散層８ｄの上と、周辺回路領域Ｂで選ばれた不純物拡
散層９ｄ, ９ｓの上と、ゲート電極５ａ，５ｂの上であ
る。第１の層間絶縁膜１１上のレジストはコンタクトホ
ール１１ａ〜１１ｃを形成した後に除去される。
【００３０】続いて、アルゴンスパッタエッチングによ
り第１の層間絶縁膜１１の表面とコンタクトホール１１
ａ〜１１ｃ内を清浄化した後に、図４(b) に示すよう
に、第１の層間絶縁膜１１上とコンタクトホール１１ａ
〜１１ｃ内に耐熱性向上のためのタングステンのような
金属よりなるコンタクト金属膜１２と窒化チタンよりな
るバリア金属膜１３とタングステンよりなるプラグ１４
を順に形成する。
り第１の層間絶縁膜１１の表面とコンタクトホール１１
ａ〜１１ｃ内を清浄化した後に、図４(b) に示すよう
に、第１の層間絶縁膜１１上とコンタクトホール１１ａ
〜１１ｃ内に耐熱性向上のためのタングステンのような
金属よりなるコンタクト金属膜１２と窒化チタンよりな
るバリア金属膜１３とタングステンよりなるプラグ１４
を順に形成する。
【００３１】コンタクト金属膜１２をタングステンから
形成する条件として、スパッタ装置のチャンバ内の電極
に印可される電力を２．０ｋｗ、圧力を５mTorr とし、
アルゴン（Ar）ガスをチャンバ内に導入して１０〜８０
ｎｍ（例えば４０ｎｍ）の厚さに形成する。また、バリ
ア金属膜１３を窒化チタンから形成する条件として、ス
パッタ装置のチャンバ内の電極に印可される電力を７．
０ｋｗ、圧力を２mTorr とし、アルゴンガスと窒素ガス
（N2）をチャンバ内に導入して１０〜１００ｎｍ（例え
ば５０ｎｍ）の厚さに形成する。
形成する条件として、スパッタ装置のチャンバ内の電極
に印可される電力を２．０ｋｗ、圧力を５mTorr とし、
アルゴン（Ar）ガスをチャンバ内に導入して１０〜８０
ｎｍ（例えば４０ｎｍ）の厚さに形成する。また、バリ
ア金属膜１３を窒化チタンから形成する条件として、ス
パッタ装置のチャンバ内の電極に印可される電力を７．
０ｋｗ、圧力を２mTorr とし、アルゴンガスと窒素ガス
（N2）をチャンバ内に導入して１０〜１００ｎｍ（例え
ば５０ｎｍ）の厚さに形成する。
【００３２】コンタクト金属膜１２としては、融点１７
００℃以上のタングステン、タンタル、モリブデンなど
の高融点金属、又はタングステンシリサイド、モリブデ
ンシリサイド、タンタルシリサイドのような高融点金属
シリサイドを用いてもよい。なお、コンタクト金属膜１
２の形成とバリア金属膜１３の形成は、その場処理（In
situ）により行い、指向性の高いコリメート（collimat
e ）やロングスロー（long-throw）やＩＭＰ（ionized
metal PVD ）技術を用いるのが好ましい。
００℃以上のタングステン、タンタル、モリブデンなど
の高融点金属、又はタングステンシリサイド、モリブデ
ンシリサイド、タンタルシリサイドのような高融点金属
シリサイドを用いてもよい。なお、コンタクト金属膜１
２の形成とバリア金属膜１３の形成は、その場処理（In
situ）により行い、指向性の高いコリメート（collimat
e ）やロングスロー（long-throw）やＩＭＰ（ionized
metal PVD ）技術を用いるのが好ましい。
【００３３】なお、バリア金属膜１３である窒化チタン
を形成する場合には四塩化チタンを反応ガスに用いてＣ
ＶＤ法により成長してもよく、この場合、その膜厚を５
〜５０ｎｍ（例えば２０ｎｍ）とする。ゲート電極５
ａ，５ｂを構成するタングステンシリサイド５ａ，５ｂ
と不純物拡散層８ｓ，８ｄ，９ｓ，９ｄ上のシリサイド
層１０ａ，１０ｂにそれぞれ接続されるコンタクト金属
膜１２を構成する材料として、スパッタにより形成した
タングステン膜の代わりに膜厚１０〜８０ｎｍのタンタ
ルや膜厚１０〜８０ｎｍのタングステンシリサイドのよ
うな高融点金属メタルを用いてもよい。
を形成する場合には四塩化チタンを反応ガスに用いてＣ
ＶＤ法により成長してもよく、この場合、その膜厚を５
〜５０ｎｍ（例えば２０ｎｍ）とする。ゲート電極５
ａ，５ｂを構成するタングステンシリサイド５ａ，５ｂ
と不純物拡散層８ｓ，８ｄ，９ｓ，９ｄ上のシリサイド
層１０ａ，１０ｂにそれぞれ接続されるコンタクト金属
膜１２を構成する材料として、スパッタにより形成した
タングステン膜の代わりに膜厚１０〜８０ｎｍのタンタ
ルや膜厚１０〜８０ｎｍのタングステンシリサイドのよ
うな高融点金属メタルを用いてもよい。
【００３４】また、バリア金属膜１３とその下に存在す
るシリコンとの相互拡散を防止するために、コンタクト
金属膜１２としてチタンシリサイド膜をスパッタ法また
はＣＶＤ法により形成したものを用いてもよい。このチ
タンシリサイド膜は、チタンを１とした場合にシリコン
を１〜３（例えば２）の割合で含有させる。プラグ１４
を構成するタングステンは、六フッ化タングステン（Ｗ
Ｆ6 ）を用いるＣＶＤ法によって３００ｎｍの膜厚に形
成する。ＷＦ6 はシリコンを浸食することが知られてい
るが、本実施形態ではその浸食がバリア金属膜１３によ
って阻止されている。
るシリコンとの相互拡散を防止するために、コンタクト
金属膜１２としてチタンシリサイド膜をスパッタ法また
はＣＶＤ法により形成したものを用いてもよい。このチ
タンシリサイド膜は、チタンを１とした場合にシリコン
を１〜３（例えば２）の割合で含有させる。プラグ１４
を構成するタングステンは、六フッ化タングステン（Ｗ
Ｆ6 ）を用いるＣＶＤ法によって３００ｎｍの膜厚に形
成する。ＷＦ6 はシリコンを浸食することが知られてい
るが、本実施形態ではその浸食がバリア金属膜１３によ
って阻止されている。
【００３５】この後に、図４(c) に示すように、第１の
層間絶縁膜１１の上に存在するコンタクト金属膜１２、
バリア金属膜１３、プラグ１４をＣＭＰ法によって研磨
して除去する一方、コンタクトホール１１ａ〜１１ｃ内
に選択的に残存させる。次に、アルゴンスパッタエッチ
ングにより第１の層間絶縁膜１１の表面を清浄化した後
に、スパッタ法により窒化チタン膜１５を２０〜１００
ｎｍの厚さに形成し、ついで、窒化チタン膜１５の上に
ＣＶＤ法によりタングステン膜１６を５０〜４００ｎｍ
（例えば２００ｎｍ）の厚さに形成する。
層間絶縁膜１１の上に存在するコンタクト金属膜１２、
バリア金属膜１３、プラグ１４をＣＭＰ法によって研磨
して除去する一方、コンタクトホール１１ａ〜１１ｃ内
に選択的に残存させる。次に、アルゴンスパッタエッチ
ングにより第１の層間絶縁膜１１の表面を清浄化した後
に、スパッタ法により窒化チタン膜１５を２０〜１００
ｎｍの厚さに形成し、ついで、窒化チタン膜１５の上に
ＣＶＤ法によりタングステン膜１６を５０〜４００ｎｍ
（例えば２００ｎｍ）の厚さに形成する。
【００３６】そして、タングステン膜１５とその下の窒
化チタン膜１６は、フォトレジストと反応性イオンエッ
チング法によってパターニングされて図５(a) に示すよ
うな配線１７ａ〜１７ｃとなる。この配線１７ａ〜１７
ｃは、メモリ領域Ａではビット線として使用される。次
に、図５(b) に示すように、プラズマＣＶＤ法によりSi
O2よりなる第２の層間絶縁膜１８を７００ｎｍの厚さに
形成する。その後に第２の層間絶縁膜１８の表面をＣＭ
Ｐ法により研磨して平坦化する。
化チタン膜１６は、フォトレジストと反応性イオンエッ
チング法によってパターニングされて図５(a) に示すよ
うな配線１７ａ〜１７ｃとなる。この配線１７ａ〜１７
ｃは、メモリ領域Ａではビット線として使用される。次
に、図５(b) に示すように、プラズマＣＶＤ法によりSi
O2よりなる第２の層間絶縁膜１８を７００ｎｍの厚さに
形成する。その後に第２の層間絶縁膜１８の表面をＣＭ
Ｐ法により研磨して平坦化する。
【００３７】続いて、第２の層間絶縁膜１８の上にレジ
スト１９を塗布し、これを露光、現像してメモリ領域Ａ
のうちキャパシタ接続側の不純物拡散層８ｓの上に窓１
９ａを形成する。そして、窓１９ａを通して第１及び第
２の層間絶縁膜１１、１８を反応性イオンエッチング法
によりエッチングして蓄積電極用のコンタクトホール１
８ａを形成する。
スト１９を塗布し、これを露光、現像してメモリ領域Ａ
のうちキャパシタ接続側の不純物拡散層８ｓの上に窓１
９ａを形成する。そして、窓１９ａを通して第１及び第
２の層間絶縁膜１１、１８を反応性イオンエッチング法
によりエッチングして蓄積電極用のコンタクトホール１
８ａを形成する。
【００３８】次に、図５(c) に示すように、蓄積電極用
のコンタクトホール１８ａ内と第２の層間絶縁膜１８の
上に、燐を２×１０21／ｃｍ3 程度ドープした非晶質シ
リコン膜２０をＣＶＤ法により１．０μｍの厚さに成長
する。その後に、非晶質シリコン膜２０の上にレジスト
を塗布し、これを現像して蓄積電極用のレジストパター
ン２１を形成する。
のコンタクトホール１８ａ内と第２の層間絶縁膜１８の
上に、燐を２×１０21／ｃｍ3 程度ドープした非晶質シ
リコン膜２０をＣＶＤ法により１．０μｍの厚さに成長
する。その後に、非晶質シリコン膜２０の上にレジスト
を塗布し、これを現像して蓄積電極用のレジストパター
ン２１を形成する。
【００３９】この後に、反応性イオンエッチング法によ
りレジストパターン２１に覆われない部分の非晶質シリ
コン膜２０をエッチングし、これにより図６(a) に示す
ようにパターニングされた非晶質シリコン膜２０を蓄積
電極２０ａとして使用する。その蓄積電極２０はメモリ
領域ＡのＭＯＳトランジスタの一つの不純物拡散層８ｓ
に接続される。
りレジストパターン２１に覆われない部分の非晶質シリ
コン膜２０をエッチングし、これにより図６(a) に示す
ようにパターニングされた非晶質シリコン膜２０を蓄積
電極２０ａとして使用する。その蓄積電極２０はメモリ
領域ＡのＭＯＳトランジスタの一つの不純物拡散層８ｓ
に接続される。
【００４０】そのレジストパターン２１を除去した後
に、蓄積電極２０ａの表面と第２の層間絶縁膜１８の上
に窒化シリコン膜をＣＶＤ法により４ｎｍの厚さに形成
する。窒化シリコン膜の形成条件として、成長温度を６
００〜８００℃（例えば７００℃）とし、成長時間を１
００〜４００分とする。その後に、酸素雰囲気中で窒化
シリコン膜を温度７００℃、６０分間でアニールするこ
とにより、酸化された窒化シリコン膜を図６(b) に示す
キャパシタの誘電体膜２２として使用する。
に、蓄積電極２０ａの表面と第２の層間絶縁膜１８の上
に窒化シリコン膜をＣＶＤ法により４ｎｍの厚さに形成
する。窒化シリコン膜の形成条件として、成長温度を６
００〜８００℃（例えば７００℃）とし、成長時間を１
００〜４００分とする。その後に、酸素雰囲気中で窒化
シリコン膜を温度７００℃、６０分間でアニールするこ
とにより、酸化された窒化シリコン膜を図６(b) に示す
キャパシタの誘電体膜２２として使用する。
【００４１】なお、誘電体膜２２を構成する材料として
スパッタにより形成された酸化タンタル（Ta2O5 ）を用
いてもよい。誘電体膜２２としてTa2O5 膜を使用する場
合にはTa2O5 膜を成長した後に６００〜７５０℃（例え
ば７００℃）で酸素雰囲気中でアニールして結晶性を改
善する処理が必要である。次に、対向電極（セルプレー
ト）２３となる非晶質シリコン膜をＣＶＤ法により１０
０ｎｍの厚さに形成する。その非晶質シリコン膜は、例
えば不純物である燐を２×１０21／cm3 の濃度でドープ
して成長される。
スパッタにより形成された酸化タンタル（Ta2O5 ）を用
いてもよい。誘電体膜２２としてTa2O5 膜を使用する場
合にはTa2O5 膜を成長した後に６００〜７５０℃（例え
ば７００℃）で酸素雰囲気中でアニールして結晶性を改
善する処理が必要である。次に、対向電極（セルプレー
ト）２３となる非晶質シリコン膜をＣＶＤ法により１０
０ｎｍの厚さに形成する。その非晶質シリコン膜は、例
えば不純物である燐を２×１０21／cm3 の濃度でドープ
して成長される。
【００４２】なお、対向電極２３を構成する材料として
ＣＶＤ法により形成される窒化チタン等を用いてもよ
い。続いて、図６(c) に示すように、レジストと反応性
イオンエッチングを用いるフォトリソグラフィー法によ
りて非晶質シリコン膜をパターニングしてセルプレート
２３として使用するとともにその下の誘電体膜２２をセ
ルプレート２３と同じ平面形状にパターニングする。
ＣＶＤ法により形成される窒化チタン等を用いてもよ
い。続いて、図６(c) に示すように、レジストと反応性
イオンエッチングを用いるフォトリソグラフィー法によ
りて非晶質シリコン膜をパターニングしてセルプレート
２３として使用するとともにその下の誘電体膜２２をセ
ルプレート２３と同じ平面形状にパターニングする。
【００４３】以上のような対向電極２０ａと誘電体膜２
２と蓄積電極２３によってキャパシタＱが構成されるこ
とになる。その後に、キャパシタＱと第２の層間絶縁膜
１８の上に第３の層間絶縁膜２４をプラズマＣＶＤ法に
より１５００ｎｍの膜厚に形成した後に、第３の層間絶
縁膜２４の表面をＣＭＰ法により研磨して平坦化する。
さらに、図７(a) に示すように、レジストと反応性イオ
ンエッチングを用いて、周辺回路領域Ｂの所定の不純物
拡散層９ｄ、９ｓの上にある第２及び第３の層間絶縁膜
１８、２４にビアホール２４ａ，２４ｂを形成する。
２と蓄積電極２３によってキャパシタＱが構成されるこ
とになる。その後に、キャパシタＱと第２の層間絶縁膜
１８の上に第３の層間絶縁膜２４をプラズマＣＶＤ法に
より１５００ｎｍの膜厚に形成した後に、第３の層間絶
縁膜２４の表面をＣＭＰ法により研磨して平坦化する。
さらに、図７(a) に示すように、レジストと反応性イオ
ンエッチングを用いて、周辺回路領域Ｂの所定の不純物
拡散層９ｄ、９ｓの上にある第２及び第３の層間絶縁膜
１８、２４にビアホール２４ａ，２４ｂを形成する。
【００４４】さらに、アルゴンスパッタを用いて第３の
層間絶縁膜２４の表面とビアホール２４ａ，２４ｂ内を
清浄化した後に、図７(b) に示すように、ビアホール２
４ａ，２４ｂ内にチタンよりなるコンタクト金属膜２５
と窒化チタンよりなるバリア金属膜２６とタングステン
よりなるプラグ２７をそれぞれ４０ｎｍ、２０ｎｍ、３
００ｎｍの厚さとなるように順に形成する。
層間絶縁膜２４の表面とビアホール２４ａ，２４ｂ内を
清浄化した後に、図７(b) に示すように、ビアホール２
４ａ，２４ｂ内にチタンよりなるコンタクト金属膜２５
と窒化チタンよりなるバリア金属膜２６とタングステン
よりなるプラグ２７をそれぞれ４０ｎｍ、２０ｎｍ、３
００ｎｍの厚さとなるように順に形成する。
【００４５】コンタクト金属膜２５を構成するチタンの
形成は、ＩＭＰ法が用いられる。バリア金属膜２６を構
成する窒化チタンの成長にはＣＶＤ法が使用され、プラ
グ２７を構成するタングステンの形成にはＣＶＤ法が使
用される。また、第３の層間絶縁膜２４の上に形成され
たそれら３層の膜はＣＭＰ法によって除去される。ま
た、第３の層間絶縁膜２４の上には、ビアホール２４
ａ，２４ｂ内のプラグ２７に接続される上側の配線２８
ａ，２８ｂが形成される。
形成は、ＩＭＰ法が用いられる。バリア金属膜２６を構
成する窒化チタンの成長にはＣＶＤ法が使用され、プラ
グ２７を構成するタングステンの形成にはＣＶＤ法が使
用される。また、第３の層間絶縁膜２４の上に形成され
たそれら３層の膜はＣＭＰ法によって除去される。ま
た、第３の層間絶縁膜２４の上には、ビアホール２４
ａ，２４ｂ内のプラグ２７に接続される上側の配線２８
ａ，２８ｂが形成される。
【００４６】上側の配線２８ａ，２８ｂは、第３の層間
絶縁膜２４の表面をアルゴンスパッタによって清浄化し
た後に、膜厚２０ｎｍのチタンと、膜厚５０ｎｍの窒化
チタンと、膜厚０．４μｍのアルミニウムと、膜厚１０
ｎｍのチタンと、膜厚５０ｎｍの窒化チタンを順に形成
し、これをフォトリソグラフィー法によってパターニン
グすることによって得られる。
絶縁膜２４の表面をアルゴンスパッタによって清浄化し
た後に、膜厚２０ｎｍのチタンと、膜厚５０ｎｍの窒化
チタンと、膜厚０．４μｍのアルミニウムと、膜厚１０
ｎｍのチタンと、膜厚５０ｎｍの窒化チタンを順に形成
し、これをフォトリソグラフィー法によってパターニン
グすることによって得られる。
【００４７】次に、上記した実施形態におけるコンタク
ト金属膜１２とコバルトシリサイド層とのコンタクト抵
抗の変化、従来のコンタクト金属膜とコバルトシリサイ
ド層とのコンタクト抵抗の変化を実験したところ、表１
のようになり、本発明によってアニール後のコンタクト
抵抗の上昇が抑制されることがわかった。なお、表１に
おいて、アニール温度の７００℃は、キャパシタの誘電
体膜の成長や誘電体膜の結晶性改善用のアニールによく
用いられる温度６７５℃〜８００℃の１つの例として選
択された値である。
ト金属膜１２とコバルトシリサイド層とのコンタクト抵
抗の変化、従来のコンタクト金属膜とコバルトシリサイ
ド層とのコンタクト抵抗の変化を実験したところ、表１
のようになり、本発明によってアニール後のコンタクト
抵抗の上昇が抑制されることがわかった。なお、表１に
おいて、アニール温度の７００℃は、キャパシタの誘電
体膜の成長や誘電体膜の結晶性改善用のアニールによく
用いられる温度６７５℃〜８００℃の１つの例として選
択された値である。
【００４８】
【表１】
【００４９】また、従来では、そのようなコンタクト抵
抗の上昇を押さえるために次のような方法を採用してい
た。即ち、キャパシタを形成した後に、シリコン基板内
のソース、ドレインに繋がるホールを上記した第１〜第
３の層間絶縁膜に開口し、そのホールを通してプラグを
形成することにより、第３の層間絶縁膜の上の配線とソ
ース、ドレインとを電気的に接続していた。
抗の上昇を押さえるために次のような方法を採用してい
た。即ち、キャパシタを形成した後に、シリコン基板内
のソース、ドレインに繋がるホールを上記した第１〜第
３の層間絶縁膜に開口し、そのホールを通してプラグを
形成することにより、第３の層間絶縁膜の上の配線とソ
ース、ドレインとを電気的に接続していた。
【００５０】これに対して本発明では、上記したように
キャパシタを形成する前に第１の層間絶縁膜１１にプラ
グを形成してもシリサイド層とプラグとのコンタクト抵
抗の上昇を抑制することができるので、キャパシタを形
成した後のホールの深さを１．５μｍ程度と浅くするこ
とができ、ホールの形成が容易になる。
キャパシタを形成する前に第１の層間絶縁膜１１にプラ
グを形成してもシリサイド層とプラグとのコンタクト抵
抗の上昇を抑制することができるので、キャパシタを形
成した後のホールの深さを１．５μｍ程度と浅くするこ
とができ、ホールの形成が容易になる。
【００５１】
【発明の効果】以上述べたように本発明によれば、第１
の絶縁膜のホール内に形成されて金属シリサイドよりな
る第１の導電層に接続される複数の導電層のうち、第１
の導電層に接続する第２の導電層を高融点金属シリサイ
ド又は融点１７００℃以上の高融点金属から形成したの
で、第２の導電膜の上にタングステンなどのプラグ又は
配線を形成した後に７００℃程度で加熱処理を行っても
第２の導電層と第１の導電層とのコンタクト抵抗の増加
を防止することができる。
の絶縁膜のホール内に形成されて金属シリサイドよりな
る第１の導電層に接続される複数の導電層のうち、第１
の導電層に接続する第２の導電層を高融点金属シリサイ
ド又は融点１７００℃以上の高融点金属から形成したの
で、第２の導電膜の上にタングステンなどのプラグ又は
配線を形成した後に７００℃程度で加熱処理を行っても
第２の導電層と第１の導電層とのコンタクト抵抗の増加
を防止することができる。
【図１】図１は、一般的なＭＯＳトランジスタと配線接
続を示す断面図である。
続を示す断面図である。
【図２】図２(a) 〜(c) は、本発明の一実施形態の製造
工程を示す断面図（その１）である。
工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の一実施形態の製造
工程を示す断面図（その２）である。
工程を示す断面図（その２）である。
【図４】図４(a) 〜(c) は、本発明の一実施形態の製造
工程を示す断面図（その３）である。
工程を示す断面図（その３）である。
【図５】図５(a) 〜(c) は、本発明の一実施形態の製造
工程を示す断面図（その４）である。
工程を示す断面図（その４）である。
【図６】図６(a) 〜(c) は、本発明の一実施形態の製造
工程を示す断面図（その５）である。
工程を示す断面図（その５）である。
【図７】図７(a),(b) は、本発明の一実施形態の製造工
程を示す断面図（その６）である。
程を示す断面図（その６）である。
１…シリコン基板（半導体基板）、２…素子分離構造、
３…ゲート絶縁膜、４…多結晶シリコン膜、５…タング
ステンシリサイド膜、５ａ，５ｂ…ゲート電極、６ａ，
６ｂ…レジストパターン、７ａ，７ｂ…サイドウォー
ル、８ａ，８ｂ、９ａ, ９ｂ…不純物注入領域、８ｓ,
８ｄ、９ｓ, ９ｄ…不純物拡散層、、１０…コバルト
膜、１０ａ、１０ｂ…コバルトシリサイド層、１１…第
１の層間絶縁膜、１２…コンタクト金属膜、１３…バリ
ア金属膜、１４…プラグ、１５…窒化チタン、１６…タ
ングステン膜、１７ａ〜１７ｃ…配線、１８…第２の層
間絶縁膜、１９…レジスト、２０…非晶質シリコン膜、
２０ａ…蓄積電極、２１…レジストパターン、２２…誘
電体膜、２３…対向電極（セルプレート）、２４…第３
の層間絶縁膜、２４ａ，２４ｂ…ビアホール、２５…コ
ンタクト金属膜、２６…バリア金属膜、２７…プラグ、
２８ａ，２８ｂ…配線、３０…絶縁膜。
３…ゲート絶縁膜、４…多結晶シリコン膜、５…タング
ステンシリサイド膜、５ａ，５ｂ…ゲート電極、６ａ，
６ｂ…レジストパターン、７ａ，７ｂ…サイドウォー
ル、８ａ，８ｂ、９ａ, ９ｂ…不純物注入領域、８ｓ,
８ｄ、９ｓ, ９ｄ…不純物拡散層、、１０…コバルト
膜、１０ａ、１０ｂ…コバルトシリサイド層、１１…第
１の層間絶縁膜、１２…コンタクト金属膜、１３…バリ
ア金属膜、１４…プラグ、１５…窒化チタン、１６…タ
ングステン膜、１７ａ〜１７ｃ…配線、１８…第２の層
間絶縁膜、１９…レジスト、２０…非晶質シリコン膜、
２０ａ…蓄積電極、２１…レジストパターン、２２…誘
電体膜、２３…対向電極（セルプレート）、２４…第３
の層間絶縁膜、２４ａ，２４ｂ…ビアホール、２５…コ
ンタクト金属膜、２６…バリア金属膜、２７…プラグ、
２８ａ，２８ｂ…配線、３０…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｆ Ｆターム(参考） 4M104 BB01 BB20 CC01 CC05 DD08 DD16 DD23 DD37 DD42 DD43 DD45 DD79 FF14 FF22 GG16 HH15 5F033 HH19 HH33 JJ19 JJ20 JJ21 JJ27 JJ28 JJ29 JJ30 JJ33 KK04 KK25 KK27 KK28 KK29 KK30 MM05 NN06 NN07 PP04 PP06 PP15 PP16 PP20 PP22 QQ09 QQ13 QQ37 QQ48 QQ70 QQ73 QQ82 QQ91 QQ92 RR04 SS15 VV16 WW03 XX09 XX28 5F083 AD14 GA02 JA05 JA06 JA33 JA35 JA39 JA40 MA05 MA17 MA18 NA01 PR03 PR12 PR21 PR22 PR34 PR36
Claims (14)
- 【請求項１】第１の領域で半導体層上に形成された金属
シリサイド又は高融点金属よりなる第１の導電層と、 前記第１の導電層と前記半導体層を覆う第１の絶縁膜
と、 前記第１の絶縁膜のうち前記第１の導電層の上に形成さ
れたホールと、 前記ホール内面に沿って形成されて前記第１の導電膜に
接続され且つ高融点金属シリサイド又は溶融温度１７０
０℃以上の高融点金属からなる第２の導電層と、 前記第２の導電層の上に形成されて配線又はプラグとし
て用いられる第３の導電層と、 前記第３の導電層と前記第１の絶縁膜を覆う第２の絶縁
膜と、 第２の領域で前記半導体層の上方にあって、前記第２の
絶縁膜の上に形成されたキャパシタ素子とを有する半導
体装置。 - 【請求項２】前記第２の導電層は、タングステン、タン
タル、モリブデンのいずれかから構成されている請求項
１に記載の半導体装置。 - 【請求項３】前記第２の導電層は、シリコンを含有する
請求項１に記載の半導体装置。 - 【請求項４】第１の領域で半導体層の表面に金属シリサ
イド又は高融点金属よりなる第１の導電層を形成する工
程と、 前記第１の導電層と前記半導体層の上に第１の絶縁膜を
形成する工程と、 前記第１の絶縁膜のうち前記第１の導電層の上にホール
を形成する工程と、 前記ホール内面と前記第１の絶縁膜の上に沿って高融点
金属シリサイド又は溶融温度１７００℃以上の高融点金
属よりなる第２の導電層を形成し、該第２の導電層を前
記第１の導電層に接続する工程と、 前記第２の導電層上に配線又はプラグとして第３の導電
層を形成する工程と、 前記第３の導電層と前記第１の絶縁膜の上に第２の絶縁
膜を形成する工程と、第２の領域において前記半導体層
の上方にある前記第２の絶縁膜の上にキャパシタ素子を
形成する工程とを有する半導体装置の製造方法。 - 【請求項５】前記第２の導電層と前記第３の導電層のう
ち前記第１の絶縁膜の上面の部分を研磨によって除去す
る工程をさらに有する請求項４に記載の半導体装置の製
造方法。 - 【請求項６】前記第２の導電層を構成する前記高融点金
属を、タングステン、タンタル、モリブデンのいずれか
から形成する請求項４に記載の半導体装置の製造方法。 - 【請求項７】前記第２の導電層を構成する前記高融点金
属は、シリコンを含有する請求項４に記載の半導体装置
の製造方法。 - 【請求項８】前記第１の導電層）を構成する前記金属シ
リサイドはコバルトシリサイド、タングステンシリサイ
ドのいずれかである請求項４に記載の半導体装置の製造
方法。 - 【請求項９】前記半導体層の表面に前記第１の導電層を
形成する工程は、不純物を含む多結晶シリコン層の上に
タングステンを含む層を形成する工程である請求項４に
記載の半導体装置の製造方法。 - 【請求項１０】前記第２の導電層を構成する前記高融点
金属シリサイドは、タングステン、タンタル、モリブデ
ン、又はチタンのシリサイドである請求項４に記載の半
導体装置の製造方法。 - 【請求項１１】前記キャパシタ素子と前記第２の絶縁膜
の上に第３の絶縁膜を形成する工程と、 前記第３の導電層に繋がる第２のホールを前記第３の絶
縁膜に形成する工程と、 前記第２のホールと前記第２の導電層と第３の導電層を
介して前記第１の導電層に電気的に接続される第４の導
電層を前記第３の絶縁膜の上に形成する工程をさらに有
する請求項４に記載の半導体装置の製造方法。 - 【請求項１２】前記第３の導電層はＣＶＤ法により形成
されたタングステンを含む請求項４に記載の半導体装置
の製造方法。 - 【請求項１３】前記第３の導電層はＣＶＤ法により形成
されたタングステン膜であって、該タングステン膜と前
記第２の導電層の間には窒化チタンよりなるバリアメタ
ル層を形成する工程を含む請求項４に記載の半導体装置
の製造方法。 - 【請求項１４】前記キャパシタ素子は６７５℃以上の温
度で加熱する工程を経て形成される請求項４に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04184999A JP3623682B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04184999A JP3623682B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243725A true JP2000243725A (ja) | 2000-09-08 |
| JP3623682B2 JP3623682B2 (ja) | 2005-02-23 |
Family
ID=12619712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04184999A Expired - Fee Related JP3623682B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3623682B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203810A (ja) * | 2000-12-28 | 2002-07-19 | Tokyo Electron Ltd | 半導体装置の製造方法および半導体装置ならびに半導体装置の製造装置 |
| KR100428623B1 (ko) * | 2001-11-02 | 2004-04-28 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
-
1999
- 1999-02-19 JP JP04184999A patent/JP3623682B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203810A (ja) * | 2000-12-28 | 2002-07-19 | Tokyo Electron Ltd | 半導体装置の製造方法および半導体装置ならびに半導体装置の製造装置 |
| KR100428623B1 (ko) * | 2001-11-02 | 2004-04-28 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP3623682B2 (ja) | 2005-02-23 |
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