JPH08264531A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08264531A JPH08264531A JP6309995A JP6309995A JPH08264531A JP H08264531 A JPH08264531 A JP H08264531A JP 6309995 A JP6309995 A JP 6309995A JP 6309995 A JP6309995 A JP 6309995A JP H08264531 A JPH08264531 A JP H08264531A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【目的】電極及び配線の構造を改良し、半導体装置の信
頼性向上とＲＣ遅延の低減を図る。 【構成】ＭＯＳＦＥＴのゲート電極は、反応障壁層であ
る窒化タングステン膜１１１を挟んで配設された、多結
晶ケイ素膜１０２と高融点金属膜であるタングステン膜
１１２とを含む。タングステン膜１１２は、これに対し
て熱膨張係数の近い絶縁膜である窒化ケイ素膜１０９に
囲まれる。まず、底部が多結晶ケイ素膜１０２で、側部
が窒化ケイ素膜１０９からなる溝が形成され、そして、
同溝内に窒化タングステン膜１１１及びタングステン膜
１１２が埋め込まれる。これにより、自己整合的に多結
晶ケイ素膜１０２、窒化タングステン膜１１１及びタン
グステン膜１１２の積層構造からなる電極が形成され
る。
頼性向上とＲＣ遅延の低減を図る。 【構成】ＭＯＳＦＥＴのゲート電極は、反応障壁層であ
る窒化タングステン膜１１１を挟んで配設された、多結
晶ケイ素膜１０２と高融点金属膜であるタングステン膜
１１２とを含む。タングステン膜１１２は、これに対し
て熱膨張係数の近い絶縁膜である窒化ケイ素膜１０９に
囲まれる。まず、底部が多結晶ケイ素膜１０２で、側部
が窒化ケイ素膜１０９からなる溝が形成され、そして、
同溝内に窒化タングステン膜１１１及びタングステン膜
１１２が埋め込まれる。これにより、自己整合的に多結
晶ケイ素膜１０２、窒化タングステン膜１１１及びタン
グステン膜１１２の積層構造からなる電極が形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、高融点金属膜、反応障
壁層及び多結晶ケイ素膜の積層構造からなる配線及び電
極パターンを具備する半導体装置及びその製造方法に関
する。
壁層及び多結晶ケイ素膜の積層構造からなる配線及び電
極パターンを具備する半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化、高速
化に対する要求が高まっている。これらの要求を実現す
べく、素子間及び素子寸法の縮小化、微細化が進められ
る一方、内部配線材料の低抵抗化などが検討されてい
る。
化に対する要求が高まっている。これらの要求を実現す
べく、素子間及び素子寸法の縮小化、微細化が進められ
る一方、内部配線材料の低抵抗化などが検討されてい
る。
【０００３】とりわけＲＣ遅延が顕著に現れるワード線
では、低抵抗化が大きな課題となっている。そこで、最
近では低抵抗化を図るため、金属シリサイド膜と多結晶
ケイ素膜の２層構造を採用したポリサイドゲートが広く
採用されている。高融点金属のシリサイドは多結晶ケイ
素膜に比べ比抵抗が約１桁低く、かつ耐酸化性に優れて
おり、低抵抗配線として有望である。シリサイドとして
は、タングステンシリサイド（ＷＳｉx ）が最も広く使
用されている。
では、低抵抗化が大きな課題となっている。そこで、最
近では低抵抗化を図るため、金属シリサイド膜と多結晶
ケイ素膜の２層構造を採用したポリサイドゲートが広く
採用されている。高融点金属のシリサイドは多結晶ケイ
素膜に比べ比抵抗が約１桁低く、かつ耐酸化性に優れて
おり、低抵抗配線として有望である。シリサイドとして
は、タングステンシリサイド（ＷＳｉx ）が最も広く使
用されている。
【０００４】しかし、０．２５μｍ世代以降では、さら
なる遅延時間の短縮化が求められている。仮に、ポリサ
イド構造によってシート抵抗１Ω／□以下のゲート電極
を実現した場合、シリサイド膜の膜厚は厚くなり、ゲー
ト電極のアスペクト比は非常に高くなる。その結果、ゲ
ート電極パターンや電極上の層間膜の加工が難しくなる
ため、ゲート電極材料には金属シリサイドよりも比抵抗
の低い材料を用いる必要がある。
なる遅延時間の短縮化が求められている。仮に、ポリサ
イド構造によってシート抵抗１Ω／□以下のゲート電極
を実現した場合、シリサイド膜の膜厚は厚くなり、ゲー
ト電極のアスペクト比は非常に高くなる。その結果、ゲ
ート電極パターンや電極上の層間膜の加工が難しくなる
ため、ゲート電極材料には金属シリサイドよりも比抵抗
の低い材料を用いる必要がある。
【０００５】最近、高融点金属膜、反応障壁層及び多結
晶ケイ素膜からなるポリメタルゲート構造が注目されて
いる。例えばタングステンの比抵抗はＷＳｉx に比べ約
１桁小さく、ＲＣ遅延の大幅な短縮が可能である。ま
た、タングステンは多結晶ケイ素と８００℃程度の加熱
処理で容易に反応するが、タングステン膜と多結晶ケイ
素膜との間に反応障壁層を挟むことにより、耐熱性に優
れた低抵抗ゲート構造が形成可能となる。
晶ケイ素膜からなるポリメタルゲート構造が注目されて
いる。例えばタングステンの比抵抗はＷＳｉx に比べ約
１桁小さく、ＲＣ遅延の大幅な短縮が可能である。ま
た、タングステンは多結晶ケイ素と８００℃程度の加熱
処理で容易に反応するが、タングステン膜と多結晶ケイ
素膜との間に反応障壁層を挟むことにより、耐熱性に優
れた低抵抗ゲート構造が形成可能となる。
【０００６】
【発明が解決しようとする課題】上述したように、高融
点金属膜、反応障壁層及び多結晶ケイ素膜の積層からな
るポリメタル構造は次世代の低抵抗ゲート材料として期
待される。しかし、高融点金属膜は、一般に酸化ケイ素
膜などの層間膜に比べ熱膨張係数が一桁程度大きい。そ
のため、高融点金属膜を電極や配線に用いた場合、電極
とそれを覆う層間膜との間に大きなストレスが加わる。
特にＭＯＳ型トランジスタの電極では、電極の側面に加
わるストレスが電極直下の薄いゲート酸化膜に大きな悪
影響を与え、酸化膜の信頼性を著しく劣化させる。よっ
て、電極側面に働くストレスは可能な限り抑える必要が
あり、熱膨張係数を考慮した構造が望まれる。
点金属膜、反応障壁層及び多結晶ケイ素膜の積層からな
るポリメタル構造は次世代の低抵抗ゲート材料として期
待される。しかし、高融点金属膜は、一般に酸化ケイ素
膜などの層間膜に比べ熱膨張係数が一桁程度大きい。そ
のため、高融点金属膜を電極や配線に用いた場合、電極
とそれを覆う層間膜との間に大きなストレスが加わる。
特にＭＯＳ型トランジスタの電極では、電極の側面に加
わるストレスが電極直下の薄いゲート酸化膜に大きな悪
影響を与え、酸化膜の信頼性を著しく劣化させる。よっ
て、電極側面に働くストレスは可能な限り抑える必要が
あり、熱膨張係数を考慮した構造が望まれる。
【０００７】また、本ポリメタル構造を製造する上で、
克服すべき多くの問題がある。まずタングステンをはじ
めとした高融点金属膜は非常に酸化され易く、例えば、
タングステンは５００℃程度で酸化される。タングステ
ンの酸化物は絶縁体であり、さらには酸化とともに堆積
膨張を引き起こすため、ポリメタル構造の電極を酸化性
雰囲気中で加熱することはできない。
克服すべき多くの問題がある。まずタングステンをはじ
めとした高融点金属膜は非常に酸化され易く、例えば、
タングステンは５００℃程度で酸化される。タングステ
ンの酸化物は絶縁体であり、さらには酸化とともに堆積
膨張を引き起こすため、ポリメタル構造の電極を酸化性
雰囲気中で加熱することはできない。
【０００８】一般に、ＬＳＩ製造工程において、ゲート
電極形成後に酸化膜の信頼性向上を目的とした後酸化と
いう工程が必要とされる。ポリメタル構造においてもそ
の必要性は変わらないが、上述したようにタングステン
が酸化されるため、後酸化工程を行う訳にはいかない。
電極形成後に酸化膜の信頼性向上を目的とした後酸化と
いう工程が必要とされる。ポリメタル構造においてもそ
の必要性は変わらないが、上述したようにタングステン
が酸化されるため、後酸化工程を行う訳にはいかない。
【０００９】さらに、イオン注入後には不純物の活性化
のため加熱処理を行うが、通常用いられる加熱処理用の
炉内では残留酸素が無視できない。このため、Ｗが露出
したままでは加熱処理を行うこともできない。
のため加熱処理を行うが、通常用いられる加熱処理用の
炉内では残留酸素が無視できない。このため、Ｗが露出
したままでは加熱処理を行うこともできない。
【００１０】これら酸化の問題に対し、タングステンを
酸化させずにシリコンを選択的に酸化させる方法が提案
されている（特公平４−５８６８８）。この方法によれ
ば、水素と水蒸気の分圧制御により、シリコンのみを酸
化させることが可能である。
酸化させずにシリコンを選択的に酸化させる方法が提案
されている（特公平４−５８６８８）。この方法によれ
ば、水素と水蒸気の分圧制御により、シリコンのみを酸
化させることが可能である。
【００１１】しかしながら、この方法は水素ガスを多量
に使用するため、安全性の点で問題があり、その実用化
は困難である。さらに、特殊な設備を維持する必要があ
り、経費がかかるという問題がある。
に使用するため、安全性の点で問題があり、その実用化
は困難である。さらに、特殊な設備を維持する必要があ
り、経費がかかるという問題がある。
【００１２】また、ポリメタル構造のような積層型電極
のパターンを形成する上で、新たな問題が発生する。通
常、多結晶ケイ素膜単層からなる電極パターン形成の場
合、エッチングマスクに対し多結晶ケイ素膜を異方性か
つ選択的に加工し、下地の薄いゲート酸化膜に対して高
い選択比で多結晶ケイ素膜をエッチングしなければなら
ない。その上、高融点金属膜と多結晶ケイ素膜からなる
ポリメタル電極パターンを形成する場合、これに加えて
高融点金属膜を多結晶ケイ素膜及び薄い酸化膜に対し選
択的にエッチングする必要がある。
のパターンを形成する上で、新たな問題が発生する。通
常、多結晶ケイ素膜単層からなる電極パターン形成の場
合、エッチングマスクに対し多結晶ケイ素膜を異方性か
つ選択的に加工し、下地の薄いゲート酸化膜に対して高
い選択比で多結晶ケイ素膜をエッチングしなければなら
ない。その上、高融点金属膜と多結晶ケイ素膜からなる
ポリメタル電極パターンを形成する場合、これに加えて
高融点金属膜を多結晶ケイ素膜及び薄い酸化膜に対し選
択的にエッチングする必要がある。
【００１３】しかしながら、現在用いられているエッチ
ング技術では、多結晶ケイ素膜に対し高融点金属膜を選
択的にエッチングすることができないために、高融点金
属膜をエッチングする段階で、下層にある多結晶ケイ素
膜が大幅に削られ、最悪の場合にはシリコン基板までエ
ッチングされる。
ング技術では、多結晶ケイ素膜に対し高融点金属膜を選
択的にエッチングすることができないために、高融点金
属膜をエッチングする段階で、下層にある多結晶ケイ素
膜が大幅に削られ、最悪の場合にはシリコン基板までエ
ッチングされる。
【００１４】さらに、金属膜は比較的大きな粒径を有
し、その値は０．１μｍ以上にもなる。一般にドライエ
ッチングは粒界部分で進行しやすく、パターンの長手方
向は直線状にエッチングされず、ぎざぎざな形状にな
る。パターン寸法が０．２μｍ程度の世代になると、こ
のぎざぎざは無視できず、配線の寸法バラツキ要因とな
るため、トランジスタの動作特性に多大な悪影響を与え
る。本発明は、上記問題を考慮してなされたもので、信
頼性向上とＲＣ遅延の低減を可能とする半導体装置及び
その製造方法を提供することにある。
し、その値は０．１μｍ以上にもなる。一般にドライエ
ッチングは粒界部分で進行しやすく、パターンの長手方
向は直線状にエッチングされず、ぎざぎざな形状にな
る。パターン寸法が０．２μｍ程度の世代になると、こ
のぎざぎざは無視できず、配線の寸法バラツキ要因とな
るため、トランジスタの動作特性に多大な悪影響を与え
る。本発明は、上記問題を考慮してなされたもので、信
頼性向上とＲＣ遅延の低減を可能とする半導体装置及び
その製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明に係る半導体装置
は、高融点金属膜を含む配線及び電極が高融点金属膜に
対し熱膨張係数の近い絶縁膜で覆われていることを特徴
とする。本発明に係る半導体装置の製造方法は、高融点
金属膜を含む配線及び電極パターンの形成に際し、前記
高融点金属膜に対して熱膨張係数の近い絶縁膜を基板上
に堆積すると共に前記絶縁膜に溝を形成する工程と、前
記絶縁膜上に反応障壁層及び前記高融点金属膜を順に堆
積し、前記溝を埋め込む工程と、前記反応障壁層及び前
記高融点金属膜を平坦化する工程と、を具備することを
特徴とする。
は、高融点金属膜を含む配線及び電極が高融点金属膜に
対し熱膨張係数の近い絶縁膜で覆われていることを特徴
とする。本発明に係る半導体装置の製造方法は、高融点
金属膜を含む配線及び電極パターンの形成に際し、前記
高融点金属膜に対して熱膨張係数の近い絶縁膜を基板上
に堆積すると共に前記絶縁膜に溝を形成する工程と、前
記絶縁膜上に反応障壁層及び前記高融点金属膜を順に堆
積し、前記溝を埋め込む工程と、前記反応障壁層及び前
記高融点金属膜を平坦化する工程と、を具備することを
特徴とする。
【００１６】本発明に係る半導体装置の製造方法のある
態様において、前記溝を形成する工程が、多結晶ケイ素
膜を基板上に堆積する工程と、前記多結晶ケイ素膜上に
酸化ケイ素膜を形成する工程と、前記多結晶ケイ素膜及
び前記酸化ケイ素膜からなる積層膜をパターニングする
工程と、パターニングされた前記積層膜を含む前記基板
上に前記絶縁膜を堆積する工程と、前記絶縁膜を平坦化
する工程と、前記酸化ケイ素膜を選択的に除去する工程
と、を具備する。この場合、前記多結晶ケイ素膜の堆積
後でかつ前記酸化ケイ素膜の堆積前に、前記多結晶ケイ
素膜を平坦化する工程をさらに具備することができる。
態様において、前記溝を形成する工程が、多結晶ケイ素
膜を基板上に堆積する工程と、前記多結晶ケイ素膜上に
酸化ケイ素膜を形成する工程と、前記多結晶ケイ素膜及
び前記酸化ケイ素膜からなる積層膜をパターニングする
工程と、パターニングされた前記積層膜を含む前記基板
上に前記絶縁膜を堆積する工程と、前記絶縁膜を平坦化
する工程と、前記酸化ケイ素膜を選択的に除去する工程
と、を具備する。この場合、前記多結晶ケイ素膜の堆積
後でかつ前記酸化ケイ素膜の堆積前に、前記多結晶ケイ
素膜を平坦化する工程をさらに具備することができる。
【００１７】本発明に係る半導体装置の製造方法の別の
態様において、前記溝を形成する工程が、多結晶ケイ素
膜を基板上に堆積する工程と、前記多結晶ケイ素膜をパ
ターニングする工程と、パターニングされた前記多結晶
ケイ素膜を含む前記基板上に前記絶縁膜を堆積する工程
と、パターニングされた前記多結晶ケイ素膜が露出する
ように前記絶縁膜を平坦化する工程と、パターニングさ
れた前記多結晶ケイ素膜を酸化雰囲気に曝し、該多結晶
ケイ素膜上に酸化ケイ素膜を形成する工程と、前記酸化
ケイ素膜を選択的に除去する工程と、を具備する。
態様において、前記溝を形成する工程が、多結晶ケイ素
膜を基板上に堆積する工程と、前記多結晶ケイ素膜をパ
ターニングする工程と、パターニングされた前記多結晶
ケイ素膜を含む前記基板上に前記絶縁膜を堆積する工程
と、パターニングされた前記多結晶ケイ素膜が露出する
ように前記絶縁膜を平坦化する工程と、パターニングさ
れた前記多結晶ケイ素膜を酸化雰囲気に曝し、該多結晶
ケイ素膜上に酸化ケイ素膜を形成する工程と、前記酸化
ケイ素膜を選択的に除去する工程と、を具備する。
【００１８】
【作用】本発明によれば、高融点金属の周辺は熱膨張係
数の近い材料で囲まれており、熱膨張にともなう内部ス
トレスは生じにくい。よって、本構造を採用することに
より、電極側面に加わるストレスを大幅に低減可能であ
り、ゲート酸化膜の信頼性向上が可能となる。
数の近い材料で囲まれており、熱膨張にともなう内部ス
トレスは生じにくい。よって、本構造を採用することに
より、電極側面に加わるストレスを大幅に低減可能であ
り、ゲート酸化膜の信頼性向上が可能となる。
【００１９】また、本発明によれば、上述した構造の電
極及び配線を具備する半導体装置の製造に際し、底部に
多結晶ケイ素膜を有する絶縁膜の溝内部に反応障壁層及
び高融点金属膜を埋め込むことにより、高融点金属膜と
反応障壁層と多結晶ケイ素膜とからなる構造を形成する
ことが可能となる。
極及び配線を具備する半導体装置の製造に際し、底部に
多結晶ケイ素膜を有する絶縁膜の溝内部に反応障壁層及
び高融点金属膜を埋め込むことにより、高融点金属膜と
反応障壁層と多結晶ケイ素膜とからなる構造を形成する
ことが可能となる。
【００２０】なお、酸化ケイ素膜と多結晶ケイ素膜とを
同一のレジストパターンでエッチングし、窒化ケイ素膜
で全面を覆い平坦化した後、酸化膜のみを選択的に除去
することにより、多結晶ケイ素膜上に選択的に溝を形成
することが可能であり、よって、自己整合的に反応障壁
層及び高融点金属膜を埋め込むことができる。
同一のレジストパターンでエッチングし、窒化ケイ素膜
で全面を覆い平坦化した後、酸化膜のみを選択的に除去
することにより、多結晶ケイ素膜上に選択的に溝を形成
することが可能であり、よって、自己整合的に反応障壁
層及び高融点金属膜を埋め込むことができる。
【００２１】つまり、本発明よれば多結晶ケイ素膜とそ
の上層の反応障壁層及び高融点金属膜との合わせズレと
いった問題は発生しない。さらに、高融点金属膜の堆積
前に後酸化工程を行うことが可能であり、酸化膜の信頼
性向上を図ることができるとともに、上述した選択酸化
といった特殊な酸化技術を必要としない。
の上層の反応障壁層及び高融点金属膜との合わせズレと
いった問題は発生しない。さらに、高融点金属膜の堆積
前に後酸化工程を行うことが可能であり、酸化膜の信頼
性向上を図ることができるとともに、上述した選択酸化
といった特殊な酸化技術を必要としない。
【００２２】また、イオン注入後の加熱処理を行う際に
も、高融点金属膜の堆積前に行うことが可能であり、残
留酸素の影響を心配する必要はない。さらに、高融点金
属膜は溝埋め込みによって形成するため、高融点金属膜
を下地多結晶ケイ素膜に対し選択的にエッチングする必
要もなく、異方性エッチングについて言えば多結晶ケイ
素膜単層のパターン形成と変わらない。また、本方法に
よれば、配線は金属膜のエッチングに特有のぎざぎざな
形状にならないため、寸法バラツキを低減することがで
きる。
も、高融点金属膜の堆積前に行うことが可能であり、残
留酸素の影響を心配する必要はない。さらに、高融点金
属膜は溝埋め込みによって形成するため、高融点金属膜
を下地多結晶ケイ素膜に対し選択的にエッチングする必
要もなく、異方性エッチングについて言えば多結晶ケイ
素膜単層のパターン形成と変わらない。また、本方法に
よれば、配線は金属膜のエッチングに特有のぎざぎざな
形状にならないため、寸法バラツキを低減することがで
きる。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （実施例１）図１乃至図４は本発明の第１実施例に係る
半導体装置の製造方法を工程順に示す断面図である。よ
り具体的には、本実施例は、ＭＯＳ型電界効果トランジ
スタのゲート電極パターンの形成に関する。
する。 （実施例１）図１乃至図４は本発明の第１実施例に係る
半導体装置の製造方法を工程順に示す断面図である。よ
り具体的には、本実施例は、ＭＯＳ型電界効果トランジ
スタのゲート電極パターンの形成に関する。
【００２４】まず、図１（ａ）に示すように、単結晶シ
リコンからなる基板１００上に、ゲート絶縁膜として薄
い酸化膜１０１（膜厚７ｎｍ）を形成した後、その上に
化学的気相成長（ＣＶＤ）法を用いて多結晶ケイ素膜１
０２（膜厚１００ｎｍ）を堆積した。次に、多結晶ケイ
素膜上にＣＶＤ法により酸化ケイ素膜１０３（膜厚１０
０ｎｍ）を堆積した。なお、酸化ケイ素膜１０３は、Ｐ
やＢ等を含むドープ・ガラスやＴＥＯＳ膜でも良い。こ
の後、酸化ケイ素膜上にフォトレジスト（膜厚１μｍ）
をスピンコート法により塗布した後、このフォトレジス
トをフォトマスクを通して露光し、現像して、例えば
０．２５μｍ幅のレジストパターン１０４を形成した。
リコンからなる基板１００上に、ゲート絶縁膜として薄
い酸化膜１０１（膜厚７ｎｍ）を形成した後、その上に
化学的気相成長（ＣＶＤ）法を用いて多結晶ケイ素膜１
０２（膜厚１００ｎｍ）を堆積した。次に、多結晶ケイ
素膜上にＣＶＤ法により酸化ケイ素膜１０３（膜厚１０
０ｎｍ）を堆積した。なお、酸化ケイ素膜１０３は、Ｐ
やＢ等を含むドープ・ガラスやＴＥＯＳ膜でも良い。こ
の後、酸化ケイ素膜上にフォトレジスト（膜厚１μｍ）
をスピンコート法により塗布した後、このフォトレジス
トをフォトマスクを通して露光し、現像して、例えば
０．２５μｍ幅のレジストパターン１０４を形成した。
【００２５】次に、図１（ｂ）に示すように、ドライエ
ッチング装置を用いて、レジストパターン１０４に沿っ
て酸化ケイ素膜１０３をエッチングした。このときのエ
ッチング条件は、電力密度２．９Ｗ／ｃｍ2 、圧力５０
ｍＴｏｒｒ、流量ＣＨＦ3 ／ＣＦ4 ＝７４／７８ＳＣＣ
Ｍとし、電極温度は３５℃に保持した。
ッチング装置を用いて、レジストパターン１０４に沿っ
て酸化ケイ素膜１０３をエッチングした。このときのエ
ッチング条件は、電力密度２．９Ｗ／ｃｍ2 、圧力５０
ｍＴｏｒｒ、流量ＣＨＦ3 ／ＣＦ4 ＝７４／７８ＳＣＣ
Ｍとし、電極温度は３５℃に保持した。
【００２６】さらに、図１（ｃ）に示すように、レジス
ト１０４及び酸化ケイ素膜１０３をマスクパターンとし
て多結晶ケイ素膜１０２をエッチングした。エッチング
条件は、電力密度０．８Ｗ／ｃｍ2 、圧力７５ｍＴｏｒ
ｒ、流量ＨＢｒ＝１００ＳＣＣＭとし、電極温度は６５
℃に保持した。なお、残存したレジストパターン１０４
は多結晶ケイ素膜１０２のエッチング後にＯ2 アッシン
グにより剥離した。
ト１０４及び酸化ケイ素膜１０３をマスクパターンとし
て多結晶ケイ素膜１０２をエッチングした。エッチング
条件は、電力密度０．８Ｗ／ｃｍ2 、圧力７５ｍＴｏｒ
ｒ、流量ＨＢｒ＝１００ＳＣＣＭとし、電極温度は６５
℃に保持した。なお、残存したレジストパターン１０４
は多結晶ケイ素膜１０２のエッチング後にＯ2 アッシン
グにより剥離した。
【００２７】この後、図２（ｄ）に示すように、多結晶
ケイ素膜１０２のエッチング時に削られた薄い酸化ケイ
素膜１０１の回復と多結晶ケイ素膜１０２のコーナー部
分１０５を丸めるため、後酸化工程と呼ばれる酸化を行
った。これにより、ゲート酸化膜１０１は元の膜厚まで
回復し、かつ多結晶ケイ素膜１０２のコーナー部分１０
５が丸められる。この結果、ゲート電極のコーナー部分
１０５における電界集中が避けられ、さらにはゲート酸
化膜１０１の信頼性が向上する。
ケイ素膜１０２のエッチング時に削られた薄い酸化ケイ
素膜１０１の回復と多結晶ケイ素膜１０２のコーナー部
分１０５を丸めるため、後酸化工程と呼ばれる酸化を行
った。これにより、ゲート酸化膜１０１は元の膜厚まで
回復し、かつ多結晶ケイ素膜１０２のコーナー部分１０
５が丸められる。この結果、ゲート電極のコーナー部分
１０５における電界集中が避けられ、さらにはゲート酸
化膜１０１の信頼性が向上する。
【００２８】図２（ｅ）に示すように、この上から、イ
オン注入法により例えばＡｓ+ イオンを加速電圧３０ｋ
ｅＶ、注入量３×１０14ｃｍ-2の条件で基板へドーピン
グを行い、さらに例えば窒素雰囲気中で９００℃３０秒
程度の加熱処理を行い、Ｎ型拡散層１０６を形成した。
オン注入法により例えばＡｓ+ イオンを加速電圧３０ｋ
ｅＶ、注入量３×１０14ｃｍ-2の条件で基板へドーピン
グを行い、さらに例えば窒素雰囲気中で９００℃３０秒
程度の加熱処理を行い、Ｎ型拡散層１０６を形成した。
【００２９】次に、図２（ｆ）に示すように、その上に
ＣＶＤ法により窒化ケイ素膜１０７（膜厚１５０ｎｍ）
を堆積した。窒化ケイ素膜は高融点金属膜に熱膨張係数
の近い材料である。窒化ケイ素膜１０７をドライエッチ
ング法によりエッチバックし、酸化ケイ素膜１０３と多
結晶ケイ素膜１０２の側壁にのみ残した。エッチング条
件は電力密度０．８Ｗ／ｃｍ2 、圧力２０ｍＴｏｒｒ、
流量ＣＨＦ3 ／ＣＦ4＝７４／７８ＳＣＣＭとし、電極
温度は６０℃に保持した。なお、側壁部分１０７の膜厚
は約５０ｎｍであった。
ＣＶＤ法により窒化ケイ素膜１０７（膜厚１５０ｎｍ）
を堆積した。窒化ケイ素膜は高融点金属膜に熱膨張係数
の近い材料である。窒化ケイ素膜１０７をドライエッチ
ング法によりエッチバックし、酸化ケイ素膜１０３と多
結晶ケイ素膜１０２の側壁にのみ残した。エッチング条
件は電力密度０．８Ｗ／ｃｍ2 、圧力２０ｍＴｏｒｒ、
流量ＣＨＦ3 ／ＣＦ4＝７４／７８ＳＣＣＭとし、電極
温度は６０℃に保持した。なお、側壁部分１０７の膜厚
は約５０ｎｍであった。
【００３０】さらに、図３（ｇ）に示すように、この上
から、イオン注入法により例えばＡｓ+ イオンを加速電
圧４５ｋｅＶ、注入量３×１０15ｃｍ-2の条件で基板へ
ドーピングを行い、さらに例えば窒素雰囲気中で８００
℃３０分程度の加熱処理を行い、Ｎ+ 拡散層１０８を形
成した。
から、イオン注入法により例えばＡｓ+ イオンを加速電
圧４５ｋｅＶ、注入量３×１０15ｃｍ-2の条件で基板へ
ドーピングを行い、さらに例えば窒素雰囲気中で８００
℃３０分程度の加熱処理を行い、Ｎ+ 拡散層１０８を形
成した。
【００３１】この後、図３（ｈ）に示すように、高融点
金属膜に対し熱膨張係数の近い絶縁膜により囲むため、
この上に再度ＣＶＤ法により窒化ケイ素膜１０９（膜厚
４００ｎｍ）を堆積した。次に、窒化ケイ素膜１０９を
平坦化するために、その上にレジストをスピンコート法
により塗布し、窒化ケイ素膜１０９を酸化ケイ素膜の上
面が現れる高さまでエッチバックを行った。なお、窒化
ケイ素膜１０９の平坦化を行う方法として、エッチバッ
クの他に、化学的機械研磨（ＣＭＰ）法によっても可能
である。
金属膜に対し熱膨張係数の近い絶縁膜により囲むため、
この上に再度ＣＶＤ法により窒化ケイ素膜１０９（膜厚
４００ｎｍ）を堆積した。次に、窒化ケイ素膜１０９を
平坦化するために、その上にレジストをスピンコート法
により塗布し、窒化ケイ素膜１０９を酸化ケイ素膜の上
面が現れる高さまでエッチバックを行った。なお、窒化
ケイ素膜１０９の平坦化を行う方法として、エッチバッ
クの他に、化学的機械研磨（ＣＭＰ）法によっても可能
である。
【００３２】次に、図３（ｉ）に示すように、多結晶ケ
イ素膜１０２上の酸化ケイ素膜１０３をドライエッチン
グにより窒化ケイ素膜１０９に対して選択的に除去し
た。エッチング条件は、電力密度２．９Ｗ／ｃｍ2 、圧
力４０ｍＴｏｒｒ、流量Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／
１００／２００ＳＣＣＭとし、電極温度は３０℃に保持
した。このとき、酸化ケイ素膜１０３は約４００ｎｍ／
分でエッチングされるのに対し、窒化ケイ素膜１０９は
約２０ｎｍ／分でエッチングされたため、酸化ケイ素膜
１０３の窒化ケイ素膜１０９に対する選択比は約２０で
あった。なお、窒化ケイ素膜１０９に対し、酸化ケイ素
膜１０３を選択的に除去する方法として、例えば５％ま
で希釈したフッ化水素酸（ＨＦ）水溶液に被処理基板を
浸すことでも可能である。
イ素膜１０２上の酸化ケイ素膜１０３をドライエッチン
グにより窒化ケイ素膜１０９に対して選択的に除去し
た。エッチング条件は、電力密度２．９Ｗ／ｃｍ2 、圧
力４０ｍＴｏｒｒ、流量Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／
１００／２００ＳＣＣＭとし、電極温度は３０℃に保持
した。このとき、酸化ケイ素膜１０３は約４００ｎｍ／
分でエッチングされるのに対し、窒化ケイ素膜１０９は
約２０ｎｍ／分でエッチングされたため、酸化ケイ素膜
１０３の窒化ケイ素膜１０９に対する選択比は約２０で
あった。なお、窒化ケイ素膜１０９に対し、酸化ケイ素
膜１０３を選択的に除去する方法として、例えば５％ま
で希釈したフッ化水素酸（ＨＦ）水溶液に被処理基板を
浸すことでも可能である。
【００３３】この結果、図３（ｉ）に示すように、基板
１００上に多結晶ケイ素膜１０２を底部に持った窒化ケ
イ素膜１０９からなる溝１１０が形成された。次に、図
４（ｊ）に示すように、その上からＮ2 ／Ａｒ混合ガス
を用い反応性スパッタリング法により窒化タングステン
膜１１１（膜厚１０ｎｍ）を全面に堆積した。なお、窒
化タングステン膜１１１は、タングステン膜１１２と多
結晶ケイ素膜１０２との間の反応障壁層として用いた。
次いでＣＶＤ法によりタングステン膜１１２を溝１１０
を埋め込むように堆積した。
１００上に多結晶ケイ素膜１０２を底部に持った窒化ケ
イ素膜１０９からなる溝１１０が形成された。次に、図
４（ｊ）に示すように、その上からＮ2 ／Ａｒ混合ガス
を用い反応性スパッタリング法により窒化タングステン
膜１１１（膜厚１０ｎｍ）を全面に堆積した。なお、窒
化タングステン膜１１１は、タングステン膜１１２と多
結晶ケイ素膜１０２との間の反応障壁層として用いた。
次いでＣＶＤ法によりタングステン膜１１２を溝１１０
を埋め込むように堆積した。
【００３４】図４（ｋ）に示すように、ドライエッチン
グ法により、タングステン膜１１２及び窒化タングステ
ン膜１１１を窒化ケイ素膜１０９が露出するまでエッチ
バックした。エッチング条件は、電力密度１．５Ｗ／ｃ
ｍ2 、圧力４０ｍＴｏｒｒ、流量ＳＦ6 ／Ｏ2 ＝２５／
７５ＳＣＣＭとし、電極温度は８０℃に保持した。な
お、タングステン膜１１２及び窒化タングステン膜１１
１の平坦化を行う方法として、エッチバックの他に、Ｃ
ＭＰ法によっても可能である。
グ法により、タングステン膜１１２及び窒化タングステ
ン膜１１１を窒化ケイ素膜１０９が露出するまでエッチ
バックした。エッチング条件は、電力密度１．５Ｗ／ｃ
ｍ2 、圧力４０ｍＴｏｒｒ、流量ＳＦ6 ／Ｏ2 ＝２５／
７５ＳＣＣＭとし、電極温度は８０℃に保持した。な
お、タングステン膜１１２及び窒化タングステン膜１１
１の平坦化を行う方法として、エッチバックの他に、Ｃ
ＭＰ法によっても可能である。
【００３５】この結果、溝内部にのみタングステン膜１
１２及び窒化タングステン膜１１１が残り、窒化ケイ素
膜で囲まれた高融点金属膜と反応障壁層と多結晶ケイ素
膜とからなるゲート電極パターンが形成された。
１２及び窒化タングステン膜１１１が残り、窒化ケイ素
膜で囲まれた高融点金属膜と反応障壁層と多結晶ケイ素
膜とからなるゲート電極パターンが形成された。
【００３６】このように、本実施例では、高融点金属膜
及び多結晶ケイ素膜の側面は窒化ケイ素膜により覆われ
ている。電極とそれを覆う絶縁膜との間に働くストレス
は電極自体に悪影響を及ぼすだけでなく、本実施例のよ
うにＭＯＳ型トランジスタのゲート電極に用いた場合に
は、電極直下にある薄い酸化膜の信頼性劣化を招く恐れ
がある。材料の熱膨張係数をぞれぞれ示すと、高融点金
属膜、例えばタングステンは約１×１０10ｄｙｎ／ｃｍ
2 、多結晶ケイ素膜のそれは約８×１０9 ｄｙｎ／ｃｍ
2 である。なお、反応障壁層、例えば窒化タングステン
膜はタングステン膜とほぼ同様な値である。これに対
し、通常、絶縁膜として用いれられる酸化ケイ素膜は約
５×１０8 ｄｙｎ／ｃｍ2 であり、高融点金属膜とは一
桁程度小さく、酸化ケイ素膜と高融点金属膜との間に大
きなストレスが加わる。しかし、窒化ケイ素膜の熱膨張
係数はタングステンに近く、その値は約８×１０9 ｄｙ
ｎ／ｃｍ2 であるため、高融点金属膜の側壁を窒化ケイ
素膜で囲むことにより、電極及び配線に加わるストレス
を大幅に緩和することが可能となる。
及び多結晶ケイ素膜の側面は窒化ケイ素膜により覆われ
ている。電極とそれを覆う絶縁膜との間に働くストレス
は電極自体に悪影響を及ぼすだけでなく、本実施例のよ
うにＭＯＳ型トランジスタのゲート電極に用いた場合に
は、電極直下にある薄い酸化膜の信頼性劣化を招く恐れ
がある。材料の熱膨張係数をぞれぞれ示すと、高融点金
属膜、例えばタングステンは約１×１０10ｄｙｎ／ｃｍ
2 、多結晶ケイ素膜のそれは約８×１０9 ｄｙｎ／ｃｍ
2 である。なお、反応障壁層、例えば窒化タングステン
膜はタングステン膜とほぼ同様な値である。これに対
し、通常、絶縁膜として用いれられる酸化ケイ素膜は約
５×１０8 ｄｙｎ／ｃｍ2 であり、高融点金属膜とは一
桁程度小さく、酸化ケイ素膜と高融点金属膜との間に大
きなストレスが加わる。しかし、窒化ケイ素膜の熱膨張
係数はタングステンに近く、その値は約８×１０9 ｄｙ
ｎ／ｃｍ2 であるため、高融点金属膜の側壁を窒化ケイ
素膜で囲むことにより、電極及び配線に加わるストレス
を大幅に緩和することが可能となる。
【００３７】なお、本実施例では高融点金属膜としてタ
ングステン（Ｗ）を用いたが、この他にモリブデン（Ｍ
ｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）でも良い。ま
た、反応障壁層として窒化タングステン膜を用いたが、
高融点金属膜の窒化物、窒化酸化物、炭化物、ホウ化物
でも良い。さらに、窒化ケイ素膜、炭化ケイ素膜も反応
障壁層として利用可能である。
ングステン（Ｗ）を用いたが、この他にモリブデン（Ｍ
ｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）でも良い。ま
た、反応障壁層として窒化タングステン膜を用いたが、
高融点金属膜の窒化物、窒化酸化物、炭化物、ホウ化物
でも良い。さらに、窒化ケイ素膜、炭化ケイ素膜も反応
障壁層として利用可能である。
【００３８】また、本実施例では、高融点金属膜に熱膨
張係数の近い絶縁膜として、窒化ケイ素膜を用いたが、
窒化酸化ケイ素膜（オキシナイトライド）でも良い。 （実施例２）図５乃至図８は本発明の第２実施例に係る
半導体装置の製造方法を工程順に示す断面図である。よ
り具体的には、本実施例は、ＭＯＳ型電界効果トランジ
スタのゲート電極パターンの形成に関する。
張係数の近い絶縁膜として、窒化ケイ素膜を用いたが、
窒化酸化ケイ素膜（オキシナイトライド）でも良い。 （実施例２）図５乃至図８は本発明の第２実施例に係る
半導体装置の製造方法を工程順に示す断面図である。よ
り具体的には、本実施例は、ＭＯＳ型電界効果トランジ
スタのゲート電極パターンの形成に関する。
【００３９】まず、図５（ａ）に示すように、素子分離
２０１を有する基板２００上に、ゲート絶縁膜として薄
い酸化ケイ素膜２０２（膜厚７ｎｍ）を形成した後、そ
の上に化学的気相成長（ＣＶＤ）法を用いて多結晶ケイ
素膜２０３（膜厚２００ｎｍ）を堆積した。この後、多
結晶ケイ素膜２０３上にフォトレジスト（膜厚１μｍ）
をスピンコート法により塗布した後、このフォトレジス
トをフォトマスクを通して露光し、現像して、レジスト
パターン２０４を形成した。
２０１を有する基板２００上に、ゲート絶縁膜として薄
い酸化ケイ素膜２０２（膜厚７ｎｍ）を形成した後、そ
の上に化学的気相成長（ＣＶＤ）法を用いて多結晶ケイ
素膜２０３（膜厚２００ｎｍ）を堆積した。この後、多
結晶ケイ素膜２０３上にフォトレジスト（膜厚１μｍ）
をスピンコート法により塗布した後、このフォトレジス
トをフォトマスクを通して露光し、現像して、レジスト
パターン２０４を形成した。
【００４０】次に、図５（ｂ）に示すように、ドライエ
ッチング装置を用いて、レジストパターン２０４に沿っ
て多結晶ケイ素膜２０３をエッチングした。なお、残存
したレジストパターン２０４は多結晶ケイ素膜２０３の
エッチング後にＯ2 アッシングにより剥離した。
ッチング装置を用いて、レジストパターン２０４に沿っ
て多結晶ケイ素膜２０３をエッチングした。なお、残存
したレジストパターン２０４は多結晶ケイ素膜２０３の
エッチング後にＯ2 アッシングにより剥離した。
【００４１】この後、図５（ｃ）に示すように、多結晶
ケイ素膜２０３のエッチング時に削られた薄い酸化ケイ
素膜２０２の回復と多結晶ケイ素膜のコーナー部分を丸
めるため、後酸化を行った。この上から、イオン注入法
により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、注入
量３×１０14ｃｍ-2の条件で基板２００へドーピングを
行い、Ｎ型拡散層２０５を形成した。
ケイ素膜２０３のエッチング時に削られた薄い酸化ケイ
素膜２０２の回復と多結晶ケイ素膜のコーナー部分を丸
めるため、後酸化を行った。この上から、イオン注入法
により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、注入
量３×１０14ｃｍ-2の条件で基板２００へドーピングを
行い、Ｎ型拡散層２０５を形成した。
【００４２】次に、図６（ｄ）に示すように、ＣＶＤ法
により窒化ケイ素膜２０６（膜厚１５０ｎｍ）を堆積し
た。窒化ケイ素膜２０６をドライエッチング法によりエ
ッチバックし、多結晶ケイ素膜２０３の側壁にのみ残し
た。
により窒化ケイ素膜２０６（膜厚１５０ｎｍ）を堆積し
た。窒化ケイ素膜２０６をドライエッチング法によりエ
ッチバックし、多結晶ケイ素膜２０３の側壁にのみ残し
た。
【００４３】さらに、図６（ｅ）に示すように、この上
から、イオン注入法により例えばＡｓ+ イオンを加速電
圧４５ｋｅＶ、注入量３×１０15ｃｍ-2の条件で基板へ
ドーピングを行い、Ｎ+ 拡散層２０７を形成した。
から、イオン注入法により例えばＡｓ+ イオンを加速電
圧４５ｋｅＶ、注入量３×１０15ｃｍ-2の条件で基板へ
ドーピングを行い、Ｎ+ 拡散層２０７を形成した。
【００４４】この後、図６（ｆ）に示すように、高融点
金属膜に対し熱膨張係数の近い絶縁膜により囲むため、
この上に再度ＣＶＤ法により窒化ケイ素膜２０８（膜厚
４００ｎｍ）を堆積した。次いで、窒化ケイ素膜２０８
と多結晶ケイ素膜２０３を平坦化するために、その上に
レジストをスピンコート法により塗布し、薄い酸化膜２
０２上の多結晶ケイ素膜２０３の高さまで平坦化を行っ
た。
金属膜に対し熱膨張係数の近い絶縁膜により囲むため、
この上に再度ＣＶＤ法により窒化ケイ素膜２０８（膜厚
４００ｎｍ）を堆積した。次いで、窒化ケイ素膜２０８
と多結晶ケイ素膜２０３を平坦化するために、その上に
レジストをスピンコート法により塗布し、薄い酸化膜２
０２上の多結晶ケイ素膜２０３の高さまで平坦化を行っ
た。
【００４５】次に、図７（ｇ）に示すように、酸素雰囲
気中で多結晶ケイ素膜２０３を膜厚約１００ｎｍ相当分
だけ酸化させ、多結晶ケイ素膜２０３上に酸化ケイ素膜
２０９を形成した。このとき、素子分離領域２０１上の
多結晶ケイ素膜２０３はほとんど残らないが、薄い酸化
膜２０２上は膜厚１００ｎｍの多結晶ケイ素膜２０３が
残る。
気中で多結晶ケイ素膜２０３を膜厚約１００ｎｍ相当分
だけ酸化させ、多結晶ケイ素膜２０３上に酸化ケイ素膜
２０９を形成した。このとき、素子分離領域２０１上の
多結晶ケイ素膜２０３はほとんど残らないが、薄い酸化
膜２０２上は膜厚１００ｎｍの多結晶ケイ素膜２０３が
残る。
【００４６】この後、図７（ｈ）に示すように、酸化ケ
イ素膜２０９のみをドライエッチングにより窒化ケイ素
膜２０８に対して選択的に除去した。この結果、素子分
離領域２０１を有する基板２００上に多結晶ケイ素膜２
０３を底部に持った窒化ケイ素膜２０８からなる溝が形
成された。
イ素膜２０９のみをドライエッチングにより窒化ケイ素
膜２０８に対して選択的に除去した。この結果、素子分
離領域２０１を有する基板２００上に多結晶ケイ素膜２
０３を底部に持った窒化ケイ素膜２０８からなる溝が形
成された。
【００４７】図７（ｉ）に示すように、その上からＮ2
／Ａｒ混合ガスを用い反応性スパッタリング法により窒
化タングステン膜２１０（膜厚１０ｎｍ）を全面に堆積
し、次いでＣＶＤ法によりタングステン膜２１１を溝を
埋め込むように堆積した。
／Ａｒ混合ガスを用い反応性スパッタリング法により窒
化タングステン膜２１０（膜厚１０ｎｍ）を全面に堆積
し、次いでＣＶＤ法によりタングステン膜２１１を溝を
埋め込むように堆積した。
【００４８】その後、図８（ｊ）に示すように、ドライ
エッチングにより、タングステン膜２１１及び窒化タン
グステン膜２１０を窒化ケイ素膜２０８が露出するまで
エッチバックした。この結果、溝内部にのみタングステ
ン膜２１１及び窒化タングステン膜２１０が残り、高融
点金属膜及び反応障壁層と多結晶ケイ素膜とからなるゲ
ート電極パターンが形成された。
エッチングにより、タングステン膜２１１及び窒化タン
グステン膜２１０を窒化ケイ素膜２０８が露出するまで
エッチバックした。この結果、溝内部にのみタングステ
ン膜２１１及び窒化タングステン膜２１０が残り、高融
点金属膜及び反応障壁層と多結晶ケイ素膜とからなるゲ
ート電極パターンが形成された。
【００４９】なお、素子分離領域２０１上は多結晶ケイ
素膜２０３がほとんど残らないが、ゲート電極自体はタ
ングステン膜２１１で電気的につながっており、トラン
ジスタの動作特性に支障は無い。 （実施例３）図９乃至図１２は本発明の第３実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
より具体的には、本実施例は、ＭＯＳ型電界効果トラン
ジスタのゲート電極パターンの形成に関する。
素膜２０３がほとんど残らないが、ゲート電極自体はタ
ングステン膜２１１で電気的につながっており、トラン
ジスタの動作特性に支障は無い。 （実施例３）図９乃至図１２は本発明の第３実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
より具体的には、本実施例は、ＭＯＳ型電界効果トラン
ジスタのゲート電極パターンの形成に関する。
【００５０】まず、図９（ａ）に示すように、素子分離
領域３０１を有する基板３００上に、ゲート絶縁膜とし
て薄い酸化膜３０２（膜厚７ｎｍ）を形成した後、その
上に化学的気相成長（ＣＶＤ）法を用いて多結晶ケイ素
膜３０３（膜厚１００ｎｍ）を堆積した。
領域３０１を有する基板３００上に、ゲート絶縁膜とし
て薄い酸化膜３０２（膜厚７ｎｍ）を形成した後、その
上に化学的気相成長（ＣＶＤ）法を用いて多結晶ケイ素
膜３０３（膜厚１００ｎｍ）を堆積した。
【００５１】この後、図９（ｂ）に示すように、素子分
離３０１の高さまで多結晶ケイ素膜３０３をＣＭＰ法に
より平坦化した。なお、多結晶ケイ素膜３０３の平坦化
を行う方法として、ＣＭＰ法の他にエッチバックにても
可能である。
離３０１の高さまで多結晶ケイ素膜３０３をＣＭＰ法に
より平坦化した。なお、多結晶ケイ素膜３０３の平坦化
を行う方法として、ＣＭＰ法の他にエッチバックにても
可能である。
【００５２】次に、図９（ｃ）に示すように、多結晶ケ
イ素膜３０３上にＣＶＤ法により酸化ケイ素膜３０４
（膜厚１００ｎｍ）を堆積した。この後、酸化ケイ素膜
３０４上にレジストパターン３０５を形成した。
イ素膜３０３上にＣＶＤ法により酸化ケイ素膜３０４
（膜厚１００ｎｍ）を堆積した。この後、酸化ケイ素膜
３０４上にレジストパターン３０５を形成した。
【００５３】次に、図１０（ｄ）に示すように、ドライ
エッチング装置を用いて、レジストパターン３０５に沿
って酸化ケイ素膜３０４及び多結晶ケイ素膜３０３をエ
ッチングした。なお、残存したレジストパターン３０５
は多結晶ケイ素膜３０３のエッチング後にＯ2 アッシン
グにより剥離した。
エッチング装置を用いて、レジストパターン３０５に沿
って酸化ケイ素膜３０４及び多結晶ケイ素膜３０３をエ
ッチングした。なお、残存したレジストパターン３０５
は多結晶ケイ素膜３０３のエッチング後にＯ2 アッシン
グにより剥離した。
【００５４】この後、図１０（ｅ）に示すように、多結
晶ケイ素膜３０３のエッチング時に削られた薄い酸化膜
３０２の回復と多結晶ケイ素膜のコーナー部分を丸める
ため、後酸化を行った。さらに、この上から、イオン注
入法により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、
注入量３×１０14ｃｍ-2の条件で基板３００へドーピン
グを行い、Ｎ型拡散層３０６を形成した。
晶ケイ素膜３０３のエッチング時に削られた薄い酸化膜
３０２の回復と多結晶ケイ素膜のコーナー部分を丸める
ため、後酸化を行った。さらに、この上から、イオン注
入法により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、
注入量３×１０14ｃｍ-2の条件で基板３００へドーピン
グを行い、Ｎ型拡散層３０６を形成した。
【００５５】次に、図１０（ｆ）に示すように、ＣＶＤ
法により窒化ケイ素膜３０７（膜厚１５０ｎｍ）を堆積
した。窒化ケイ素膜３０７をドライエッチング法により
エッチバックし、酸化ケイ素膜３０４と多結晶ケイ素膜
３０３の側壁にのみ残した。
法により窒化ケイ素膜３０７（膜厚１５０ｎｍ）を堆積
した。窒化ケイ素膜３０７をドライエッチング法により
エッチバックし、酸化ケイ素膜３０４と多結晶ケイ素膜
３０３の側壁にのみ残した。
【００５６】さらに、図１１（ｇ）に示すように、この
上から、イオン注入法により例えばＡｓ+ イオンを加速
電圧４５ｋｅＶ、注入量３×１０15ｃｍ-2の条件で基板
３００へドーピングを行い、Ｎ+ 拡散層３０８を形成し
た。
上から、イオン注入法により例えばＡｓ+ イオンを加速
電圧４５ｋｅＶ、注入量３×１０15ｃｍ-2の条件で基板
３００へドーピングを行い、Ｎ+ 拡散層３０８を形成し
た。
【００５７】この後、図１１（ｈ）に示すように、高融
点金属膜に対し熱膨張係数の近い絶縁膜により囲むた
め、この上に再度ＣＶＤ法により窒化ケイ素膜３０９
（膜厚４００ｎｍ）を堆積した。次に、窒化ケイ素膜３
０９を平坦化するために、その上にレジストをスピンコ
ート法により塗布し、窒化ケイ素膜３０９を酸化ケイ素
膜３０４の上面が現れる高さまでエッチバックを行っ
た。
点金属膜に対し熱膨張係数の近い絶縁膜により囲むた
め、この上に再度ＣＶＤ法により窒化ケイ素膜３０９
（膜厚４００ｎｍ）を堆積した。次に、窒化ケイ素膜３
０９を平坦化するために、その上にレジストをスピンコ
ート法により塗布し、窒化ケイ素膜３０９を酸化ケイ素
膜３０４の上面が現れる高さまでエッチバックを行っ
た。
【００５８】次に、図１１（ｉ）に示すように、多結晶
ケイ素膜３０３上の酸化ケイ素膜３０４をドライエッチ
ングにより窒化ケイ素膜３０９に対して選択的に除去し
た。この結果、多結晶ケイ素膜３０３を底部に持った窒
化ケイ素膜３０９からなる溝が形成された。
ケイ素膜３０３上の酸化ケイ素膜３０４をドライエッチ
ングにより窒化ケイ素膜３０９に対して選択的に除去し
た。この結果、多結晶ケイ素膜３０３を底部に持った窒
化ケイ素膜３０９からなる溝が形成された。
【００５９】さらに、図１２（ｊ）に示すように、その
上から反応性スパッタリング法により窒化タングステン
膜３１０（膜厚１０ｎｍ）を、次いでＣＶＤ法によりタ
ングステン膜３１１を溝を埋め込むように堆積した。
上から反応性スパッタリング法により窒化タングステン
膜３１０（膜厚１０ｎｍ）を、次いでＣＶＤ法によりタ
ングステン膜３１１を溝を埋め込むように堆積した。
【００６０】その後、図１２（ｋ）に示すように、ドラ
イエッチングにより、タングステン膜３１１及び窒化タ
ングステン膜３１０を窒化ケイ素膜３０９が露出するま
でエッチバックした。この結果、溝内部にのみタングス
テン膜３１１及び窒化タングステン膜３１０が残り、高
融点金属膜及び反応障壁層と多結晶ケイ素膜とからなる
ゲート電極パターンが形成された。
イエッチングにより、タングステン膜３１１及び窒化タ
ングステン膜３１０を窒化ケイ素膜３０９が露出するま
でエッチバックした。この結果、溝内部にのみタングス
テン膜３１１及び窒化タングステン膜３１０が残り、高
融点金属膜及び反応障壁層と多結晶ケイ素膜とからなる
ゲート電極パターンが形成された。
【００６１】なお、素子分離領域３０１上は多結晶ケイ
素膜３０３はほとんど残らないが、ゲート電極自体はタ
ングステン膜３１１で電気的につながっており、トラン
ジスタの動作特性に支障は無い。なお、第１乃至第３実
施例では、ゲート電極に係わる例を説明したが、これ以
外に用いられる電極及び配線にも本発明を適用すること
ができる。
素膜３０３はほとんど残らないが、ゲート電極自体はタ
ングステン膜３１１で電気的につながっており、トラン
ジスタの動作特性に支障は無い。なお、第１乃至第３実
施例では、ゲート電極に係わる例を説明したが、これ以
外に用いられる電極及び配線にも本発明を適用すること
ができる。
【００６２】
【発明の効果】本発明によれば、高融点金属と反応障壁
層と多結晶ケイ素膜とからなる配線及び電極を高融点金
属膜に対し熱膨張係数の近い絶縁膜で側面を囲うことに
より、高融点金属膜と絶縁膜にかかるストレスを大幅に
低減できる。
層と多結晶ケイ素膜とからなる配線及び電極を高融点金
属膜に対し熱膨張係数の近い絶縁膜で側面を囲うことに
より、高融点金属膜と絶縁膜にかかるストレスを大幅に
低減できる。
【００６３】また、本発明によれば、底部に多結晶ケイ
素膜を有する窒化膜の溝内部に反応障壁層及び高融点金
属膜を埋め込むことにより、高融点金属と反応障壁層と
多結晶ケイ素膜とからなる構造を形成することが可能と
なる。
素膜を有する窒化膜の溝内部に反応障壁層及び高融点金
属膜を埋め込むことにより、高融点金属と反応障壁層と
多結晶ケイ素膜とからなる構造を形成することが可能と
なる。
【００６４】さらに、多結晶ケイ素膜上に選択的に溝を
形成することが可能であり、これにより、自己整合的に
反応障壁層及び高融点金属膜を埋め込むことができる。
また、高融点金属膜の堆積前に電極及び配線の後酸化工
程を行うことが可能であり、酸化膜の信頼性向上を図る
ことができるとともに、高融点金属の酸化による劣化は
問題とならない。
形成することが可能であり、これにより、自己整合的に
反応障壁層及び高融点金属膜を埋め込むことができる。
また、高融点金属膜の堆積前に電極及び配線の後酸化工
程を行うことが可能であり、酸化膜の信頼性向上を図る
ことができるとともに、高融点金属の酸化による劣化は
問題とならない。
【００６５】さらに、高融点金属膜は溝埋め込みによっ
て形成するため、高融点金属膜を下地多結晶ケイ素膜に
対し選択的にエッチングする必要もなく、異方性エッチ
ングについて言えば多結晶ケイ素膜単層のパターン形成
と変わらない。
て形成するため、高融点金属膜を下地多結晶ケイ素膜に
対し選択的にエッチングする必要もなく、異方性エッチ
ングについて言えば多結晶ケイ素膜単層のパターン形成
と変わらない。
【００６６】このような効果によって、高融点金属膜と
反応障壁層と多結晶ケイ素膜との積層構造からなる電極
及び配線パターンを形成することが可能となり、半導体
デバイスの高性能化が図れる。
反応障壁層と多結晶ケイ素膜との積層構造からなる電極
及び配線パターンを形成することが可能となり、半導体
デバイスの高性能化が図れる。
【図１】本発明の第１実施例に係る半導体装置の製造方
法を工程順に示す断面図。
法を工程順に示す断面図。
【図２】本発明の第１実施例に係る半導体装置の製造方
法を図１に続いて工程順に示す断面図。
法を図１に続いて工程順に示す断面図。
【図３】本発明の第１実施例に係る半導体装置の製造方
法を図２に続いて工程順に示す断面図。
法を図２に続いて工程順に示す断面図。
【図４】本発明の第１実施例に係る半導体装置の製造方
法を図３に続いて工程順に示す断面図。
法を図３に続いて工程順に示す断面図。
【図５】本発明の第２実施例に係る半導体装置の製造方
法を工程順に示す断面図。
法を工程順に示す断面図。
【図６】本発明の第２実施例に係る半導体装置の製造方
法を図５に続いて工程順に示す断面図。
法を図５に続いて工程順に示す断面図。
【図７】本発明の第２実施例に係る半導体装置の製造方
法を図６に続いて工程順に示す断面図。
法を図６に続いて工程順に示す断面図。
【図８】本発明の第２実施例に係る半導体装置の製造方
法を図７に続いて工程順に示す断面図。
法を図７に続いて工程順に示す断面図。
【図９】本発明の第３実施例に係る半導体装置の製造方
法を工程順に示す断面図。
法を工程順に示す断面図。
【図１０】本発明の第３実施例に係る半導体装置の製造
方法を図９に続いて工程順に示す断面図。
方法を図９に続いて工程順に示す断面図。
【図１１】本発明の第３実施例に係る半導体装置の製造
方法を図１０に続いて工程順に示す断面図。
方法を図１０に続いて工程順に示す断面図。
【図１２】本発明の第３実施例に係る半導体装置の製造
方法を図１１に続いて工程順に示す断面図。
方法を図１１に続いて工程順に示す断面図。
１００…基板、１０１…薄い酸化ケイ素膜、１０２…多
結晶ケイ素膜、１０３…酸化ケイ素膜、１０４…レジス
ト、１０５…コーナー部分、１０６…Ｎ型拡散層、１０
７…側壁部分、１０８…Ｎ+ 型拡散層、１０９…窒化ケ
イ素膜、１１０…溝、１１１…窒化タングステン膜、１
１２…タングステン膜、２００…基板、２０１…素子分
離、２０２…薄い酸化ケイ素膜、２０３…多結晶ケイ素
膜、２０４…レジスト、２０５…Ｎ型拡散層、２０６…
窒化ケイ素膜、２０７…Ｎ+ 型拡散層、２０８…窒化ケ
イ素膜、２０９…酸化ケイ素膜、２１０…窒化タングス
テン膜、２１１…タングステン膜、３００…基板、３０
１…素子分離、３０２…薄い酸化ケイ素膜、３０３…多
結晶ケイ素膜、３０４…酸化ケイ素膜、３０５…レジス
ト、３０６…Ｎ型拡散層、３０７…窒化ケイ素膜、３０
８…Ｎ+ 型拡散層、３０９…窒化ケイ素膜、３１０…窒
化タングステン膜、３１１…タングステン膜。
結晶ケイ素膜、１０３…酸化ケイ素膜、１０４…レジス
ト、１０５…コーナー部分、１０６…Ｎ型拡散層、１０
７…側壁部分、１０８…Ｎ+ 型拡散層、１０９…窒化ケ
イ素膜、１１０…溝、１１１…窒化タングステン膜、１
１２…タングステン膜、２００…基板、２０１…素子分
離、２０２…薄い酸化ケイ素膜、２０３…多結晶ケイ素
膜、２０４…レジスト、２０５…Ｎ型拡散層、２０６…
窒化ケイ素膜、２０７…Ｎ+ 型拡散層、２０８…窒化ケ
イ素膜、２０９…酸化ケイ素膜、２１０…窒化タングス
テン膜、２１１…タングステン膜、３００…基板、３０
１…素子分離、３０２…薄い酸化ケイ素膜、３０３…多
結晶ケイ素膜、３０４…酸化ケイ素膜、３０５…レジス
ト、３０６…Ｎ型拡散層、３０７…窒化ケイ素膜、３０
８…Ｎ+ 型拡散層、３０９…窒化ケイ素膜、３１０…窒
化タングステン膜、３１１…タングステン膜。
Claims (5)
- 【請求項１】高融点金属膜を含む配線及び電極が高融点
金属膜に対し熱膨張係数の近い絶縁膜で覆われているこ
とを特徴とする半導体装置。 - 【請求項２】高融点金属膜を含む配線及び電極パターン
の形成に際し、前記高融点金属膜に対して熱膨張係数の
近い絶縁膜を基板上に堆積すると共に前記絶縁膜に溝を
形成する工程と、前記絶縁膜上に反応障壁層及び前記高
融点金属膜を順に堆積し、前記溝を埋め込む工程と、前
記反応障壁層及び前記高融点金属膜を平坦化する工程
と、を具備することを特徴とする半導体装置の製造方
法。 - 【請求項３】前記溝を形成する工程が、多結晶ケイ素膜
を基板上に堆積する工程と、前記多結晶ケイ素膜上に酸
化ケイ素膜を形成する工程と、前記多結晶ケイ素膜及び
前記酸化ケイ素膜からなる積層膜をパターニングする工
程と、パターニングされた前記積層膜を含む前記基板上
に前記絶縁膜を堆積する工程と、前記絶縁膜を平坦化す
る工程と、前記酸化ケイ素膜を選択的に除去する工程
と、を具備することを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項４】前記多結晶ケイ素膜の堆積後でかつ前記酸
化ケイ素膜の堆積前に、前記多結晶ケイ素膜を平坦化す
る工程をさらに具備することを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項５】前記溝を形成する工程が、多結晶ケイ素膜
を基板上に堆積する工程と、前記多結晶ケイ素膜をパタ
ーニングする工程と、パターニングされた前記多結晶ケ
イ素膜を含む前記基板上に前記絶縁膜を堆積する工程
と、パターニングされた前記多結晶ケイ素膜が露出する
ように前記絶縁膜を平坦化する工程と、パターニングさ
れた前記多結晶ケイ素膜を酸化雰囲気に曝し、該多結晶
ケイ素膜上に酸化ケイ素膜を形成する工程と、前記酸化
ケイ素膜を選択的に除去する工程と、を具備することを
特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6309995A JP3315287B2 (ja) | 1995-03-22 | 1995-03-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6309995A JP3315287B2 (ja) | 1995-03-22 | 1995-03-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264531A true JPH08264531A (ja) | 1996-10-11 |
| JP3315287B2 JP3315287B2 (ja) | 2002-08-19 |
Family
ID=13219519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6309995A Expired - Fee Related JP3315287B2 (ja) | 1995-03-22 | 1995-03-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3315287B2 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000838A1 (en) * | 1997-06-30 | 1999-01-07 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| EP0926741A2 (en) * | 1997-12-23 | 1999-06-30 | Texas Instruments Incorporated | Gate structure and method of forming same |
| JPH11195621A (ja) * | 1997-11-05 | 1999-07-21 | Tokyo Electron Ltd | バリアメタル、その形成方法、ゲート電極及びその形成方法 |
| EP0991114A2 (en) * | 1998-10-01 | 2000-04-05 | Chartered Semiconductor Manufacturing Pte Ltd. | Ultra-low sheet resistance metal/poly-SI gate for deep sub-micron CMOS application |
| US6197702B1 (en) * | 1997-05-30 | 2001-03-06 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6235627B1 (en) | 1997-06-30 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6248653B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing gate structure |
| KR20020056285A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| US6596598B1 (en) * | 2000-02-23 | 2003-07-22 | Advanced Micro Devices, Inc. | T-shaped gate device and method for making |
| WO2004010507A1 (de) * | 2002-07-15 | 2004-01-29 | Infineon Technologies Ag | Verfahren zur herstellung einer t-gate-struktur sowie eines zugehörigen feldeffekttransistors |
| KR100539448B1 (ko) * | 1999-12-20 | 2005-12-27 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7221056B2 (en) | 2003-09-24 | 2007-05-22 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US7361960B1 (en) | 1997-06-30 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2008244490A (ja) * | 1999-01-08 | 2008-10-09 | Toshiba Corp | 半導体装置の製造方法 |
| US7829144B2 (en) | 1997-11-05 | 2010-11-09 | Tokyo Electron Limited | Method of forming a metal film for electrode |
| US9660076B2 (en) | 2015-09-03 | 2017-05-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| CN111512429A (zh) * | 2017-12-20 | 2020-08-07 | 应用材料公司 | 金属膜的高压氧化 |
-
1995
- 1995-03-22 JP JP6309995A patent/JP3315287B2/ja not_active Expired - Fee Related
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503819B2 (en) | 1997-05-30 | 2003-01-07 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6987069B2 (en) | 1997-05-30 | 2006-01-17 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6784116B2 (en) | 1997-05-30 | 2004-08-31 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6197702B1 (en) * | 1997-05-30 | 2001-03-06 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6528403B2 (en) | 1997-05-30 | 2003-03-04 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US7122469B2 (en) | 1997-05-30 | 2006-10-17 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| WO1999000838A1 (en) * | 1997-06-30 | 1999-01-07 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| US7361960B1 (en) | 1997-06-30 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6235627B1 (en) | 1997-06-30 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US7829144B2 (en) | 1997-11-05 | 2010-11-09 | Tokyo Electron Limited | Method of forming a metal film for electrode |
| JPH11195621A (ja) * | 1997-11-05 | 1999-07-21 | Tokyo Electron Ltd | バリアメタル、その形成方法、ゲート電極及びその形成方法 |
| EP0926741A3 (en) * | 1997-12-23 | 1999-11-03 | Texas Instruments Incorporated | Gate structure and method of forming same |
| EP0926741A2 (en) * | 1997-12-23 | 1999-06-30 | Texas Instruments Incorporated | Gate structure and method of forming same |
| EP0991114A2 (en) * | 1998-10-01 | 2000-04-05 | Chartered Semiconductor Manufacturing Pte Ltd. | Ultra-low sheet resistance metal/poly-SI gate for deep sub-micron CMOS application |
| JP2008244490A (ja) * | 1999-01-08 | 2008-10-09 | Toshiba Corp | 半導体装置の製造方法 |
| US6248653B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing gate structure |
| KR100539448B1 (ko) * | 1999-12-20 | 2005-12-27 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| US6596598B1 (en) * | 2000-02-23 | 2003-07-22 | Advanced Micro Devices, Inc. | T-shaped gate device and method for making |
| KR20020056285A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7144766B2 (en) | 2001-03-12 | 2006-12-05 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having polymetal gate electrode |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7300833B2 (en) | 2001-03-12 | 2007-11-27 | Renesas Technology Corp. | Process for producing semiconductor integrated circuit device |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| WO2004010507A1 (de) * | 2002-07-15 | 2004-01-29 | Infineon Technologies Ag | Verfahren zur herstellung einer t-gate-struktur sowie eines zugehörigen feldeffekttransistors |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US7221056B2 (en) | 2003-09-24 | 2007-05-22 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| US9660076B2 (en) | 2015-09-03 | 2017-05-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| CN111512429A (zh) * | 2017-12-20 | 2020-08-07 | 应用材料公司 | 金属膜的高压氧化 |
Also Published As
| Publication number | Publication date |
|---|---|
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