JP4950373B2 - 半導体製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title description 16
- 125000006850 spacer group Chemical group 0.000 claims description 27
- 239000003989 dielectric material Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- 239000005380 borophosphosilicate glass Substances 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 239000010408 film Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- POIUWJQBRNEFGX-XAMSXPGMSA-N cathelicidin Chemical compound C([C@@H](C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CO)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H]([C@@H](C)CC)C(=O)NCC(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H]([C@@H](C)CC)C(=O)N[C@@H](C(C)C)C(=O)N[C@@H](CCC(N)=O)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H]([C@@H](C)CC)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CC(N)=O)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](C(C)C)C(=O)N1[C@@H](CCC1)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H]([C@@H](C)O)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CO)C(O)=O)NC(=O)[C@H](CC=1C=CC=CC=1)NC(=O)[C@H](CC(O)=O)NC(=O)CNC(=O)[C@H](CC(C)C)NC(=O)[C@@H](N)CC(C)C)C1=CC=CC=C1 POIUWJQBRNEFGX-XAMSXPGMSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
発明の背景
本発明は概して半導体構造体および半導体製造方法に関し、より詳細には、半導体への隣接する電気的コンタクト間の電気的ショートを低減させる構造体および製造方法に関する。
【０００２】
当分野において公知であるが、半導体ボディ内の隣接するデバイス間の寸法が小さくなるにつれて、隣接するコンタクト間における電気的ショートの可能性が大きくなる。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイにおけるボーダーレス（ borderless ）ビット線コンタクトは、プリメタル（ pre-metal ）誘電体を取り囲む、広範で制御されない拡張部の影響を受ける。この原因は、多結晶（ポリ）シリコンの堆積に先行して実行されたウェット洗浄である。より詳細には、図１、図２Ａおよび図３ＡにＤＲＡＭアレイ９を示すが、これは製造の早期の段階である。アレイ９は半導体ボディ内、ここでは単結晶シリコン内に形成されている。ここでアレイは記憶素子としてトレンチキャパシタＣを含む。各記憶キャパシタＣは、アレイ９内のＤＲＡＭセルの１つに関連したＣＭＯＳトランジスタＴのドレインＤ領域に、電気的に接続されている。トランジスタＴはアクティブエリア１１のロー内に形成されている。アクティブエリアのローは、浅いトレンチ絶縁（ shallow trench isolation＝ＳＴＩ）領域１３により、相互に電気的に絶縁されている。アレイは、トランジスタＴのゲート電極となる、ワード線ＷＬのカラムを含む。ここで、各ロー内の一対の隣接するトランジスタＴは、共通のソース領域Ｓを共有する。この共通のソース領域Ｓは、ＤＲＡＭアレイのビット線に接続すべきものである。図２Ａで説明したように、共通のロー内の２つの隣接するトランジスタＴのゲート電極スタック１５は、熱成長したゲート酸化物層１２上に形成されている。図の寸法は縮尺通りではないことに注意されたい。
【０００３】
従ってＤＲＡＭセルアレイは複数のトランジスタＴを含み、このトランジスタＴは、半導体ボディ１０面の電気的に絶縁されたアクティブエリア１１のロー内に設けられている。トランジスタＴはゲートスタック１８およびソース／ドレイン領域、ここではソース領域を有し、ゲートスタック１８はアクティブエリア１１のローをまたぐカラム状に設けられている。ソース／ドレイン領域は、隣接する一対のゲートスタック１８のカラム間のアクティブエリア１１領域内に設けられている。ただしソースおよびゲートという用語は、互換性をもって使用されている。ゲート酸化物層１２は、シリコンボディ１０面全体に設けられていることにも注意されたい。従ってゲート酸化物層１２は、部分的にゲートスタック１８のカラム下のアクティブ領域１１の上にあり（図１および図２Ａ）、また部分的にゲートスタック１８のカラム間のアクティブ領域１１の上にもある（図１および図３Ａ）。ここでゲート電極スタック１５は、ドープされた多結晶シリコンからなる底部層１４、タングステンシリサイドからなる中間層１６、およびシリコンナイトライドのキャップ１８と共に、シリコンナイトライドの側壁スペーサ２０を含む。
【０００４】
図２Ｂおよび図３Ｂを参照すると、シリコンナイトライド層３２が、図１、図２Ａおよび図３Ａに示した構造体の面上に形成されている。次にプリメタル誘電体層３４、典型的にはボロフォスフォシリケートガラス（ＢＰＳＧ）が堆積され、いずれのギャップも充填するように熱によりリフローされ、そして化学的機械的研磨（ＣＭＰ）を使用して平坦化されて、図示の構造体を生じる。ＢＰＳＧ上面は、後にシリコンナイトライドのキャップ１８の上部にアライメントしても、しなくてもよいことを理解されたい。さらにリフローを向上させるためにＢＰＳＧはかなり多量のボロンを含んでおり、スモールジオメトリデバイス（ small geometry device ）のリフロー温度要請に適応している。いずれにしても、ドープされた、またはドープされていないシリコンオキサイド膜３６が、ブランケット層として最後に堆積されて、次のメタライゼーションレベルまでの距離を調整する。図１の点線３７で囲んだソース領域までの、”セルフアラインド（ self-aligned ）”コンタクトを形成するために、フォトレジストマスク３８が塗布され、ウィンドウ３９によりパターニングされる。これを図２Ｂおよび図３Ｂに示す。ウィンドウ３９の幅Ｗは、ゲート電極スタック１５（図２Ｂ）間のギャップよりも僅かに広いことに注意されたい。ウィンドウ３９により露出された酸化膜３６の部分、ＢＰＳＧ層３４スタックはドライエッチング（例えば非等方性ＲＩＥ）によりエッチングされるが、このドライエッチングは膜３６のシリコンダイオキサイドおよび層３４のＢＰＳＧを、フォトレジストマスク３８またはシリコンナイトライド３２へのエッチング速度よりもかなり速いエッチング速度で除去する。従ってエッチングは、シリコンナイトライド層３２で、図２Ｃおよび図３Ｃに示すように止まる。マスク３８が除去された後で結果的に得られる構造体を、図２Ｃおよび図３Ｃに示す。エッチングプロセスにより形成されたコンタクト開口部すなわちバイア４１は、シリコンナイトライド３２のために、アクティブ領域１１（図１）のローに沿って図２Ｃに示すようにセルフアライメントしていることに注意されたい。しかし、開口部４１は直行方向（すなわち、形成すべきワード線のカラムに平行な方向）には、図３Ｃに示すようにセルフアライメントされていない。
【０００５】
次に、フォトレジストマスク３８がストリッピングされ、シリコンナイトライド層３２がエッチング除去され、はるかに厚いシリコンナイトライドスペーサ２０もわずかに浸食されて、図２Ｄおよび図３Ｄに示す構造体を生じる。ソース領域Ｓへの電気的コンタクトを完成するために、ゲート電極スタック１４間のゲート酸化物層１２を部分的に除去しなくてはならない。典型的には、希フッ化水素酸（ＨＦ）のエッチングディップを使用して：（１）ドライエッチングから残ったどのような残さ物質も除去する；（２）ゲート電極スタック１４間のシリコンダイオキサイド層を完全に除去することを確実にする（すなわち、シリコン１０を露出させる）。ＨＦエッチングはシリコンダイオキサイドをシリコンナイトライドより早いエッチング速度でエッチングする。得られる構造体を図２Ｅおよび図３Ｅに示す。シリコンナイトライドスペーサはゲート電極スタック１４を希フッ化水素酸ディップを使用する間保護するが、ディップはＢＰＳＧ層１４およびシリコンダイオキサイド３６を垂直方向（すなわちワード線のカラムに平行な方向）に沿って浸食する（すなわち、エッチアウトする）ことに注意されたい。これは図３Ｄおよび３Ｅに示すように、その方向にはシリコンナイトライドのスペーサがないためである。ＢＰＳＧのエッチアウトは、スモールジオメトリデバイスのリフロー温度要請に適応するために、ＧＰＳＧ内のボロン量を増加するに伴い増加する。従って、ＢＰＳＧ層３４およびシリコンダイオキサイドの幅Ｗ’はかなり狭くなる。
【０００６】
次に、導電体４０の層４０が図２Ｅおよび図３Ｅに示された構造体の面上に形成され、そして平坦化されて、ソース領域Ｓへのビット線コンタクトを生じる（図２Ｆ）。しかし図３Ｆで、幅Ｗ’（図３Ｅ）が縮小することにより、隣接するビット線ＢＬ間の電気的ショートの可能性が、図３Ｆに示すように増加することに注意されたい。
【０００７】
当分野ではやはり公知であるが、導電体４０がドープされた多結晶シリコン（すなわちポリ）であるならば、シリコン１０内に打ち込みにより供給されるドーパントは必要ない。すなわち、ドープされたポリに関しては、オーミックコンタクトをドープされたポリとシリコン間に設けるために、シリコンにドーパントを加える必要はない。しかし、導電体４０が金属であるならば、オーミックコンタクトを得るために、シリコン１０内にはドーパントが必要である。しかし、イオン打ち込みを使用してこれらのドープされた領域を形成すると、打ち込まれたイオンを活性化するために熱アニールステップを必要とする。しかし熱アニールはドーパントをも拡散してしまい、このことはスモールデバイスにとってはデバイス特性に逆効果をもたらすおそれがある。また、多結晶シリコンは高アスペクト比を非常に良好に充填する。しかし、金属に対しては不利である。ドープされたポリの抵抗が、金属の抵抗と比較してかなり高いためである。
【０００８】
発明の概要
本発明の一側面によると、半導体構造体の製造方法が提供されている。この方法に含まれるのは：半導体ボディ上に第１誘電体を形成し；第１誘電体上に第２誘電体を形成し；第２誘電体上に第３誘電体を形成し；第３誘電体の選択部分にバイアを形成して、第２誘電体の下層部分を露出させ；第２誘電体の露出部分にバイアを形成して、第１誘電体の下層部分を露出させ；バイアの側壁上にスペーサを形成し、該スペーサはエッチングに対して、第１誘電体の前記エッチングに対するエッチング速度よりもかなり遅いエッチング速度でエッチングされる材料からなり；エッチングをスペーサおよび第１誘電体の露出部分と接触させて、第１誘電体の露出部分を除去する、各ステップである。
【０００９】
本発明の別の側面によると、トランジスタアレイのソース／ドレイン領域へのソース／ドレインコンタクトを形成するための方法が提供されている。この方法は、ゲート酸化物層を面上に有する半導体ボディを準備することを含む。前記ゲート酸化物層は半導体ボディのアクティブエリア全体に広がっている。ゲートスタックは、ゲート酸化物層上にアクティブエリアのローをまたぐカラム状に設けられている。誘電体材料を、準備された半導体ボディ面全体に設ける。バイアを、ゲートスタックのカラム間にあるアクティブエリアの部分内のソース／ドレイン領域上の誘電体材料にエッチングする。前記バイアの側壁の第１部分はゲートスタックの隣接するカラム部分上に形成されており、前記バイアの側壁の第２部分はゲートスタックの隣接するカラム間に形成されている。前記バイアはソース／ドレイン領域上のゲート酸化物層を部分的に露出させている。ソース／ドレインコンタクトを前記バイアに形成する。この形成においては：誘電体材料の領域の側壁上にスペーサを形成する；ゲート酸化物の露出部分をエッチングに曝して前記ゲート酸化物の露出部分を除去するが、前記エッチングはゲート酸化物をスペーサよりもかなり速いエッチング速度でエッチングする；スペーサ上に、ソース／ドレイン領域と接触する導電体を設ける。
【００１０】
１実施例では、ゲートスタックのカラムはシリコンナイトライド側壁スペーサを有する。誘電体は酸化物を含む。スペーサは前記酸化物とは異なる材料からなり、かつ前記酸化物をエッチングするために使用されるエッチング液に対して耐性を有する。従ってバイアが、ソース／ドレインコンタクトを設けるべき領域上の誘電体材料に形成されるとき、ゲート酸化物の露出部分は除去されなくてはならない。従ってバイアはゲート酸化物を部分的に露出させ、かつ酸化物である誘電体材料のスペーサを遠ざける。しかしスペーサは酸化物誘電体材料の側壁上にあり、かつゲート酸化物の露出部分を除去するために使用するエッチング液によりエッチングされない。従って、誘電体材料のエッチアウトは生じない。結果的にスペーサは、一対の隣接するゲートスタックのカラム間に設けられた、隣接するソース／ドレインコンタクト間の誘電体材料がエッチングされるのを防ぎ、それによりボロンがドープされた酸化物誘電体材料を使用できるようになっている。
【００１１】
本発明の別の側面によると、複数のトランジスタを備えた半導体構造体が提供されており、前記トランジスタは半導体ボディ面の電気的に絶縁されたアクティブエリアのロー内に設けられている。トランジスタはゲートスタックおよびソース／ドレイン領域を有し、このゲートスタックはアクティブエリアのローをまたぐカラム状に設けられており、ソース／ドレイン領域は隣接する一対のゲートスタックカラム間の前記アクティブエリア内に設けられている。誘電体材料が半導体ボディ面上に設けられている。誘電体材料は、バイアをソース／ドレイン領域上に有する。バイアの側壁の第１部分はゲートスタックの隣接するカラム部分上に設けられており、バイアの側壁の第２部分はゲートスタックの隣接するカラム間に設けられている。バイア内にはソース／ドレインコンタクトが設けられている。ソース／ドレインコンタクトは、誘電体材料領域の側壁上に設けられたスペーサと、このスペーサ上に設けられ、ソース／ドレイン領域と接触する導電体とを有する。
【００１２】
本発明の別の側面によるとスペーサは、ソース／ドレインコンタクトに金属導電体が使用される場合、ソース／ドレイン領域に対してドーピングによるオーミックコンタクトを提供するためのイオン打ち込みに使用される粒子を遮蔽する。
【００１３】
本発明の別の側面によると、バイア内の導電体への抵抗が増加するのを防ぐために、スペーサは導電体である。
【００１４】
有利な実施例の説明
再度図２Ｄおよび図３Ｄを参照する。図２Ｅおよび図３Ｅに関連して説明したような、熱的に成長したシリコンダイオキサイド層１２を除去するためのＨＦディップを使用する代わりに、導電性の、非フッ化水素酸エッチング可能材料（non-hydrofluoric acid etchable material）のコンフォーマルな層、例えばドープされた多結晶シリコンを図２Ｄおよび図３Ｄに示す構造体の上に堆積する。非等方性、例えば反応性イオンエッチング（ＲＩＥ）を使用して、コンフォーマル層の水平に堆積された部分を除去する一方、層の垂直部分を残して、それによりスペーサ５０をシリコンダイオキサイド層３６、ＢＰＳＧ層３４およびシリコンナイトライド層２０からなる側壁上に形成する。得られる構造体を図４Ａおよび図５Ａに示す。スペーサ５０は、その他任意の導電体でも良いことを理解されたい。ただし前記任意の導電体は、緩衝されたフッ化水素酸または希フッ化水素酸でエッチングされず、また後続の熱処理に耐えられることが条件である。また、下層の誘電体膜に接着し、許容できる段差被覆性を有し、かつ十分な均一性をもって薄膜として堆積されなくてはならない。別の材料としてはドープされた多結晶シリコンおよびドープされない多結晶シリコン、またはスパッタされた非晶質シリコンを含む。
【００１５】
次に、図２Ｅおよび図３Ｅに関連して説明したＨＦディップを、図４Ａおよび図５Ａに示されたゲート酸化物層１２の露出部分を除去するために使用される。得られる構造体を図４Ｂおよび図５Ｂに示す。ＢＰＳＧ３４およびシリコンダイオキサイド３６の（図３Ｅに示すような）エッチアウトは生じないことに注意されたい。なぜならば、ここでは層３４、３６はフッ化水素酸ディップから、スペーサ５０により遮蔽されているからである。得られる構造体を図４Ｂおよび図５Ｂに示す。
【００１６】
次に図４Ｃおよび図５Ｃを参照すると、導電体５４が図示の構造体の面上に堆積されている。図４Ｃおよび図４Ｄにおける材料５４は、ドープされた多結晶シリコンである。下層のシリコン１０にはドーピングの必要はないことに注意されたい。さらに、スペーサ５０もまた導電性であるため、それらは導電性ビット線の一部となり、スペーサ５０のためにコンタクトホールが狭くなってもシリコン１０への電気的コンタクトとなるエリアは縮小されない。
【００１７】
図６Ａおよび図６Ｂに、択一的な実施例を示す。ここでは、多結晶シリコン材料５４を使用する代わりに金属が使用されている。とりわけ、図４Ｂに示す構造体を形成した後で、この構造体をイオン打ち込みに曝し、露出したシリコン１０に打ち込まれたイオンは図６Ａにおいてｘで示してある。スペーサ５０は打ち込みに対する遮蔽効果を有するので、イオンはシリコンナイトライドスペーサ２０のエッジから距離ｚだけ離れていることに注意されたい。ここでは、導電体５４に対してタングステンが使用されることになっている。しかし、タングステンは誘電体に良好に接着しないため、まずチタンナイトライドのライナ５８を物理的気相成長を使用して堆積する。アスペクト比の高いバイアでは、段差被覆性はチタンナイトライドライナ５８の物理的気相成長に対して制限される。ここで、チタンナイトライドライナ５８はバイアの底部に到達する必要はないことに注意されたい。代わりに、最終的なタングステン５４はポリ側壁スペーサ５２に接着し、バイアコンタクトエリアを充填する。
【００１８】
そして構造体は、イオンｘを活性化し、ドーパントを拡散するためにアニールされ、ドープされたオーミックコンタクト領域６０を生じる。
【図面の簡単な説明】
【図１】従来技術による、製造の第１段階における構造体の平面図である。
【図２】図２Ａは従来技術による第１段階における構造体の断面図であり、図２Ｂは別の段階における構造体の断面図であり、図２Ｃは別の段階における構造体の断面図であり、図２Ｄは別の段階における構造体の断面図であり、図２Ｅは別の段階における構造体の断面図であり、図２Ｆは別の段階における構造体の断面図である。
【図３】図３Ａは従来技術による第１段階における構造体の断面図であり、図３Ｂは別の段階における構造体の断面図であり、図３Ｃは別の段階における構造体の断面図であり、図３Ｄは別の段階における構造体の断面図であり、図３Ｅは別の段階における構造体の断面図であり、図３Ｆは別の段階における構造体の断面図である。
【図４】図４Ａは本発明による半導体製造の１段階における、図２Ｄに示した半導体構造体に実行された製造ステップを示す断面図であり、図４Ｂは半導体製造の後続の段階における構造体の断面図であり、図４Ｃは半導体製造の別の段階における構造体の断面図である。
【図５】図５Ａは本発明による半導体製造の１段階における、図３Ｄに示した半導体構造体に実行された製造ステップを示す断面図であり、図５Ｂは半導体製造の後続の段階における構造体の断面図であり、図５Ｃは半導体製造の別の段階における構造体の断面図である。
【図６】図６Ａは本発明の別の実施例による半導体製造の１段階における、図４Ｄに示した半導体構造体に実行された製造ステップを示す断面図であり、図６Ｂは本発明の別の実施例による、半導体製造の別の段階における構造体の断面図である。
発明の背景
本発明は概して半導体構造体および半導体製造方法に関し、より詳細には、半導体への隣接する電気的コンタクト間の電気的ショートを低減させる構造体および製造方法に関する。
【０００２】
当分野において公知であるが、半導体ボディ内の隣接するデバイス間の寸法が小さくなるにつれて、隣接するコンタクト間における電気的ショートの可能性が大きくなる。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイにおけるボーダーレス（ borderless ）ビット線コンタクトは、プリメタル（ pre-metal ）誘電体を取り囲む、広範で制御されない拡張部の影響を受ける。この原因は、多結晶（ポリ）シリコンの堆積に先行して実行されたウェット洗浄である。より詳細には、図１、図２Ａおよび図３ＡにＤＲＡＭアレイ９を示すが、これは製造の早期の段階である。アレイ９は半導体ボディ内、ここでは単結晶シリコン内に形成されている。ここでアレイは記憶素子としてトレンチキャパシタＣを含む。各記憶キャパシタＣは、アレイ９内のＤＲＡＭセルの１つに関連したＣＭＯＳトランジスタＴのドレインＤ領域に、電気的に接続されている。トランジスタＴはアクティブエリア１１のロー内に形成されている。アクティブエリアのローは、浅いトレンチ絶縁（ shallow trench isolation＝ＳＴＩ）領域１３により、相互に電気的に絶縁されている。アレイは、トランジスタＴのゲート電極となる、ワード線ＷＬのカラムを含む。ここで、各ロー内の一対の隣接するトランジスタＴは、共通のソース領域Ｓを共有する。この共通のソース領域Ｓは、ＤＲＡＭアレイのビット線に接続すべきものである。図２Ａで説明したように、共通のロー内の２つの隣接するトランジスタＴのゲート電極スタック１５は、熱成長したゲート酸化物層１２上に形成されている。図の寸法は縮尺通りではないことに注意されたい。
【０００３】
従ってＤＲＡＭセルアレイは複数のトランジスタＴを含み、このトランジスタＴは、半導体ボディ１０面の電気的に絶縁されたアクティブエリア１１のロー内に設けられている。トランジスタＴはゲートスタック１８およびソース／ドレイン領域、ここではソース領域を有し、ゲートスタック１８はアクティブエリア１１のローをまたぐカラム状に設けられている。ソース／ドレイン領域は、隣接する一対のゲートスタック１８のカラム間のアクティブエリア１１領域内に設けられている。ただしソースおよびゲートという用語は、互換性をもって使用されている。ゲート酸化物層１２は、シリコンボディ１０面全体に設けられていることにも注意されたい。従ってゲート酸化物層１２は、部分的にゲートスタック１８のカラム下のアクティブ領域１１の上にあり（図１および図２Ａ）、また部分的にゲートスタック１８のカラム間のアクティブ領域１１の上にもある（図１および図３Ａ）。ここでゲート電極スタック１５は、ドープされた多結晶シリコンからなる底部層１４、タングステンシリサイドからなる中間層１６、およびシリコンナイトライドのキャップ１８と共に、シリコンナイトライドの側壁スペーサ２０を含む。
【０００４】
図２Ｂおよび図３Ｂを参照すると、シリコンナイトライド層３２が、図１、図２Ａおよび図３Ａに示した構造体の面上に形成されている。次にプリメタル誘電体層３４、典型的にはボロフォスフォシリケートガラス（ＢＰＳＧ）が堆積され、いずれのギャップも充填するように熱によりリフローされ、そして化学的機械的研磨（ＣＭＰ）を使用して平坦化されて、図示の構造体を生じる。ＢＰＳＧ上面は、後にシリコンナイトライドのキャップ１８の上部にアライメントしても、しなくてもよいことを理解されたい。さらにリフローを向上させるためにＢＰＳＧはかなり多量のボロンを含んでおり、スモールジオメトリデバイス（ small geometry device ）のリフロー温度要請に適応している。いずれにしても、ドープされた、またはドープされていないシリコンオキサイド膜３６が、ブランケット層として最後に堆積されて、次のメタライゼーションレベルまでの距離を調整する。図１の点線３７で囲んだソース領域までの、”セルフアラインド（ self-aligned ）”コンタクトを形成するために、フォトレジストマスク３８が塗布され、ウィンドウ３９によりパターニングされる。これを図２Ｂおよび図３Ｂに示す。ウィンドウ３９の幅Ｗは、ゲート電極スタック１５（図２Ｂ）間のギャップよりも僅かに広いことに注意されたい。ウィンドウ３９により露出された酸化膜３６の部分、ＢＰＳＧ層３４スタックはドライエッチング（例えば非等方性ＲＩＥ）によりエッチングされるが、このドライエッチングは膜３６のシリコンダイオキサイドおよび層３４のＢＰＳＧを、フォトレジストマスク３８またはシリコンナイトライド３２へのエッチング速度よりもかなり速いエッチング速度で除去する。従ってエッチングは、シリコンナイトライド層３２で、図２Ｃおよび図３Ｃに示すように止まる。マスク３８が除去された後で結果的に得られる構造体を、図２Ｃおよび図３Ｃに示す。エッチングプロセスにより形成されたコンタクト開口部すなわちバイア４１は、シリコンナイトライド３２のために、アクティブ領域１１（図１）のローに沿って図２Ｃに示すようにセルフアライメントしていることに注意されたい。しかし、開口部４１は直行方向（すなわち、形成すべきワード線のカラムに平行な方向）には、図３Ｃに示すようにセルフアライメントされていない。
【０００５】
次に、フォトレジストマスク３８がストリッピングされ、シリコンナイトライド層３２がエッチング除去され、はるかに厚いシリコンナイトライドスペーサ２０もわずかに浸食されて、図２Ｄおよび図３Ｄに示す構造体を生じる。ソース領域Ｓへの電気的コンタクトを完成するために、ゲート電極スタック１４間のゲート酸化物層１２を部分的に除去しなくてはならない。典型的には、希フッ化水素酸（ＨＦ）のエッチングディップを使用して：（１）ドライエッチングから残ったどのような残さ物質も除去する；（２）ゲート電極スタック１４間のシリコンダイオキサイド層を完全に除去することを確実にする（すなわち、シリコン１０を露出させる）。ＨＦエッチングはシリコンダイオキサイドをシリコンナイトライドより早いエッチング速度でエッチングする。得られる構造体を図２Ｅおよび図３Ｅに示す。シリコンナイトライドスペーサはゲート電極スタック１４を希フッ化水素酸ディップを使用する間保護するが、ディップはＢＰＳＧ層１４およびシリコンダイオキサイド３６を垂直方向（すなわちワード線のカラムに平行な方向）に沿って浸食する（すなわち、エッチアウトする）ことに注意されたい。これは図３Ｄおよび３Ｅに示すように、その方向にはシリコンナイトライドのスペーサがないためである。ＢＰＳＧのエッチアウトは、スモールジオメトリデバイスのリフロー温度要請に適応するために、ＧＰＳＧ内のボロン量を増加するに伴い増加する。従って、ＢＰＳＧ層３４およびシリコンダイオキサイドの幅Ｗ’はかなり狭くなる。
【０００６】
次に、導電体４０の層４０が図２Ｅおよび図３Ｅに示された構造体の面上に形成され、そして平坦化されて、ソース領域Ｓへのビット線コンタクトを生じる（図２Ｆ）。しかし図３Ｆで、幅Ｗ’（図３Ｅ）が縮小することにより、隣接するビット線ＢＬ間の電気的ショートの可能性が、図３Ｆに示すように増加することに注意されたい。
【０００７】
当分野ではやはり公知であるが、導電体４０がドープされた多結晶シリコン（すなわちポリ）であるならば、シリコン１０内に打ち込みにより供給されるドーパントは必要ない。すなわち、ドープされたポリに関しては、オーミックコンタクトをドープされたポリとシリコン間に設けるために、シリコンにドーパントを加える必要はない。しかし、導電体４０が金属であるならば、オーミックコンタクトを得るために、シリコン１０内にはドーパントが必要である。しかし、イオン打ち込みを使用してこれらのドープされた領域を形成すると、打ち込まれたイオンを活性化するために熱アニールステップを必要とする。しかし熱アニールはドーパントをも拡散してしまい、このことはスモールデバイスにとってはデバイス特性に逆効果をもたらすおそれがある。また、多結晶シリコンは高アスペクト比を非常に良好に充填する。しかし、金属に対しては不利である。ドープされたポリの抵抗が、金属の抵抗と比較してかなり高いためである。
【０００８】
発明の概要
本発明の一側面によると、半導体構造体の製造方法が提供されている。この方法に含まれるのは：半導体ボディ上に第１誘電体を形成し；第１誘電体上に第２誘電体を形成し；第２誘電体上に第３誘電体を形成し；第３誘電体の選択部分にバイアを形成して、第２誘電体の下層部分を露出させ；第２誘電体の露出部分にバイアを形成して、第１誘電体の下層部分を露出させ；バイアの側壁上にスペーサを形成し、該スペーサはエッチングに対して、第１誘電体の前記エッチングに対するエッチング速度よりもかなり遅いエッチング速度でエッチングされる材料からなり；エッチングをスペーサおよび第１誘電体の露出部分と接触させて、第１誘電体の露出部分を除去する、各ステップである。
【０００９】
本発明の別の側面によると、トランジスタアレイのソース／ドレイン領域へのソース／ドレインコンタクトを形成するための方法が提供されている。この方法は、ゲート酸化物層を面上に有する半導体ボディを準備することを含む。前記ゲート酸化物層は半導体ボディのアクティブエリア全体に広がっている。ゲートスタックは、ゲート酸化物層上にアクティブエリアのローをまたぐカラム状に設けられている。誘電体材料を、準備された半導体ボディ面全体に設ける。バイアを、ゲートスタックのカラム間にあるアクティブエリアの部分内のソース／ドレイン領域上の誘電体材料にエッチングする。前記バイアの側壁の第１部分はゲートスタックの隣接するカラム部分上に形成されており、前記バイアの側壁の第２部分はゲートスタックの隣接するカラム間に形成されている。前記バイアはソース／ドレイン領域上のゲート酸化物層を部分的に露出させている。ソース／ドレインコンタクトを前記バイアに形成する。この形成においては：誘電体材料の領域の側壁上にスペーサを形成する；ゲート酸化物の露出部分をエッチングに曝して前記ゲート酸化物の露出部分を除去するが、前記エッチングはゲート酸化物をスペーサよりもかなり速いエッチング速度でエッチングする；スペーサ上に、ソース／ドレイン領域と接触する導電体を設ける。
【００１０】
１実施例では、ゲートスタックのカラムはシリコンナイトライド側壁スペーサを有する。誘電体は酸化物を含む。スペーサは前記酸化物とは異なる材料からなり、かつ前記酸化物をエッチングするために使用されるエッチング液に対して耐性を有する。従ってバイアが、ソース／ドレインコンタクトを設けるべき領域上の誘電体材料に形成されるとき、ゲート酸化物の露出部分は除去されなくてはならない。従ってバイアはゲート酸化物を部分的に露出させ、かつ酸化物である誘電体材料のスペーサを遠ざける。しかしスペーサは酸化物誘電体材料の側壁上にあり、かつゲート酸化物の露出部分を除去するために使用するエッチング液によりエッチングされない。従って、誘電体材料のエッチアウトは生じない。結果的にスペーサは、一対の隣接するゲートスタックのカラム間に設けられた、隣接するソース／ドレインコンタクト間の誘電体材料がエッチングされるのを防ぎ、それによりボロンがドープされた酸化物誘電体材料を使用できるようになっている。
【００１１】
本発明の別の側面によると、複数のトランジスタを備えた半導体構造体が提供されており、前記トランジスタは半導体ボディ面の電気的に絶縁されたアクティブエリアのロー内に設けられている。トランジスタはゲートスタックおよびソース／ドレイン領域を有し、このゲートスタックはアクティブエリアのローをまたぐカラム状に設けられており、ソース／ドレイン領域は隣接する一対のゲートスタックカラム間の前記アクティブエリア内に設けられている。誘電体材料が半導体ボディ面上に設けられている。誘電体材料は、バイアをソース／ドレイン領域上に有する。バイアの側壁の第１部分はゲートスタックの隣接するカラム部分上に設けられており、バイアの側壁の第２部分はゲートスタックの隣接するカラム間に設けられている。バイア内にはソース／ドレインコンタクトが設けられている。ソース／ドレインコンタクトは、誘電体材料領域の側壁上に設けられたスペーサと、このスペーサ上に設けられ、ソース／ドレイン領域と接触する導電体とを有する。
【００１２】
本発明の別の側面によるとスペーサは、ソース／ドレインコンタクトに金属導電体が使用される場合、ソース／ドレイン領域に対してドーピングによるオーミックコンタクトを提供するためのイオン打ち込みに使用される粒子を遮蔽する。
【００１３】
本発明の別の側面によると、バイア内の導電体への抵抗が増加するのを防ぐために、スペーサは導電体である。
【００１４】
有利な実施例の説明
再度図２Ｄおよび図３Ｄを参照する。図２Ｅおよび図３Ｅに関連して説明したような、熱的に成長したシリコンダイオキサイド層１２を除去するためのＨＦディップを使用する代わりに、導電性の、非フッ化水素酸エッチング可能材料（non-hydrofluoric acid etchable material）のコンフォーマルな層、例えばドープされた多結晶シリコンを図２Ｄおよび図３Ｄに示す構造体の上に堆積する。非等方性、例えば反応性イオンエッチング（ＲＩＥ）を使用して、コンフォーマル層の水平に堆積された部分を除去する一方、層の垂直部分を残して、それによりスペーサ５０をシリコンダイオキサイド層３６、ＢＰＳＧ層３４およびシリコンナイトライド層２０からなる側壁上に形成する。得られる構造体を図４Ａおよび図５Ａに示す。スペーサ５０は、その他任意の導電体でも良いことを理解されたい。ただし前記任意の導電体は、緩衝されたフッ化水素酸または希フッ化水素酸でエッチングされず、また後続の熱処理に耐えられることが条件である。また、下層の誘電体膜に接着し、許容できる段差被覆性を有し、かつ十分な均一性をもって薄膜として堆積されなくてはならない。別の材料としてはドープされた多結晶シリコンおよびドープされない多結晶シリコン、またはスパッタされた非晶質シリコンを含む。
【００１５】
次に、図２Ｅおよび図３Ｅに関連して説明したＨＦディップを、図４Ａおよび図５Ａに示されたゲート酸化物層１２の露出部分を除去するために使用される。得られる構造体を図４Ｂおよび図５Ｂに示す。ＢＰＳＧ３４およびシリコンダイオキサイド３６の（図３Ｅに示すような）エッチアウトは生じないことに注意されたい。なぜならば、ここでは層３４、３６はフッ化水素酸ディップから、スペーサ５０により遮蔽されているからである。得られる構造体を図４Ｂおよび図５Ｂに示す。
【００１６】
次に図４Ｃおよび図５Ｃを参照すると、導電体５４が図示の構造体の面上に堆積されている。図４Ｃおよび図４Ｄにおける材料５４は、ドープされた多結晶シリコンである。下層のシリコン１０にはドーピングの必要はないことに注意されたい。さらに、スペーサ５０もまた導電性であるため、それらは導電性ビット線の一部となり、スペーサ５０のためにコンタクトホールが狭くなってもシリコン１０への電気的コンタクトとなるエリアは縮小されない。
【００１７】
図６Ａおよび図６Ｂに、択一的な実施例を示す。ここでは、多結晶シリコン材料５４を使用する代わりに金属が使用されている。とりわけ、図４Ｂに示す構造体を形成した後で、この構造体をイオン打ち込みに曝し、露出したシリコン１０に打ち込まれたイオンは図６Ａにおいてｘで示してある。スペーサ５０は打ち込みに対する遮蔽効果を有するので、イオンはシリコンナイトライドスペーサ２０のエッジから距離ｚだけ離れていることに注意されたい。ここでは、導電体５４に対してタングステンが使用されることになっている。しかし、タングステンは誘電体に良好に接着しないため、まずチタンナイトライドのライナ５８を物理的気相成長を使用して堆積する。アスペクト比の高いバイアでは、段差被覆性はチタンナイトライドライナ５８の物理的気相成長に対して制限される。ここで、チタンナイトライドライナ５８はバイアの底部に到達する必要はないことに注意されたい。代わりに、最終的なタングステン５４はポリ側壁スペーサ５２に接着し、バイアコンタクトエリアを充填する。
【００１８】
そして構造体は、イオンｘを活性化し、ドーパントを拡散するためにアニールされ、ドープされたオーミックコンタクト領域６０を生じる。
【図面の簡単な説明】
【図１】従来技術による、製造の第１段階における構造体の平面図である。
【図２】図２Ａは従来技術による第１段階における構造体の断面図であり、図２Ｂは別の段階における構造体の断面図であり、図２Ｃは別の段階における構造体の断面図であり、図２Ｄは別の段階における構造体の断面図であり、図２Ｅは別の段階における構造体の断面図であり、図２Ｆは別の段階における構造体の断面図である。
【図３】図３Ａは従来技術による第１段階における構造体の断面図であり、図３Ｂは別の段階における構造体の断面図であり、図３Ｃは別の段階における構造体の断面図であり、図３Ｄは別の段階における構造体の断面図であり、図３Ｅは別の段階における構造体の断面図であり、図３Ｆは別の段階における構造体の断面図である。
【図４】図４Ａは本発明による半導体製造の１段階における、図２Ｄに示した半導体構造体に実行された製造ステップを示す断面図であり、図４Ｂは半導体製造の後続の段階における構造体の断面図であり、図４Ｃは半導体製造の別の段階における構造体の断面図である。
【図５】図５Ａは本発明による半導体製造の１段階における、図３Ｄに示した半導体構造体に実行された製造ステップを示す断面図であり、図５Ｂは半導体製造の後続の段階における構造体の断面図であり、図５Ｃは半導体製造の別の段階における構造体の断面図である。
【図６】図６Ａは本発明の別の実施例による半導体製造の１段階における、図４Ｄに示した半導体構造体に実行された製造ステップを示す断面図であり、図６Ｂは本発明の別の実施例による、半導体製造の別の段階における構造体の断面図である。
Claims (3)
- 半導体構造体を形成するための方法において、
（ａ）半導体ボディ面の複数の電気的に絶縁されたアクティブエリアを準備し、前記ボディは、アクティブエリアをまたぐカラム状に設けられたゲートスタック、および隣接する一対のゲートスタックカラム間のアクティブエリア内に設けられたソース／ドレイン領域を有し、前記半導体ボディはゲート酸化物層を、ゲートスタック下、かつソース／ドレイン領域上である半導体ボディのアクティブエリア面上に有し、
（ｂ）前記半導体ボディ面上に誘電体材料を設け、
（ｃ）バイアを有する部分をソース／ドレイン領域上に設けられた誘電体材料部分に形成し、前記バイアの側壁の第１部分はゲートスタックの隣接するカラム部分上に形成されており、前記バイアの側壁の第２部分はゲートスタックの隣接するカラム間に形成されており、前記バイアはソース／ドレイン領域上のゲート酸化物層を部分的に露出させており、
（ｄ）前記バイアにソース／ドレインコンタクトを形成し、当該形成においては、
（ｉ）誘電体材料の領域の側壁上にスペーサを形成し、
（ｉｉ）エッチング液をゲート酸化物の露出部分に接触させ、
（ｉｉｉ）スペーサ上に、ソース／ドレイン領域と接触する導電体を設ける、
ただし、
前記半導体ボディはシリコンであり、
前記誘電体材料は酸化物からなり、
前記スペーサは導電性を有する
ことを特徴とする方法。 - 前記誘電体材料はボロンをドープされたガラスからなる、請求項１記載の方法。
- 前記スペーサはシリコンからなる、請求項１または２記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/276027 | 1999-03-25 | ||
| US09/276,027 US6245629B1 (en) | 1999-03-25 | 1999-03-25 | Semiconductor structures and manufacturing methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340655A JP2000340655A (ja) | 2000-12-08 |
| JP4950373B2 true JP4950373B2 (ja) | 2012-06-13 |
Family
ID=23054840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000086588A Expired - Fee Related JP4950373B2 (ja) | 1999-03-25 | 2000-03-27 | 半導体製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6245629B1 (ja) |
| EP (1) | EP1039515A3 (ja) |
| JP (1) | JP4950373B2 (ja) |
| KR (1) | KR20000076942A (ja) |
| CN (1) | CN1171285C (ja) |
| TW (1) | TW476999B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331861B1 (en) * | 2000-07-21 | 2002-04-09 | Hynix Semiconductor Inc | Method for fabricating gate electrode of semiconductor device |
| FR2822293B1 (fr) * | 2001-03-13 | 2007-03-23 | Nat Inst Of Advanced Ind Scien | Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier |
| KR100755627B1 (ko) * | 2001-12-05 | 2007-09-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 제조 방법 |
| KR100457038B1 (ko) | 2002-09-24 | 2004-11-10 | 삼성전자주식회사 | 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법. |
| US6909152B2 (en) * | 2002-11-14 | 2005-06-21 | Infineon Technologies, Ag | High density DRAM with reduced peripheral device area and method of manufacture |
| US20060070204A1 (en) * | 2004-10-05 | 2006-04-06 | Tacony Corporation | Flow control valve system for an upright vacuum cleaner with a cleaning hose |
| US20090218627A1 (en) * | 2008-02-28 | 2009-09-03 | International Business Machines Corporation | Field effect device structure including self-aligned spacer shaped contact |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256583A (en) * | 1986-03-21 | 1993-10-26 | Advanced Power Technology, Inc. | Mask surrogate semiconductor process with polysilicon gate protection |
| JPH0294564A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置の製造方法 |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| EP0558304B1 (en) * | 1992-02-28 | 2000-01-19 | STMicroelectronics, Inc. | Method of forming submicron contacts |
| US5317192A (en) * | 1992-05-06 | 1994-05-31 | Sgs-Thomson Microelectronics, Inc. | Semiconductor contact via structure having amorphous silicon side walls |
| US5384281A (en) * | 1992-12-29 | 1995-01-24 | International Business Machines Corporation | Non-conformal and oxidizable etch stops for submicron features |
| JPH0722346A (ja) * | 1993-07-02 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3795634B2 (ja) * | 1996-06-19 | 2006-07-12 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3614267B2 (ja) * | 1997-02-05 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JPH10261713A (ja) * | 1997-03-19 | 1998-09-29 | Sony Corp | 半導体装置の製造方法 |
| JPH10321724A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH1117149A (ja) * | 1997-04-30 | 1999-01-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6103456A (en) * | 1998-07-22 | 2000-08-15 | Siemens Aktiengesellschaft | Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication |
-
1999
- 1999-03-25 US US09/276,027 patent/US6245629B1/en not_active Expired - Lifetime
-
2000
- 2000-02-24 EP EP00103846A patent/EP1039515A3/en not_active Withdrawn
- 2000-03-24 KR KR1020000014995A patent/KR20000076942A/ko not_active Application Discontinuation
- 2000-03-27 CN CNB00104804XA patent/CN1171285C/zh not_active Expired - Lifetime
- 2000-03-27 JP JP2000086588A patent/JP4950373B2/ja not_active Expired - Fee Related
- 2000-08-15 TW TW089105343A patent/TW476999B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6245629B1 (en) | 2001-06-12 |
| KR20000076942A (ko) | 2000-12-26 |
| JP2000340655A (ja) | 2000-12-08 |
| CN1288251A (zh) | 2001-03-21 |
| EP1039515A3 (en) | 2005-04-27 |
| CN1171285C (zh) | 2004-10-13 |
| TW476999B (en) | 2002-02-21 |
| EP1039515A2 (en) | 2000-09-27 |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120117 |
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| RD13 | Notification of appointment of power of sub attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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