KR100755627B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 금속 배선 형성 공정을 이용하여 금속 배선과 하부 전극을 함께 형성하고, 상부에 하부 전극이 노출되는 층간 절연막을 형성한 후 저온 증착 공정 및 평탄화 공정을 통해 주변의 금속 배선과 함께 하부 전극 상에 유전체막 및 상부 전극을 형성하므로써, 상부 전극을 형성하기 위한 공정 단계를 줄이면서 정전 용량을 향상시키고 누설 전류를 줄이며 BEOL(Back End Of Line) 공정에 적용할 수 있는 반도체 소자의 캐패시터 제조 방법이 개시된다.
MIM, 금속 배선

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 3a 내지 도 3e는 본 발명에 따른 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 31 : 반도체 기판 12, 22, 32 : 제 1 층간 절연막
13, 23, 34 : 하부 전극 14, 26, 37 : 유전체막
15, 27, 38 : 상부 전극 16, 24, 35 : 제 2 층간 절연막
17, 29, 40 : 플러그 18, 30, 41 : 금속 배선
25, 36 : 접착층 28, 39 : 제 3 층간 절연막
33 : 베리어 메탈층
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 상부 전극과 하부 전극이 금속 물질로 이루어진 MIM(Metal-Insulator-Metal) 구조를 갖는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
MIM 캐패시터는 종래의 DRAM에서 데이터를 저장하기 위한 기억 장치(Storage)로 사용되던 SIS(Polysilicon-Insulator-Polysilicon) 구조의 캐패시터나 MIS(Metal-Insulator-Polysilicon) 구조의 캐패시터를 대체하는 새로운 방식의 캐패시터이다.
MIM 캐패시터는 정전 용량(Capacitance)이 우수하고, 누설 전류 밀도(Leakage current density)가 작을 뿐만 아니라, 고주파(High frequency)에서 요구하는 특성을 구현할 수 있다.
SIS 캐패시터는 하부 전극(Bottom electrode)과 상부 전극(Top electrode)이 폴리실리콘층으로 이루어지며, SiO2나 Si3N4를 사용하여 유전체막을 형성한다. 따라서, SIS 캐패시터를 제조하기 위해서는 고온 공정이 필수적으로 실시되며, 이로 인하여 BEOL(Back End Of Line) 공정(Process)에 캐패시터의 제조 공정을 적용하는데 어려움이 있다.
MIS 캐패시터의 경우에는 하부 전극 폴리실리콘층으로 이루어지며, 상부 전극은 텅스텐으로 이루어진다. 유전체막으로는 SiO2나 Ta2O5를 사용하여 SIS 캐패시터보다 우수한 전기적 특성을 얻을 수 있다. 그러나, MIS 캐패시터의 경우에도, SIS 캐패시터와 마찬가지로, 고온 공정이 필수적으로 실시되므로 BEOL 공정에는 캐패시터의 제조 공정을 적용하지 않는다.
한편, MIM 캐패시터의 경우에는 하부 전극과 상부 전극을 알루미늄이나 텅스텐으로 형성하고, 유전체막은 SOG나 SiO2로 형성하므로, BEOL 공정에 캐패시터의 제조 공정을 적용할 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(12)을 형성한 후 소정의 패턴으로 알루미늄으로 이루어진 하부 전극(13)을 소정의 패턴으로 형성하고, 하부 전극(13)의 소정 영역 상에 유전체막(14) 및 상부 전극(15)을 형성한다.
유전체막(14)은 SOG나 SiO2로 형성되며, 상부 전극(15)은 알루미늄으로 형성된다. 이때, 하부 전극(13)은 약 5000Å의 두께로 형성되고, 유전체막(14)은 3000 내지 4000Å의 두께로 형성되며, 상부 전극(15)은 약 4000Å의 두께로 형성된다. 이로써, 하부 전극(13), 유전체막(14) 및 상부 전극(15)으로 이루어진 MIM 구조의 캐패시터가 제조된다.
이후, 전체 상부에 제 2 층간 절연막(16)을 형성한 후 하부 전극(13)과 상부 전극(15)의 제 2 층간 절연막(16)을 제거하고, 전도성 물질을 매립하여 플러그(17)를 형성한다. 제 2 층간 절연막(16) 상에 플러그(17)와 연결되는 금속 배선(18)을 형성한다.
도 1에 도시한 바와 같이, MIM 캐패시터의 경우에는 유전체막을 SOG나 SiO2로 형성하므로, BEOL 공정에 상기의 공정을 적용할 수 있다. 그러나, 일반적인 MIM 캐패시터는 유전 상수가 낮은 SOG나 SiO2로 유전체막을 형성하므로, 충분한 정전 용량을 확보하기 위해서는 유전체막을 두껍게 형성해야 하며, 열 안정성(Thermal Stability)이 좋지 않다. 또한, 두껍게 형성된 유전체막에 의하여 제 2 층간 절연막에 단차가 심하게 발생되므로, 단차를 완화시키기 위한 화학적 기계적 연마를 실시하는 과정에서 적지 않은 공정 부담이 발생되며, 금속 배선의 전자 이동도와 SM 특성을 저하시키는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 금속 배선 형성 공정을 이용하여 금속 배선과 하부 전극을 함께 형성하고, 상부에 하부 전극이 노출되는 층간 절연막을 형성한 후 저온 증착 공정 및 평탄화 공정을 통해 주변의 금속 배선과 함께 하부 전극 상에 유전체막 및 상부 전극을 형성하므로써, 공정의 단계를 줄 이고 BEOL 공정에 적용할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 금속 배선으로 이루어진 하부 전극이 형성되는 단계와, 전체 상부에 층간 절연막을 형성한 후 비아홀을 형성하는 공정을 이용하여 하부 전극의 소정 영역을 노출시키는 홀을 형성하는 단계와, 홀을 포함한 층간 절연막 상에 유전체막 및 전도성 물질층을 형성하는 단계와, 화학적 기계적 연마를 통해 전도성 물질층 및 유전체막을 상기 홀에만 잔류시켜, 전도성 물질층으로 이루어진 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기에서, 하부 전극은 Ti/TiN/Al/TiN 및 Ti/TiN/Al/Ti/TiN 중 어느 하나로 이루어진 적층 구조로 형성되거나, 트랜치에 텅스텐을 매립하여 금속 배선을 형성하는 공정에 의해 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음) 가 형성된 반도체 기판(21) 상에 전기적인 절연과 평탄화를 위하여 제 1 층간 절연막(22)을 형성한 후 소정의 패턴으로 하부 전극(23)을 형성한다.
하부 전극(23)은 금속 배선을 형성하는 공정에 의해 금속 배선(도시되지 않음)과 함께 형성된다. 따라서, 알루미늄으로 이루어진 금속 배선을 형성하는 공정에 의해 하부 전극(23)이 형성될 경우, 하부 전극(23)은 Ti/TiN/Al/TiN 또는 Ti/TiN/Al/Ti/TiN으로 이루어진 적층 구조로 형성된다. 따라서, 하부 전극(23)의 상부에는 TiN이 노출되며, TiN은 100 내지 1000Å의 두께로 형성된다.
도 2b를 참조하면, 제 1 층간 절연막(22) 상에 하부 전극(23)과 금속 배선이 형성되면, 전체 상부에 제 2 층간 절연막(24)을 형성한 후 비아홀을 형성하기 위한 식각 공정을 통해 하부 전극(23) 상부의 제 2 층간 절연막(24)을 식각하여 하부 전극(23)의 소정 영역을 노출시킨다.
제 2 층간 절연막(24)은 PE-TEOS, FSG 및 USG 중 어느 하나로 이루어지며, 7000 내지 10000Å의 두께로 형성된다. 제 2 층간 절연막(24)은 RIE(Reactive Ion Etch) 공정에 의해 식각되며, 하부 전극(23)의 TiN막을 식각 방지막으로 사용한다.
도 2c를 참조하면, 전체 상부에 접착층(Glue layer; 25)을 형성한다. 접착층(25)은 TiN을 증착하여 형성하거나, Ti/TiN이 적층된 구조로 형성한다. 이때, 접착층(25)은 스퍼터링 방식이나 화학기상 증착법을 통해 100 내지 300Å의 두께로 형성된다.
일반적으로, MIM 캐패시터의 구조는 하부 전극의 면적이 넓고 상부 전극의 면적이 상대적으로 좁은 구조로 이루어지나, 이러한 구조에 한정되지 않도록 하기 위하여 하부 전극(23)의 소정 영역을 노출시킨 후 접착층(25)을 형성한다. 이로 인하여, 하부 전극(23)의 형태에 상관없이 상부 전극을 형성할 수 있는 장점이 있다.
접착층(25)을 형성하지 않고 바로 유전체막을 형성할 수도 있으나, 하부 전극(23)을 노출시키기 위하여 RIE 공정을 통해 제 2 층간 절연막(24)을 식각하는 과정에서 하부 전극(23)의 TiN막에 전자의 트랩을 발생시킬 수 있는 손상이 발생될 경우 캐패시터의 전기적 특성이 저하되므로, 이를 최소화하기 위하여 접착층(25)을 형성한다.
도 2d를 참조하면, 접착층(25) 상부에 유전체막(26)을 형성한다.
유전체막(26)은 Ta2O5로 형성되며, 캐패시터의 정전 용량을 최대한 증가시키기 위하여 스퍼터링 방법이나 화학기상 증착법을 통해 20 내지 200Å의 얇은 두께로 형성된다.
도 2e를 참조하면, 전체 상부에 전도성 물질로써 텅스텐을 증착한 후 화학적 기계적 연마를 실시하여 제 2 층간 절연막(24) 상의 텅스텐, 유전체막(26) 및 접착층(25)을 제거한다. 이로써, 제 2 층간 절연막(24)이 제거된 하부 전극(23) 상부에만 텅스텐이 매립되어, 텅스텐으로 이루어진 상부 전극(27)이 형성된다.
이때, 화학적 기계적 연마를 실시하는 과정에서 제 2 층간 절연막(24)이 제거된 영역에 매립된 텅스텐층에 디싱(Dishing) 현상이 발생되어 상부 전극(27)이 얇아지는 것을 방지하기 위하여 화학기상 증착법을 통해 텅스텐을 4000 내지 7000Å의 두께로 두껍게 증착한다.
화학적 기계적 연마는 제 2 층간 절연막(24)의 두께가 2000 내지 4000Å이 될 때까지 실시하여 상부 전극이 형성될 영역을 제외한 나머지 영역에 형성된 텅스텐을 완전히 제거한다.
이로써, MIM 구조로 이루어진 캐패시터(200)가 제조되며, 상기의 화학적 기계적 연마에 의해 캐패시터(200)는 잔류하는 제 2 층간 절연막(24)의 높이와 같은 2000 내지 4000Å의 높이로 제조된다. 이러한 구조는 하부 전극(23) 주변에 형성된 금속 배선(도시되지 않음)에 의한 단차를 평탄화시키기에 충분한 두께이다.
도 2f를 참조하면, 전체 상부에 5000 내지 10000Å의 두께로 제 3 층간 절연막(28)을 형성한 후 식각 공정을 통해 상부 전극(27) 상부의 제 3 층간 절연막(28)을 제거하면서, 상부 전극(27)이 형성되지 않은 하부 전극(23) 상부의 제 3 및 제 2 층간 절연막(28 및 24)을 제거하고 전도성 물질을 매립하여 상부 전극(27) 및 하부 전극(23) 상에 플러그(29)를 형성한다.
이후, 제 3 층간 절연막(28) 상에 플러그(29)와 연결되는 금속 배선(30)을 형성하여 주변 회로(도시되지 않음)와 MIM 캐패시터를 전기적으로 연결시킨다.
상기의 MIM 캐패시터 제조 방법은 층간 절연막의 트랜치에 형성된 금속 배선을 하부 전극으로 이용할 경우에도 적용할 수 있다.
이하, 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(31) 상에 전기적인 절연과 평탄화를 위하여 제 1 층간 절연막(32)을 형성한 후 제 1 층간 절연막(32)의 소정 영역에 트랜치를 형성한다. 이후, TiN으로 이루어진 베리어 메탈층(33)과 텅스텐과 같은 전도성 물질을 매립하여 하부 전극(34)을 형성한다.
이때, 하부 전극(34)이 500 내지 5000Å의 두께로 형성될 수 있도록 베리어 메탈층(33)의 두께를 고려하여 트랜치를 형성한다.
상기의 하부 전극(34)은 금속 배선을 형성하는 공정에 의해 금속 배선(도시되지 않음)과 함께 형성된다. 따라서, 캐패시터가 형성될 영역에 금속 배선을 형성하는 공정을 그대로 적용하여 금속 배선을 하부 전극(34)으로 형성하므로, 하부 전극(34)을 형성하기 위한 공정 단계가 줄어든다.
도 3b를 참조하면, 제 1 층간 절연막(32)의 트랜치에 하부 전극(34)이 형성되면, 전체 상부에 제 2 층간 절연막(35)을 형성한 후 식각 공정을 통해 하부 전극(34) 상부의 제 2 층간 절연막(35)을 식각하여 하부 전극(34)의 소정 영역을 노출시킨다.
제 2 층간 절연막(35)은 PE-TEOS, FSG 및 USG 중 어느 하나로 이루어지며, 7000 내지 10000Å의 두께로 형성된다. 제 2 층간 절연막(35)은 RIE(Reactive Ion Etch) 공정에 의해 식각된다.
도 3c를 참조하면, 전체 상부에 접착층(Glue layer; 36), 유전체막(37) 및 상부 전극용 전도성 물질층(38a)을 순차적으로 형성한다. 접착층(36)은 TiN을 증착 하여 형성하거나, Ti/TiN이 적층된 구조로 형성한다. 이때, 접착층(36)은 스퍼터링 방식이나 화학기상 증착법을 통해 100 내지 300Å의 두께로 형성된다.
유전체막(37)은 Ta2O5로 형성되며, 캐패시터의 정전 용량을 최대한 증가시키기 위하여 스퍼터링 방법이나 화학기상 증착법을 통해 20 내지 200Å의 얇은 두께로 형성된다.
전도성 물질층(38a)은 텅스텐으로 형성하며, 후속 공정으로 화학적 기계적 연마를 실시하는 과정에서 디싱(Dishing) 현상이 발생되어 제 2 층간 절연막(35)이 제거된 영역에 매립된 전도성 물질층(38a)이 상부 전극(27)이 얇아지는 것을 방지하면서, 제 2 층간 절연막(35)이 제거된 영역이 충분히 매립되도록 화학기상 증착법을 통해 4000 내지 7000Å의 두께로 두껍게 증착한다.
도 3d를 참조하면, 화학적 기계적 연마를 실시하여 제 2 층간 절연막(35) 상의 전도성 물질층, 유전체막(37) 및 접착층(36)을 제거한다. 이로써, 제 2 층간 절연막(35)이 제거된 하부 전극(34) 상부에만 텅스텐으로 이루어진 전도성 물질층, 유전체막(37) 및 접착층(36)이 매립되어, 전도성 물질층으로 이루어진 상부 전극(38)이 형성된다.
화학적 기계적 연마는 제 2 층간 절연막(35)의 두께가 2000 내지 4000Å이 될 때까지 실시하여 상부 전극이 형성될 영역을 제외한 나머지 영역에 형성된 전도성 물질층, 유전체막 및 접착층을 완전히 제거한다.
이로써, MIM 구조로 이루어진 캐패시터(300)가 제조되며, 상기의 화학적 기 계적 연마에 의해 캐패시터(300)는 잔류하는 제 2 층간 절연막(35)의 높이와 같은 2000 내지 4000Å의 높이로 제조된다.
도 3e를 참조하면, 전체 상부에 제 3 층간 절연막(39)을 형성한 후 식각 공정을 통해 상부 전극(38) 상부의 제 3 층간 절연막(39)을 제거하면서, 상부 전극(38)이 형성되지 않은 하부 전극(34) 상부의 제 3 및 제 2 층간 절연막(39 및 35)을 제거하고 전도성 물질을 매립하여 상부 전극(38) 및 하부 전극(34) 상에 플러그(40)를 형성한다.
이후, 제 3 층간 절연막(39) 상에 플러그(40)와 연결되는 금속 배선(41)을 형성하여 주변 회로(도시되지 않음)와 MIM 캐패시터를 전기적으로 연결시킨다.
상술한 바와 같이, 본 발명은 금속 배선을 형성하는 공정으로 하부 전극과 상부 전극을 형성하므로 공정의 단계를 줄일 수 있고, 저온 증착 공정과 평탄화 공정을 통해 유전체막 및 상부 전극을 형성하므로써 정전 용량을 향상시킴과 동시에 누설 전류를 줄이며, BEOL 공정에 상기의 캐패시터 제조 공정을 적용할 수 있다.

Claims (13)

  1. 금속 배선으로 이루어진 하부 전극이 형성되는 단계와,
    전체 상부에 층간 절연막을 형성한 후 비아홀을 형성하는 공정을 이용하여 상기 하부 전극의 소정 영역을 노출시키는 홀을 형성하는 단계와,
    상기 홀을 포함한 상기 층간 절연막 상에 유전체막 및 전도성 물질층을 형성하는 단계와,
    화학적 기계적 연마를 통해 상기 전도성 물질층 및 상기 유전체막을 상기 홀에만 잔류시켜, 상기 전도성 물질층으로 이루어진 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 전극은 Ti/TiN/Al/TiN 및 Ti/TiN/Al/Ti/TiN 중 어느 하나로 이루어진 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 TiN막은 100 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도 체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부 전극은 트랜치에 텅스텐을 매립하여 금속 배선을 형성하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 트랜치에 매립된 상기 텅스텐의 두께는 500 내지 5000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 층간 절연막은 PE-TEOS, FSG 및 USG 중 어느 하나로 이루어지며, 7000 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 홀은 반응성 이온 식각으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 유전체막은 20 내지 200Å의 두께로 형성되며, Ta2O5로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 전도성 물질층은 4000 내지 7000Å의 두께로 형성되며, 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 화학적 기계적 연마는 상기 층간 절연막의 두께가 2000 내지 4000Å이 될 때까지 실시되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 1 항에 있어서,
    상기 홀을 형성한 후 전체 상부에 접착층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 11 항에 있어서,
    상기 접착층은 TiN막 또는 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  13. 제 11 항에 있어서,
    상기 접착층은 100 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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