KR100843940B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 상부전극용 도전층으로 CVD방법으로 TiN막을 증착하고, 매립 특성이 우수한 다결정실리콘층을 형성한 후 상기 다결정실콘층 상부에 PVD방법으로 TiN막을 증착하여 CVD방법으로 증착된 TiN막과 PVD방법으로 증착된 TiN막 간에 형성된 보이드를 제거함으로써 후속공정에서 발생하는 스트레스에 의해 캐패시터가 균열되거나 누설전류가 발생되는 것을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Forming method for capacitor of semiconductor device}

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법으로 형성된 반도체소자의 단면도.

도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11, 21 : 반도체기판 12, 22 : 층간절연막

13, 23 : 저장전극 콘택플러그 14, 24 : 코아절연막

15, 25 : 저장전극 16, 26 : 유전체막

17, 27 : 제1상부전극용 도전층 18, 28 : 제2상부전극용 도전층

29 : 제3상부전극용 도전층

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 화학기상증착방법으로 형성된 TiN막, 다결정실리콘층 및 물리기상증착방법으로 형 성된 TiN막으로 구성되는 3중구조의 상부전극을 형성함으로써 상부전극 내에 보이드(void)의 발생을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 캐패시터 형성방법에 관한 것이다.

반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다. 상기 캐패시터는 저장전극, 유전체막 및 플레이트전극으로 구성되고 있으며, 정전용량을 증가시키기 위해서는 고유전율을 갖는 유전체막을 사용하거나, 저장전극의 표면적을 증가시키는 방법이 있다.

그러나, 셀 크기가 감소되어 저장전극의 표면적을 증가시키는데는 한계가 있으므로, 고유전율을 갖는 유전막을 적용하는 방법이 주로 사용되고 있다.

종래에는 저장전극 및 플레이트전극을 다결정실리콘으로 형성하고, 산화막, 질화막 또는 그 적층막인 오.엔.오.(Oxide-Nitride-Oxide)막을 유전체로 사용하였다.

그러나, 최근에는 상기 유전체막보다 유전율이 큰 Ta₂O₅, BST((Ba_1-xSr_x)TiO₃), STO(SrTiO₃) 또는 PZT(PbZr_1-xTi _xO₃) 등의 MOCVD(metal organic chemical vapor deposition)막이 주로 적용되고 있으며, 상기 Ta₂O₅막은 이미 사용되고 있다.

한편, 상기 유전율이 큰 유전체막을 사용하는 경우에는 TiN, W, Ru, Pt, Ir 등의 금속으로 저장전극을 형성하면 유전율을 더욱 향상시킬 수 있기 때문에 MIM(metal-insulator-metal) 구조의 캐패시터 기술 개발이 활발하게 진행되고 있다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명한다.

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법으로 형성된 반도체소자의 공정 단면도이다.

먼저, 소정의 하부구조물이 구비되는 반도체기판(11) 상부에 층간절연막(12)을 형성한다.

다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 층간절연막(12)을 식각하여 저장전극 콘택홀을 형성한다.

그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(13)를 형성한다. 이때, 상기 저장전극 콘택플러그(13)는 다결정실리콘층으로 형성된 것이다.

다음, 전체표면 상부에 코아절연막(14)을 형성한다.

그 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(14)을 식각하여 상기 저장전극 콘택플러그(13)를 노출시키는 트렌치(도시안됨)를 형성한다.

다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 소정 두께 증착한다. 이때, 상기 저장전극용 도전층은 다결정실리콘층 또는 Ru, TiN 등의 금속층으로 형성된 것이다.

그 다음, 전체표면 상부에 희생막(도시안됨)을 형성한 후 상기 희생막 및 저장전극용 도전층을 평탄화식각하여 저장전극(15)을 형성한다. 이때, 상기 희생막은 산화막 또는 감광막으로 형성되고, 상기 평탄화식각공정은 전면식각공정 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 실시된다.

그 후, 상기 저장전극(15) 내에 잔류하는 희생막을 제거한다.

다음, 전체표면 상부에 유전체막(16)을 형성한다. 이때, 상기 유전체막(16)은 NO(nitride-oxide), NON(nitride-oxide-nitride), Ta₂O₅, STO, BST 또는 PZT 등으로 형성된다.

그 다음, 상기 유전체막(16) 상부에 제1상부전극용 도전층(17)을 소정 두께 형성한다. 이때, 상기 제1상부전극용 도전층(17)은 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법으로 증착된 TiN막을 사용한다. 상기 CVD방법으로 증착된 TiN막은 스텝커버리지(step coverage)가 우수하다.

다음, 상기 제1상부전극용 도전층(17) 상부에 제2상부전극용 도전층(18)을 형성한다. 이때, 상기 제2상부전극용 도전층(18)은 물리기상증착(physical vapor deposition, 이하 PVD 라 함)방법으로 증착된 TiN막을 사용한다. 상기 PVD방법으로 증착된 TiN막은 상기 CVD방법으로 증착된 TiN막에 비해 스텝커버리지 특성이 좋지 않다. (도 1 참조)

그 다음, 상부전극 마스크를 이용한 사진식각공정으로 상기 제2상부전극용 도전층(18), 제1상부전극용 도전층(17) 및 유전체막(16)을 식각하여 캐패시터를 완성한다.

상기한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 상부전극용 도전층으로서 CVD방법으로 증착된 TiN막과 PVD방법으로 증착된 TiN막의 적층구조를 사용하고 있다. 상기 CVD방법으로 증착된 TiN막은 스텝커버리지 특성이 우수한데 비하여 증착공정 시 많은 스트레스를 유발하고, 막 내에 Cl이 다량 함량되어 있는 단점이 있다. 또한, 상기 CVD방법으로 TiN막을 증착한 후 PVD방법으로 TiN막을 증착하는 경우 보이드가 발생하여 후속 공정 시 유전체막 또는 캐패시터 전체에 균열이 발생하여 누설전류가 발생하고, 그로 인하여 소자의 동작 특성 및 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 상부전극용 도전층으로 CVD방법으로 TiN막을 증착하고, 매립 특성이 우수한 다결정실리콘층을 형성한 후 상기 다결정실콘층 상부에 PVD방법으로 TiN막을 증착하여 CVD방법으로 증착된 TiN막과 PVD방법으로 증착된 TiN막 간에 형성된 보이드를 제거함으로써 후속공정에서 발생하는 스트레스에 의해 캐패시터가 균열되거나 누설전류가 발생되는 것을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,

전체표면 상부에 코아절연막을 형성하는 공정과,

저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,

상기 저장전극 콘택플러그에 접속되는 저장전극을 형성하는 공정과,

전체표면 상부에 유전체막을 형성하는 공정과,

상기 유전체막 상부에 화학기상증착방법으로 제1상부전극용 금속층을 형성하는 공정과,

상기 제1상부전극용 금속층 상부에 다결정실리콘층을 형성하여 평탄화시키는 공정과,

상기 다결정실리콘층 상부에 물리기상증착방법으로 제2상부전극용 금속층을 형성하는 공정과,

상기 제1상부전극용 금속층은 Ru막 또는 TiN막을 사용하여 50 ∼ 1000Å 두께로 형성되는 것과,

상기 Ru막은 Ru가 90 ∼ 100몰% 함유되어 있는 것과,

상기 TiN막은 Ti가 30 ∼ 70몰% 함유되어 있는 것과,

상기 다결정실리콘층은 50 ∼ 100Å 두께로 형성되는 것과,

상기 다결정실리콘층은 인(Ph)이 10¹⁷ ∼ 10²²㎤ 농도로 도핑되어 있는 것과,

상기 제2상부전극용 금속층은 TiN막을 사용하여 50 ∼ 1000Å 두께로 형성되 는 것과,

상기 TiN막은 Ti가 30 ∼ 70몰% 함유되어 있는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.

먼저, 소정의 하부구조물이 구비되는 반도체기판(21) 상부에 층간절연막(22)을 형성한다.

다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 층간절연막(22)을 식각하여 저장전극 콘택홀을 형성한다.

그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(23)를 형성한다. 이때, 상기 저장전극 콘택플러그(23)는 다결정실리콘층으로 형성된 것이다.

다음, 전체표면 상부에 코아절연막(24)을 형성한다.

그 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(24)을 식각하여 상기 저장전극 콘택플러그(23)를 노출시키는 트렌치(도시안됨)를 형성한다.

다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 소정 두께 증착한다. 이때, 상기 저장전극용 도전층은 다결정실리콘층 또는 Ru, TiN 등의 금속층으로 형성된 것이다.

그 다음, 전체표면 상부에 희생막(도시안됨)을 형성한 후 상기 희생막 및 저장전극용 도전층을 평탄화식각하여 저장전극(25)을 형성한다. 이때, 상기 희생막은 산화막 또는 감광막으로 형성되고, 상기 평탄화식각공정은 전면식각공정 또는 CMP공정으로 실시된다.

그 후, 상기 저장전극(25) 내에 잔류하는 희생막을 제거한다.

다음, 전체표면 상부에 유전체막(26)을 형성한다. 이때, 상기 유전체막(26)은 NO, NON, Ta₂O₅, STO, BST 또는 PZT 등으로 형성된다. (도 2a 참조)

그 다음, 상기 유전체막(26) 상부에 제1상부전극용 도전층(27)을 소정 두께 형성한다. 이때, 상기 제1상부전극용 도전층(27)은 TiN막 또는 Ru막을 CVD방법으로 50 ∼ 1000Å 두께 형성한 것이다. 이때, 상기 Ru막은 Ru가 90 ∼ 100몰% 함유되어 있고, 상기 TiN막은 Ti가 30 ∼ 70몰% 함유되어 있다. (도 2b 참조)

다음, 상기 제1상부전극용 도전층(27) 상부에 제2상부전극용 도전층(28)을 형성하여 평탄화시킨다. 이때, 상기 제2상부전극용 도전층(28)은 다결정실리콘층을 퍼니스에서 CVD방법으로 50 ∼ 100Å 두께 형성한 것으로, 상기 다결정실리콘층에 농도가 10¹⁷ ∼ 10²²㎤ 인 인(Ph)이 도핑되어 있다. 상기 다결정실리콘층을 형성함으로써 상기 제1상부전극용 도전층(27) 형성 후 형성되어 있는 보이드가 완전히 매립된다. (도 2c 참조)

그 다음, 상기 제2상부전극용 도전층(28) 상부에 제3상부전극용 도전층(29)을 형성한다. 이때, 상기 제3상부전극용 도전층(29)은 TiN막을 스퍼터방법을 이용한 PVD방법으로 50 ∼ 1000Å 두께 형성한 것이다. 이때, 상기 TiN막은 Ti가 30 ∼ 70몰% 함유되어 있다. (도 2d 참조)

그 다음, 상부전극 마스크를 이용한 사진식각공정으로 상기 제3상부전극용 도전층(29), 제2상부전극용 도전층(28), 제1상부전극용 도전층(27) 및 유전체막(26)을 식각하여 캐패시터를 완성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 상부전극용 도전층으로 CVD방법으로 TiN막을 증착하고, 매립 특성이 우수한 다결정실리콘층을 형성한 후 상기 다결정실콘층 상부에 PVD방법으로 TiN막을 증착하여 CVD방법으로 증착된 TiN막과 PVD방법으로 증착된 TiN막 간에 형성된 보이드를 제거함으로써 후속공정에서 발생하는 스트레스에 의해 캐패시터가 균열되거나 누설전류가 발생되는 것을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (8)

1. 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,

   전체표면 상부에 코아절연막을 형성하는 공정과,

   저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,

   상기 저장전극 콘택플러그에 접속되는 저장전극을 형성하는 공정과,

   전체표면 상부에 유전체막을 형성하는 공정과,

   상기 유전체막 상부에 화학기상증착방법으로 제1상부전극용 금속층을 형성하는 공정과,

   상기 제1상부전극용 금속층 상부에 다결정실리콘층을 형성하여 평탄화시키는 공정과,

   상기 다결정실리콘층 상부에 물리기상증착방법으로 제2상부전극용 금속층을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 제1상부전극용 금속층은 Ru막 또는 TiN막을 사용하여 50 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 2 항에 있어서,

   상기 Ru막은 Ru가 90 ∼ 100몰% 함유되어 있는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 2 항에 있어서,

   상기 TiN막은 Ti가 30 ∼ 70몰% 함유되어 있는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   상기 다결정실리콘층은 50 ∼ 100Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
6. 제 1 항에 있어서,

   상기 다결정실리콘층은 인(Ph)이 10¹⁷ ∼ 10²²㎤ 농도로 도핑되어 있는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
7. 제 1 항에 있어서,

   상기 제2상부전극용 금속층은 TiN막을 사용하여 50 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
8. 제 2 항에 있어서,

   상기 TiN막은 Ti가 30 ∼ 70몰% 함유되어 있는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.

Images