JP2002141424A - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
- Publication number
- JP2002141424A JP2002141424A JP2001322067A JP2001322067A JP2002141424A JP 2002141424 A JP2002141424 A JP 2002141424A JP 2001322067 A JP2001322067 A JP 2001322067A JP 2001322067 A JP2001322067 A JP 2001322067A JP 2002141424 A JP2002141424 A JP 2002141424A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- capacitor
- film
- layer
- vapor deposition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000003990 capacitor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000009832 plasma treatment Methods 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 41
- 238000005229 chemical vapour deposition Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910010037 TiAlN Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 3
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 239000005368 silicate glass Substances 0.000 abstract description 3
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 abstract 1
- 239000010408 film Substances 0.000 description 39
- 230000003746 surface roughness Effects 0.000 description 9
- 239000010409 thin film Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 5
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 230000003197 catalytic effect Effects 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 150000002926 oxygen Chemical class 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、RU下部電極とBST誘電体膜を有する
キャパシタを製造するにあたり、BST誘電体膜を形成す
る前にRU下部電極の表面を安定化するので、RU下部電極
とBST誘電体膜との界面特性が改善され、キャパシタの
信頼性が高められる半導体素子のキャパシタ製造方法を
提供すること。 【解決手段】本発明のキャパシタはドープポリシリコン
層、オミック層及び拡散防止膜が、順次的に埋め込めら
れたコンタクトホールを形成し、コンタクトホールの上
部にキャパシタ用コンケーブホールを持つシリゲートガ
ラス膜を形成し、キャパシタ用コンケーブホール内にRU
下部電極を形成した後、NH3-プラズマ処理及びN2Ｏ-プ
ラズマ処理を連続的に実施し、BST誘電体膜上部電極を
形成してなる。
キャパシタを製造するにあたり、BST誘電体膜を形成す
る前にRU下部電極の表面を安定化するので、RU下部電極
とBST誘電体膜との界面特性が改善され、キャパシタの
信頼性が高められる半導体素子のキャパシタ製造方法を
提供すること。 【解決手段】本発明のキャパシタはドープポリシリコン
層、オミック層及び拡散防止膜が、順次的に埋め込めら
れたコンタクトホールを形成し、コンタクトホールの上
部にキャパシタ用コンケーブホールを持つシリゲートガ
ラス膜を形成し、キャパシタ用コンケーブホール内にRU
下部電極を形成した後、NH3-プラズマ処理及びN2Ｏ-プ
ラズマ処理を連続的に実施し、BST誘電体膜上部電極を
形成してなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタ製造方法に関するものであり、特に１Gbit以上の集
積度を有するDRAM素子のキャパシタ製造工程において、
Ru/BST/Ruキャパシタの不良の防止が可能な半導体素子
のキャパシタ製造方法に関する。
シタ製造方法に関するものであり、特に１Gbit以上の集
積度を有するDRAM素子のキャパシタ製造工程において、
Ru/BST/Ruキャパシタの不良の防止が可能な半導体素子
のキャパシタ製造方法に関する。
【０００２】
【従来の技術】現在DRAMに適用される誘電体薄膜は、Si
o2/Si3N4/Sio2積層構造においてTa2O5またはBSTに変わ
っている趨勢である。今後１Gbit以上に適用されるデザ
インルールではBSTが最も有力な誘電体薄膜として知ら
れている。このような誘電体薄膜は微細デザインルール
を持つ実際素子に適用される場合に、パターニングされ
ている基板上に化学気相蒸着法により形成されている。
o2/Si3N4/Sio2積層構造においてTa2O5またはBSTに変わ
っている趨勢である。今後１Gbit以上に適用されるデザ
インルールではBSTが最も有力な誘電体薄膜として知ら
れている。このような誘電体薄膜は微細デザインルール
を持つ実際素子に適用される場合に、パターニングされ
ている基板上に化学気相蒸着法により形成されている。
【０００３】現在BSTを誘電体薄膜として使用する場合
に凹型Ru/BST/Ruキャパシタとスタック(stack)型Pt/BST
/Ptキャパシタが最も有力な候補として予測されてい
る。電極材料として使用されるPtの場合は、BSTと非常
に安定な界面の特性のため、その形成方法や後処理に関
係なく非常に安定なキャパシタの特性を見せている。そ
の反面、Ruの場合は簡単に酸化される特性と触媒特性が
Ptに比べて低いということから、BSTを蒸着するときBST
の品質を低下させるために未だ安定したキャパシタの特
性を見せていない。
に凹型Ru/BST/Ruキャパシタとスタック(stack)型Pt/BST
/Ptキャパシタが最も有力な候補として予測されてい
る。電極材料として使用されるPtの場合は、BSTと非常
に安定な界面の特性のため、その形成方法や後処理に関
係なく非常に安定なキャパシタの特性を見せている。そ
の反面、Ruの場合は簡単に酸化される特性と触媒特性が
Ptに比べて低いということから、BSTを蒸着するときBST
の品質を低下させるために未だ安定したキャパシタの特
性を見せていない。
【０００４】要約すれば、Ptはその触媒特性のため、表
面にかなり活性化された酸素原子を多量に含有してお
り、化学気相蒸着法によってBSTを蒸着するとき非常に
優れたBST膜質の形成が可能であるが、Ruは触媒特性が
なく活性化された酸素原子の代わりにRuO2酸化相を形成
する傾向があり、かえってBST膜質を低下させる。
面にかなり活性化された酸素原子を多量に含有してお
り、化学気相蒸着法によってBSTを蒸着するとき非常に
優れたBST膜質の形成が可能であるが、Ruは触媒特性が
なく活性化された酸素原子の代わりにRuO2酸化相を形成
する傾向があり、かえってBST膜質を低下させる。
【０００５】さらに、Ruの場合には、RuO2の生成を抑制
しながら化学気相蒸着法によってBSTを蒸着するために
かなり低い温度(250〜270℃)で工程を進行しており、内
部に多くの炭素および酸素を含有しているため、後続工
程中のBST薄膜や下部拡散防止膜に影響を及ぼすことに
なる。また、平板の次元ですらRuの上に化学気相蒸着法
によって蒸着したBSTの特性をきちんと得た研究結果が
珍しく、そのため凹(CONCAVE)型Ru/BST/Ruキャパシタの
開発が立ち遅れているのが現状である。
しながら化学気相蒸着法によってBSTを蒸着するために
かなり低い温度(250〜270℃)で工程を進行しており、内
部に多くの炭素および酸素を含有しているため、後続工
程中のBST薄膜や下部拡散防止膜に影響を及ぼすことに
なる。また、平板の次元ですらRuの上に化学気相蒸着法
によって蒸着したBSTの特性をきちんと得た研究結果が
珍しく、そのため凹(CONCAVE)型Ru/BST/Ruキャパシタの
開発が立ち遅れているのが現状である。
【０００６】現在までほとんどの研究は、Ru膜を緻密化
するために窒素やアルゴン雰囲気で急速熱工程(RTP)を
進行する程度がすべてであり、BST/Ruの界面特性を改善
するためにRu表面特性を変えるための工程は提示されて
いないのが現状である。
するために窒素やアルゴン雰囲気で急速熱工程(RTP)を
進行する程度がすべてであり、BST/Ruの界面特性を改善
するためにRu表面特性を変えるための工程は提示されて
いないのが現状である。
【０００７】
【発明が解決しようとする課題】従って、本発明はRu下
部電極を形成した後、NH3-プラズマ処理及びN2Oのプラ
ズマ処理の２段階処理法を遂行し、Ru下部電極の表面を
安定化することにより、前述の問題点を解消できる半導
体素子のキャパシタ製造方法を提供することにある。
部電極を形成した後、NH3-プラズマ処理及びN2Oのプラ
ズマ処理の２段階処理法を遂行し、Ru下部電極の表面を
安定化することにより、前述の問題点を解消できる半導
体素子のキャパシタ製造方法を提供することにある。
【０００８】また、本発明の他の目的はRu下部電極とBS
T誘電体膜との界面特性を改善し、キャパシタの信頼性
を高めることにある。
T誘電体膜との界面特性を改善し、キャパシタの信頼性
を高めることにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体素子のキャパシタ製造方法は、シ
リコン基板全面に層間絶縁層の役割をするシリコン酸化
膜を形成する段階；前記シリコン酸化膜上に窒化膜を形
成する段階；前記窒化膜および前記シリコン酸化膜の一
部分を順次的に蝕刻し、コンタクトホールを形成する段
階；前記コンタクトホールが完全に埋め込められるよう
に、前記コンタクトホールを含む全体構造上にドープポ
リシリコン層を形成する段階；エッチバック工程によ
り、前記ドープポリシリコン層の一部分を除去して前記
コンタクトホール内のみドープポリシリコン層を残す段
階；前記コンタクトホール内に残されたドープポリシリ
コン層上にオミックコンタクト層を形成する段階；前記
オミックコンタクト層に拡散防止膜を形成する段階；前
記拡散防止膜を含む全体構造上にシリゲート・ガラス膜
を形成する段階；前記シリゲート・ガラス膜の一部分を
蝕刻し、キャパシタ用コンケーブホールを形成する段
階；前記キャパシタ用コンケーブホール内にRU下部電極
を形成する段階；NH3-プラズマ処理及びN2O-プラズマ処
理を連続的に実施し、前記RU下部電極をプラズマ処理し
た後、BSTを蒸着してBST誘電体膜を形成する段階；急速
熱処理を実施してBST誘電体膜を結晶化する段階；前記B
ST誘電体膜上に上部電極を形成することにより、キャパ
シタが形成される段階；及び前記キャパシタ構造を安定
化するために熱処理を実施する段階を含めて構成される
ことを特徴とする。
の本発明による半導体素子のキャパシタ製造方法は、シ
リコン基板全面に層間絶縁層の役割をするシリコン酸化
膜を形成する段階；前記シリコン酸化膜上に窒化膜を形
成する段階；前記窒化膜および前記シリコン酸化膜の一
部分を順次的に蝕刻し、コンタクトホールを形成する段
階；前記コンタクトホールが完全に埋め込められるよう
に、前記コンタクトホールを含む全体構造上にドープポ
リシリコン層を形成する段階；エッチバック工程によ
り、前記ドープポリシリコン層の一部分を除去して前記
コンタクトホール内のみドープポリシリコン層を残す段
階；前記コンタクトホール内に残されたドープポリシリ
コン層上にオミックコンタクト層を形成する段階；前記
オミックコンタクト層に拡散防止膜を形成する段階；前
記拡散防止膜を含む全体構造上にシリゲート・ガラス膜
を形成する段階；前記シリゲート・ガラス膜の一部分を
蝕刻し、キャパシタ用コンケーブホールを形成する段
階；前記キャパシタ用コンケーブホール内にRU下部電極
を形成する段階；NH3-プラズマ処理及びN2O-プラズマ処
理を連続的に実施し、前記RU下部電極をプラズマ処理し
た後、BSTを蒸着してBST誘電体膜を形成する段階；急速
熱処理を実施してBST誘電体膜を結晶化する段階；前記B
ST誘電体膜上に上部電極を形成することにより、キャパ
シタが形成される段階；及び前記キャパシタ構造を安定
化するために熱処理を実施する段階を含めて構成される
ことを特徴とする。
【００１０】
【発明の実施の形態】以下、添付図面を参照して本発明
についてさらに詳細に説明する。
についてさらに詳細に説明する。
【００１１】従来の問題点を解決するため、Ru膜の後処
理工程においての達成すべきことは、１）薄膜の緻密
化、２）表面粗さの減少、３）活性化された酸素のRu膜
表面からの吸着である。このような目的で本発明は、パ
ターニングされているウェーハの上にRu下部電極を形成
した後、表面あらさを減少させるためにNH3プラズマ処
理を行い、さらに活性化された酸素を吸着させるために
N2Oプラズマ処理を行う２段階プラズマ処理法(Two-Step
Plasma Treatment)を導入しようとする。
理工程においての達成すべきことは、１）薄膜の緻密
化、２）表面粗さの減少、３）活性化された酸素のRu膜
表面からの吸着である。このような目的で本発明は、パ
ターニングされているウェーハの上にRu下部電極を形成
した後、表面あらさを減少させるためにNH3プラズマ処
理を行い、さらに活性化された酸素を吸着させるために
N2Oプラズマ処理を行う２段階プラズマ処理法(Two-Step
Plasma Treatment)を導入しようとする。
【００１２】図1に示されたように、DC-スパッタリング
法によって蒸着したRu膜を窒素雰囲気および600℃の温
度で急速熱工程を進行した場合と、600℃の温度でNH3プ
ラズマ処理した場合の表面粗さを比較した結果である。
表面粗さを表わすRms(Root-Mean-Square)値が、NH3プラ
ズマ処理の場合が急速熱工程の場合より遥かに小さいと
いうことが分かる。
法によって蒸着したRu膜を窒素雰囲気および600℃の温
度で急速熱工程を進行した場合と、600℃の温度でNH3プ
ラズマ処理した場合の表面粗さを比較した結果である。
表面粗さを表わすRms(Root-Mean-Square)値が、NH3プラ
ズマ処理の場合が急速熱工程の場合より遥かに小さいと
いうことが分かる。
【００１３】NH3プラズマの場合は蒸着された状態その
ままに比べてもRms値がさらに小さくなる。したがってN
H3プラズマ処理はRu膜を緻密化するだけでなく、表面粗
さも改善するものである。
ままに比べてもRms値がさらに小さくなる。したがってN
H3プラズマ処理はRu膜を緻密化するだけでなく、表面粗
さも改善するものである。
【００１４】図2に示されたように、350℃でN2Oプラズ
マ処理を行った場合のRu膜の表面粗さであり、図3はRu
表面のXRD結果であって、図4は酸素原子の拡散曲線であ
る。N 2Oプラズマ処理を導入すれば図2から分かるように
表面粗さはやや増加するが、図3から分かるようにBSTを
化学気相蒸着法で蒸着するのに妨げになるRuO2相が生成
されず、図4から分かるようにRuの表面に多量の酸素を
吸着させられる。この活性化された酸素原子が化学気相
蒸着法でBSTを蒸着するとき、Ru表面に初めて蒸着され
るBST薄膜の品質を向上させ、優秀なBST/Ruの界面特性
を見せるのである。
マ処理を行った場合のRu膜の表面粗さであり、図3はRu
表面のXRD結果であって、図4は酸素原子の拡散曲線であ
る。N 2Oプラズマ処理を導入すれば図2から分かるように
表面粗さはやや増加するが、図3から分かるようにBSTを
化学気相蒸着法で蒸着するのに妨げになるRuO2相が生成
されず、図4から分かるようにRuの表面に多量の酸素を
吸着させられる。この活性化された酸素原子が化学気相
蒸着法でBSTを蒸着するとき、Ru表面に初めて蒸着され
るBST薄膜の品質を向上させ、優秀なBST/Ruの界面特性
を見せるのである。
【００１５】図5乃至図14を参照して、本発明による半
導体素子のキャパシタ製造方法について説明すれば、次
のようである。
導体素子のキャパシタ製造方法について説明すれば、次
のようである。
【００１６】図5を参照して説明すると、、半導体回路
が形成されているシリコン基板１の全面に層間絶縁層の
役割をするシリコン酸化膜２を形成する。酸化物と蝕刻
選択比の優秀な窒化物を300乃至1000Åの厚さでシリコ
ン酸化膜２に蒸着して窒化膜3を形成する。シリコン基
板１と後で形成されるキャパシタの間の垂直配線のため
に窒化膜3及びシリコン酸化膜２の一部分を順次的に蝕
刻してコンタクトホールを形成する。
が形成されているシリコン基板１の全面に層間絶縁層の
役割をするシリコン酸化膜２を形成する。酸化物と蝕刻
選択比の優秀な窒化物を300乃至1000Åの厚さでシリコ
ン酸化膜２に蒸着して窒化膜3を形成する。シリコン基
板１と後で形成されるキャパシタの間の垂直配線のため
に窒化膜3及びシリコン酸化膜２の一部分を順次的に蝕
刻してコンタクトホールを形成する。
【００１７】図6を参照して説明すると、コンタクトホ
ールが完全に埋め込められるように、コンタクトホール
を含む全体構造上にドープシリコン層4を形成する。
ールが完全に埋め込められるように、コンタクトホール
を含む全体構造上にドープシリコン層4を形成する。
【００１８】前記においてドープポリシリコン層4は、
化学気相蒸着法で700〜3000Åの厚さで蒸着して形成す
る。
化学気相蒸着法で700〜3000Åの厚さで蒸着して形成す
る。
【００１９】図7を参照して説明すると、エッチバック
工程を実施してドープシリコン層4の一部分を除去し、
これによりドープシリコン層4はコンタクトホール内に
残される。
工程を実施してドープシリコン層4の一部分を除去し、
これによりドープシリコン層4はコンタクトホール内に
残される。
【００２０】前記においてエッチバック工程は、ドープ
シリコン層4がコンタクトホールの上段部分から200乃至
1500Åの深さまで蝕刻されるように実施する。
シリコン層4がコンタクトホールの上段部分から200乃至
1500Åの深さまで蝕刻されるように実施する。
【００２１】図8を参照して説明すると、コンタクトホ
ール内に残されたドープシリコン層4上にオミックコン
タクト層５を形成する。
ール内に残されたドープシリコン層4上にオミックコン
タクト層５を形成する。
【００２２】前記オミックコンタクト層５の形成工程
は、ドープシリコン層4を含む全体構造上にTiまたはCo
を100乃至500Åの厚さで蒸着する段階、蒸着されたTiま
たはCoを熱処理し、ドープシリコン層4上にチタニウム
シリサイド(Titanium Silicide)またはコバルトシリサ
イド(Cobalt Silicide)を形成させる段階、シリコン酸
化膜2および窒化膜3上において反応されていないTiまた
はCoを除去する段階に進行する。
は、ドープシリコン層4を含む全体構造上にTiまたはCo
を100乃至500Åの厚さで蒸着する段階、蒸着されたTiま
たはCoを熱処理し、ドープシリコン層4上にチタニウム
シリサイド(Titanium Silicide)またはコバルトシリサ
イド(Cobalt Silicide)を形成させる段階、シリコン酸
化膜2および窒化膜3上において反応されていないTiまた
はCoを除去する段階に進行する。
【００２３】図9及び図10を参照して説明すると、コン
タクトホール内のオミックコンタクト層5上に拡散防止
膜６を形成する。
タクトホール内のオミックコンタクト層5上に拡散防止
膜６を形成する。
【００２４】前記において拡散防止膜６の形成工程は、
オミックコンタクト層5を含む全体構造の上にTiNまたは
TiAlNを物理気相蒸着法や化学気相蒸着法で700乃至3000
Åの厚さで蒸着する段階、蒸着されたTiNまたはTiAlNを
化学機械的研磨(CMP)法で窒化膜3が露出される時点まで
研磨する段階に進行する。
オミックコンタクト層5を含む全体構造の上にTiNまたは
TiAlNを物理気相蒸着法や化学気相蒸着法で700乃至3000
Åの厚さで蒸着する段階、蒸着されたTiNまたはTiAlNを
化学機械的研磨(CMP)法で窒化膜3が露出される時点まで
研磨する段階に進行する。
【００２５】図11に示すように、拡散防止膜６を含む全
体構造上にUSGまたはPSGを2000乃至15000Åの厚さで蒸
着し、シリゲート・ガラス(silicate glass)膜７を形成
する。シリゲート・ガラス膜７の一部分を蝕刻してキャ
パシタ用コンケーブ(concave)ホールを形成する。
体構造上にUSGまたはPSGを2000乃至15000Åの厚さで蒸
着し、シリゲート・ガラス(silicate glass)膜７を形成
する。シリゲート・ガラス膜７の一部分を蝕刻してキャ
パシタ用コンケーブ(concave)ホールを形成する。
【００２６】図12及び図13を参照して示すように、キャ
パシタ用コンケーブ(concave)ホール内にRu下部電極8を
形成する。
パシタ用コンケーブ(concave)ホール内にRu下部電極8を
形成する。
【００２７】前記においてRu下部電極8の形成工程は、
キャパシタ用コンケーブ(concave)ホールを含む全体構
造上にRuをスパッタリング法や化学気相蒸着法で100乃
至500Åの厚さで蒸着する段階、化学機械的研磨(CMP)法
やエッチバック工程でコンケーブ(concave)ホール以外
の部分に蒸着されたRuを除去する段階に進行する。
キャパシタ用コンケーブ(concave)ホールを含む全体構
造上にRuをスパッタリング法や化学気相蒸着法で100乃
至500Åの厚さで蒸着する段階、化学機械的研磨(CMP)法
やエッチバック工程でコンケーブ(concave)ホール以外
の部分に蒸着されたRuを除去する段階に進行する。
【００２８】図14を参照して説明すると、NH3プラズマ
処理及びN2Oプラズマ処理を連続的に実施し、Ru下部電
極8をプラズマ処理した後、化学気相蒸着法でBSTを150
乃至500Åの厚さで蒸着し、BST誘電体膜9を形成する。
急速熱処理(RTP)を実施し、BST誘電体膜9を結晶化す
る。BST誘電体膜9上に上部電極10を形成してキャパシタ
を完成する。
処理及びN2Oプラズマ処理を連続的に実施し、Ru下部電
極8をプラズマ処理した後、化学気相蒸着法でBSTを150
乃至500Åの厚さで蒸着し、BST誘電体膜9を形成する。
急速熱処理(RTP)を実施し、BST誘電体膜9を結晶化す
る。BST誘電体膜9上に上部電極10を形成してキャパシタ
を完成する。
【００２９】なお、前記において、NH3プラズマ処理は1
00乃至500Wの電力と、0.5乃至2.0Torrの圧力と、200乃
至2000sccmのNH3流量と、350乃至700℃の温度条件で実
施される。
00乃至500Wの電力と、0.5乃至2.0Torrの圧力と、200乃
至2000sccmのNH3流量と、350乃至700℃の温度条件で実
施される。
【００３０】また、N2Oプラズマ処理は100乃至500Wの電
力と、0.5乃至2.0Torrの圧力と、200乃至2000sccmのN2O
流量と、200乃至2000 sccmの流量と、350乃至700℃の
温度条件で実施される。
力と、0.5乃至2.0Torrの圧力と、200乃至2000sccmのN2O
流量と、200乃至2000 sccmの流量と、350乃至700℃の
温度条件で実施される。
【００３１】さらに、急速熱処理は酸素と窒素の混合ガ
スまたは酸素とアルゴンの混合ガスを使用して500乃至7
50℃温度の範囲で10乃至180秒の間実施される。
スまたは酸素とアルゴンの混合ガスを使用して500乃至7
50℃温度の範囲で10乃至180秒の間実施される。
【００３２】上部電極10は、スパッタリング法や化学気
相蒸着法でRu、Ir、またはPtを150乃至500Åの厚さで蒸
着して形成される。
相蒸着法でRu、Ir、またはPtを150乃至500Åの厚さで蒸
着して形成される。
【００３３】熱処理は酸素と窒素の混合ガスまたは酸素
とアルゴンの混合ガスを使用して400乃至800℃温度で1
乃至30分の間実施される。
とアルゴンの混合ガスを使用して400乃至800℃温度で1
乃至30分の間実施される。
【００３４】
【発明の効果】前述したとおり、本発明はNH3プラズマ
処理およびN2Oプラズマ処理の2段階プラズマ処理法を遂
行した後、BSTを化学気相蒸着法で蒸着し、BST誘電体膜
を形成することによってBST誘電体膜の品質も向上させ
るだけでなく、装備の効率性も高められる。
処理およびN2Oプラズマ処理の2段階プラズマ処理法を遂
行した後、BSTを化学気相蒸着法で蒸着し、BST誘電体膜
を形成することによってBST誘電体膜の品質も向上させ
るだけでなく、装備の効率性も高められる。
【図１】DC-スパッタリング法で蒸着したRU薄膜を窒素
雰囲気と600℃の温度で急速熱工程を進行した場合と、6
00℃の温度でNH3-プラズマ処理した場合の表面粗さを比
較した図面。
雰囲気と600℃の温度で急速熱工程を進行した場合と、6
00℃の温度でNH3-プラズマ処理した場合の表面粗さを比
較した図面。
【図２】350℃でN2O-プラズマ処理した場合、RU表面の
表面粗さを比較した図面。
表面粗さを比較した図面。
【図３】RU表面のXRD結果を示した図面。
【図４】酸素原子の拡散曲線を示した図面。
【図５】本発明による半導体素子のキャパシタ製造方法
を説明するための図面である。
を説明するための図面である。
【図６】本発明による半導体素子のキャパシタ製造方法
を説明するための図面である。
を説明するための図面である。
【図７】本発明による半導体素子のキャパシタ製造方法
を説明するための図面である。
を説明するための図面である。
【図８】本発明による半導体素子のキャパシタ製造方法
を説明するための図面である。
を説明するための図面である。
【図９】本発明による半導体素子のキャパシタ製造方法
を説明するための図面である。
を説明するための図面である。
【図１０】本発明による半導体素子のキャパシタ製造方
法を説明するための図面である。
法を説明するための図面である。
【図１１】本発明による半導体素子のキャパシタ製造方
法を説明するための図面である。
法を説明するための図面である。
【図１２】本発明による半導体素子のキャパシタ製造方
法を説明するための図面である。
法を説明するための図面である。
【図１３】本発明による半導体素子のキャパシタ製造方
法を説明するための図面である。
法を説明するための図面である。
【図１４】本発明による半導体素子のキャパシタ製造方
法を説明するための図面である。
法を説明するための図面である。
１；シリコン基板 ６；拡散防止膜 ２；シリコン酸化膜 ７；シリゲート
・ガラス膜 ３；窒化膜 ８；Ru下部電極 ４；ドープポリシリコン層 ９；BST誘電体
膜 ５；オミックコンタクト層 10；上部電極
・ガラス膜 ３；窒化膜 ８；Ru下部電極 ４；ドープポリシリコン層 ９；BST誘電体
膜 ５；オミックコンタクト層 10；上部電極
Claims (13)
- 【請求項１】シリコン基板全面に層間絶縁層の役割をす
るシリコン酸化膜を形成する段階；前記シリコン酸化膜
上に窒化膜を形成する段階；前記窒化膜および前記シリ
コン酸化膜の一部分を順次的に蝕刻し、コンタクトホー
ルを形成する段階；前記コンタクトホールが完全に埋め
込められるように、前記コンタクトホールを含む全体構
造上にドープポリシリコン層を形成する段階；エッチバ
ック工程により、前記ドープポリシリコン層の一部分を
除去して前記コンタクトホール内のみドープポリシリコ
ン層を残す段階；前記コンタクトホール内に残されたド
ープポリシリコン層上にオミックコンタクト層を形成す
る段階；前記オミックコンタクト層に拡散防止膜を形成
する段階；前記拡散防止膜を含む全体構造上にシリゲー
トガラス膜を形成する段階；前記シリゲートガラス膜の
一部分を蝕刻し、キャパシタ用コンケーブホールを形成
する段階；前記キャパシタ用コンケーブホール内にRU下
部電極を形成する段階；NH3-プラズマ処理及びN2O-プラ
ズマ処理を連続的に実施し、前記RU下部電極をプラズマ
処理した後、BSTを蒸着してBST誘電体膜を形成する段
階；急速熱処理を実施してBST誘電体膜を結晶化する段
階；前記BST誘電体膜上に上部電極を形成することによ
り、キャパシタが形成される段階；及び、前記キャパシ
タ構造を安定化させるために熱処理を実施する段階、を
含めて構成されることを特徴とする半導体素子のキャパ
シタ製造方法。 - 【請求項２】前記ドープポリシリコン層は、化学気相蒸
着法で700〜3000Åの厚さで蒸着して形成することを特
徴とする請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項３】前記エッチバック工程は、前記ドープポリ
シリコン層が前記コンタクトホールの上段部分から200
〜1500Åの深さまで蝕刻されるように実施することを特
徴とする請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項４】前記オミックコンタクト層の形成工程は、
前記ドープシリコン層を含む全体構造上にTiまたはCoを
100乃至500Åの厚さで蒸着する段階、蒸着されたTiまた
はCoを熱処理し、ドープシリコン層上にチタニウムシリ
サイド(Titanium Silicide)またはコバルトシリサイド
(Cobalt Silicide)を形成させる段階、前記シリコン酸
化膜および窒化膜上において反応されていないTiまたは
Coを除去する段階に進行されることを特徴とする請求項
１記載の半導体素子のキャパシタ製造方法。 - 【請求項５】前記拡散防止膜の形成工程は、前記オミッ
クコンタクト層を含む全体構造上にTiNまたはTiAlNを物
理気相蒸着法や化学気相蒸着法で700乃至3000Åの厚さ
で蒸着する段階、蒸着されたTiNまたはTiAlNを化学機械
的研磨(CMP)法で前記窒化膜が露出される時点まで研磨
する段階に進行されることを特徴とする請求項１記載の
半導体素子のキャパシタ製造方法。 - 【請求項６】前記シリゲート・ガラス膜はUSGまたはPSG
を使用して2000〜15000Åの厚さで形成されることを特
徴とする請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項７】前記Ru下部電極の形成工程は、前記キャパ
シタ用コンケーブ(concave)ホールを含む全体構造上にR
uをスパッタリング法や化学気相蒸着法で100乃至500Å
の厚さで蒸着する段階、化学機械的研磨(CMP)法やエッ
チバック工程でコンケーブ(concave)ホール以外の部分
に蒸着されたRuを除去する段階に進行されることを特徴
とする請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項８】前記NH3プラズマ処理は100乃至500Wの電力
と、0.5乃至2.0Torrの圧力と、200乃至2000sccmのNH3流
量と、350乃至700℃の温度条件で実施されることを特徴
とする請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項９】前記N2Oプラズマ処理は100乃至500Wの電力
と、0.5乃至2.0Torrの圧力と、200乃至2000sccmのN2O
流量と、200乃至2000sccmのN2流量と、350乃至700℃の
温度条件で実施されることを特徴とする請求項１記載の
半導体素子のキャパシタ製造方法。 - 【請求項１０】前記BST誘電膜は、化学気相蒸着法で150
〜500Åの厚さで蒸着することを特徴とする請求項１記
載の半導体素子のキャパシタ製造方法。 - 【請求項１１】前記急速熱処理は、酸素と窒素の混合ガ
スまたは酸素とアルゴンの混合ガスを使用して500乃至7
50℃温度の範囲で10乃至180秒の間実施することを特徴
とする請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項１２】前記上部電極は、スパッタリング法や化
学気相蒸着法でRu、Ir、またはPtを150乃至500Åの厚さ
で蒸着して形成されることを特徴とする請求項１記載の
半導体素子のキャパシタ製造方法。 - 【請求項１３】前記熱処理は、酸素と窒素の混合ガスま
たは酸素とアルゴンの混合ガスを使用して400乃至800℃
温度で1乃至30分の間実施することを特徴とする請求項
１記載の半導体素子のキャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0062025A KR100376266B1 (ko) | 2000-10-20 | 2000-10-20 | 반도체 소자의 캐패시터 제조 방법 |
| KR2000-62025 | 2000-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002141424A true JP2002141424A (ja) | 2002-05-17 |
| JP3876144B2 JP3876144B2 (ja) | 2007-01-31 |
Family
ID=19694665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001322067A Expired - Fee Related JP3876144B2 (ja) | 2000-10-20 | 2001-10-19 | 半導体素子のキャパシタ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6797583B2 (ja) |
| JP (1) | JP3876144B2 (ja) |
| KR (1) | KR100376266B1 (ja) |
| TW (1) | TW522552B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100338745C (zh) * | 2003-12-19 | 2007-09-19 | 茂德科技股份有限公司 | 电容介电层结构及其制造方法 |
| KR100843940B1 (ko) * | 2002-06-29 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100849078B1 (ko) * | 2002-06-21 | 2008-07-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 메탈 인슐레이터 메탈 캐패시터 형성 방법 |
| US7763922B2 (en) | 2004-10-27 | 2010-07-27 | Panasonic Corporation | Semiconductor memory and method for manufacturing the same |
| US7795662B2 (en) | 2006-08-22 | 2010-09-14 | Panasonic Corporation | Semiconductor memory device and method for fabricating same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001882A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 루테늄막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법 |
| JP4470144B2 (ja) * | 2003-03-19 | 2010-06-02 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
| US7115530B2 (en) * | 2003-12-03 | 2006-10-03 | Texas Instruments Incorporated | Top surface roughness reduction of high-k dielectric materials using plasma based processes |
| KR100900228B1 (ko) | 2006-12-14 | 2009-05-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR100881728B1 (ko) * | 2007-05-04 | 2009-02-06 | 주식회사 하이닉스반도체 | 루테늄전극을 구비한 반도체소자 및 그 제조 방법 |
| US9478637B2 (en) * | 2009-07-15 | 2016-10-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scaling EOT by eliminating interfacial layers from high-K/metal gates of MOS devices |
| US20190229053A1 (en) * | 2018-01-22 | 2019-07-25 | United Microelectronics Corp. | Metal-insulator-metal capacitor structure and manufacturing method thereof |
| CN110571189B (zh) * | 2018-06-05 | 2022-04-29 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞及其形成方法、集成电路 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294420B1 (en) * | 1997-01-31 | 2001-09-25 | Texas Instruments Incorporated | Integrated circuit capacitor |
| KR100269314B1 (ko) * | 1997-02-17 | 2000-10-16 | 윤종용 | 플라즈마처리를이용한반도체장치의커패시터제조방법 |
| JP3749776B2 (ja) * | 1997-02-28 | 2006-03-01 | 株式会社東芝 | 半導体装置 |
| TW421858B (en) * | 1997-06-30 | 2001-02-11 | Texas Instruments Inc | Integrated circuit capacitor and memory |
| KR100282431B1 (ko) * | 1997-11-14 | 2001-03-02 | 김영환 | 반도체 소자의 커패시터 및 그 형성방법 |
| US6344413B1 (en) * | 1997-12-22 | 2002-02-05 | Motorola Inc. | Method for forming a semiconductor device |
| JPH11205898A (ja) * | 1998-01-16 | 1999-07-30 | Mitsubishi Electric Corp | 誘電体薄膜素子用電極およびその製造方法とそれを用いた超音波振動子 |
| JPH11220104A (ja) * | 1998-01-30 | 1999-08-10 | Toshiba Corp | 半導体装置の製造方法 |
| US6143605A (en) * | 1998-03-12 | 2000-11-07 | Worldwide Semiconductor Manufacturing Corporation | Method for making a DRAM capacitor using a double layer of insitu doped polysilicon and undoped amorphous polysilicon with HSG polysilicon |
| JPH11354751A (ja) * | 1998-06-04 | 1999-12-24 | Toshiba Corp | 半導体装置，半導体装置の製造方法および半導体製造装置 |
| KR100319888B1 (ko) * | 1998-06-16 | 2002-01-10 | 윤종용 | 선택적 금속층 형성방법, 이를 이용한 커패시터 형성 및 콘택홀 매립방법 |
| KR100269331B1 (ko) * | 1998-07-06 | 2000-10-16 | 윤종용 | 고유전체막을 구비하는 커패시터 형성방법 |
| US6284655B1 (en) * | 1998-09-03 | 2001-09-04 | Micron Technology, Inc. | Method for producing low carbon/oxygen conductive layers |
| US6207522B1 (en) * | 1998-11-23 | 2001-03-27 | Microcoating Technologies | Formation of thin film capacitors |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| JP3530416B2 (ja) * | 1999-04-21 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ装置の製造方法 |
| US6265262B1 (en) * | 1999-06-02 | 2001-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100386447B1 (ko) * | 1999-12-23 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체장치의 커패시터 제조방법 |
| US6417537B1 (en) * | 2000-01-18 | 2002-07-09 | Micron Technology, Inc. | Metal oxynitride capacitor barrier layer |
| JP2002076293A (ja) * | 2000-09-01 | 2002-03-15 | Matsushita Electric Ind Co Ltd | キャパシタ及び半導体装置の製造方法 |
| KR100417855B1 (ko) * | 2001-04-30 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 및 그 제조방법 |
| US6677254B2 (en) * | 2001-07-23 | 2004-01-13 | Applied Materials, Inc. | Processes for making a barrier between a dielectric and a conductor and products produced therefrom |
-
2000
- 2000-10-20 KR KR10-2000-0062025A patent/KR100376266B1/ko not_active IP Right Cessation
-
2001
- 2001-10-17 TW TW090125657A patent/TW522552B/zh not_active IP Right Cessation
- 2001-10-19 JP JP2001322067A patent/JP3876144B2/ja not_active Expired - Fee Related
- 2001-10-19 US US09/982,023 patent/US6797583B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849078B1 (ko) * | 2002-06-21 | 2008-07-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 메탈 인슐레이터 메탈 캐패시터 형성 방법 |
| KR100843940B1 (ko) * | 2002-06-29 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| CN100338745C (zh) * | 2003-12-19 | 2007-09-19 | 茂德科技股份有限公司 | 电容介电层结构及其制造方法 |
| US7763922B2 (en) | 2004-10-27 | 2010-07-27 | Panasonic Corporation | Semiconductor memory and method for manufacturing the same |
| US7795662B2 (en) | 2006-08-22 | 2010-09-14 | Panasonic Corporation | Semiconductor memory device and method for fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW522552B (en) | 2003-03-01 |
| JP3876144B2 (ja) | 2007-01-31 |
| US6797583B2 (en) | 2004-09-28 |
| KR100376266B1 (ko) | 2003-03-17 |
| US20020048878A1 (en) | 2002-04-25 |
| KR20020031528A (ko) | 2002-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5733816A (en) | Method for depositing a tungsten layer on silicon | |
| US6538272B2 (en) | Semiconductor storage device and method of producing same | |
| KR100505680B1 (ko) | 루테늄층을 갖는 반도체 메모리 소자의 제조방법 및루테늄층제조장치 | |
| JPH1117153A (ja) | 半導体素子のキャパシタ形成方法 | |
| JP3876144B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JP2000058878A (ja) | 半導体素子のキャパシタ及びその製造方法 | |
| KR20020083772A (ko) | 반도체소자의 캐패시터 및 그 제조방법 | |
| JP4406784B2 (ja) | 半導体メモリ素子のキャパシタの製造方法 | |
| US6559000B2 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| JP3466174B2 (ja) | 半導体装置およびその製造方法 | |
| JP4771589B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JP4223248B2 (ja) | 半導体素子の誘電膜形成方法 | |
| JP4071029B2 (ja) | 半導体素子の配線形成方法 | |
| KR100408726B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100827521B1 (ko) | 반도체 소자의 캐패시터 및 그의 제조 방법 | |
| KR100353540B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100440073B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR20030003353A (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR100476374B1 (ko) | 반도체소자 제조 방법 | |
| JP4357146B2 (ja) | 酸化物誘電体膜の成膜方法及び半導体装置の製造方法 | |
| KR20000043578A (ko) | 캐패시터 제조방법 | |
| KR100321688B1 (ko) | 캐패시터 형성 방법 | |
| KR100646921B1 (ko) | 커패시터 제조 방법 | |
| JP4106513B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| KR20010113320A (ko) | 반도체 소자의 커패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040407 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060711 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061030 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |