KR100900228B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000003860 storage Methods 0.000 claims abstract description 72
- 239000010410 layer Substances 0.000 claims abstract description 57
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 42
- 239000010937 tungsten Substances 0.000 claims abstract description 42
- -1 tungsten nitride Chemical class 0.000 claims abstract description 42
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 30
- 239000000126 substance Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000001039 wet etching Methods 0.000 claims description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 13
- 229910008484 TiSi Inorganic materials 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000004151 rapid thermal annealing Methods 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 7
- 230000035515 penetration Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 230000000149 penetrating effect Effects 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
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- Engineering & Computer Science (AREA)
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Abstract
반도체 소자는, 반도체 기판 상에 형성되며, 콘택홀을 구비한 층간절연막; 상기 콘택홀 내에 매립된 스토리지 노드 콘택플러그; 상기 스토리지 노드 콘택플러그를 포함한 층간절연막 상에 형성되며, 상기 스토리지 노드 콘택플러그를 노출시킴과 아울러 스토리지 노드 형성 영역을 한정하는 홀이 구비된 몰드절연막; 및 상기 몰드절연막의 홀 표면에 스토리지 노드 콘택플러그와 연결되도록 형성된 스토리지 노드;를 포함하는 반도체 소자에 있어서, 상기 스토리지 노드 콘택플러그는, 상기 콘택홀 내에 차례로 매립된 도전막과 오믹콘택막 및 텅스텐질화막과 텅스텐질산화막의 이중막으로 이루어진 식각보호막으로 구성된다.
Description
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도.
도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 반도체 기판 110, 210 : 층간절연막
HC : 콘택홀 112, 212 : 폴리실리콘막
114, 214 : 오믹콘택막 116, 216 : WNx막
118, 218 : WONx막 120, 220 : 스토리지 노드 콘택플러그
122, 222 : SiN막 124, 224 : 몰드절연막
H : 홀 130, 230 : 스토리지 노드
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 실린더형 스토리지 노드를 형성함에 있어서 몰드절연막 제거를 위한 습식 식각시 스토리지 노드 콘택플러그로의 습식 케미컬 침투를 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 이에 따라, 소자의 리프레쉬 시간(refresh time)이 단축되고 소프트 에러(soft error)가 발생한다는 문제점들이 야기되고 있고, 이러한 문제를 방지하기 위해, 높은 충전용량을 갖고 누설전류 발생이 적은 캐패시터의 개발이 지속적으로 요구되고 있다.
주지된 바와 같이, 캐패시터의 충전용량은 전극의 표면적 및 유전체의 유전상수에 비례하고, 전극간 거리에 해당하는 유전막의 두께에 반비례한다. 그러므로, 소망하는 충전용량을 확보하기 위해서는 전극의 표면적을 최대한 확보할 수 있는 구조로 캐패시터를 형성하고 그 높이를 최대한 높여주어야 하며, 아울러 유전상수가 큰 유전막을 사용하고 그 두께를 얇게 만들어야 한다.
이에 따라, 전극의 안쪽 벽면 뿐만 아니라 바깥쪽 벽면을 함께 이용하여 전극 표면적을 증가시킨 실린더(cylinder) 구조의 캐패시터가 적용되고 있고, 아울러, 종래의 유전상수 값이 큰 HfO2, Al2O3, ZrO3 및 Ta2O5 등과 같은 고유전물질을 유전막으로 적용하며 전극물질로서 폴리실리콘막 대비 내산화성이 우수한 질화물계 금속물질을 적용한 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 제안되었다.
상기 질화물계 금속물질로는 주로 TiN 물질이 적용되고 있는데, 상기 TiN 물 질과 같은 질화물계 금속물질을 전극물질로 적용하면 종래의 폴리실리콘막에 비해 유전막의 유효 두께를 감소시킬 수 있기 때문에 고집적 메모리 소자에서 요구하는 높은 충전용량을 갖는 캐패시터를 구현할 수 있다.
그러나, 전술한 TiN 물질을 전극물질로 적용하는 종래 기술의 경우, TiN막은 스토리지 노드용 콘택홀의 높은 종횡비 때문에 통상 TiCl4를 소오스 가스로 사용하는 CVD(Chemical Vaporization Deposition) 방식으로 형성되는데, 이때, TiN막은 입자가 주상 구조(columnar structure)로 성장되어 치밀하지 못한 결정입계(Grain Boundary)를 가지므로, 캐패시터 형성시 요구되는 몰드절연막의 습식 식각시 습식 케미컬이 쉽게 침투하여 스토리지 노드 콘택플러그가 어택(attack)을 받게 된다.
즉, 상기한 습식 식각 공정이 진행되는 동안, 습식 케미컬이 스토리지 노드 물질인 TiN막의 치밀하지 못한 결정입계를 뚫고 들어가 그 아래에 위치한 오빅콘택막(TiSi2막)을 식각함은 물론 폴리실리콘막 재질의 스토리지 노드 콘택플러그까지 식각해 버림으로써 보이드(void)가 발생하게 되며, 상기 보이드로 인해 전기적 흐름이 방해되어 콘택 저항이 증가되어 소자 특성이 저하된다.
이러한 보이드는 단위 셀 영역 내에 제한적으로 발생할 수도 있지만, 통상 웨이퍼 전반에 걸쳐 발생할 가능성이 크고, 또한 결과적으로 디램 동작의 불량으로 이어지기 때문에 제조 수율을 크게 떨어뜨리는 요인이 된다.
따라서, 본 발명은 실린더형 스토리지 노드를 형성함에 있어서의 몰드절연막 제거를 위한 습식 식각시 전극 하부 구조로의 습식 케미컬 침투를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기 습식 케미컬 침투에 기인하는 전극 하부 구조의 보이드 발생을 방지하여 소자 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
일 실시예에 있어서, 반도체 소자는, 반도체 기판 상에 형성되며, 콘택홀을 구비한 층간절연막; 상기 콘택홀 내에 매립된 스토리지 노드 콘택플러그; 상기 스토리지 노드 콘택플러그를 포함한 층간절연막 상에 형성되며, 상기 스토리지 노드 콘택플러그를 노출시킴과 아울러 스토리지 노드 형성 영역을 한정하는 홀이 구비된 몰드절연막; 및 상기 몰드절연막의 홀 표면에 스토리지 노드 콘택플러그와 연결되도록 형성된 스토리지 노드;를 포함하는 반도체 소자에 있어서, 상기 스토리지 노드 콘택플러그는, 상기 콘택홀 내에 차례로 매립된 도전막과 오믹콘택막 및 텅스텐질화막과 텅스텐질산화막의 이중막으로 이루어진 식각보호막으로 구성된다.
상기 도전막은 폴리실리콘막이며, 상기 오믹콘택막은 TiSi2막이다.
상기 텅스텐질화막은 WNx막(0.1≤x≤0.5)이며, 상기 텅스텐질산화막은 WONx막(0.1≤x≤0.5)이다.
상기 스토리지 노드는 TiN막으로 이루어진다.
상기 텅스텐질화막은 500∼3000Å의 두께를 갖는다.
상기 텅스텐질산화막은 10∼30Å의 두께를 갖는다.
다른 실시예에 있어서, 반도체 소자의 제조방법은, 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계; 상기 콘택홀 내에 상기 콘택홀을 매립하지 않도록 도전막을 형성하는 단계; 상기 도전막의 표면에 오믹콘택막을 형성하는 단계; 상기 오믹콘택막 상에 텅스텐질화막을 형성하는 단계; 및 상기 텅스텐질화막의 표면에 텅스텐질산화막을 형성하는 단계; 상기 텅스텐질산화막을 포함한 층간절연막 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 텅스텐질산화막을 노출시킴과 아울러 스토리지 노드 형성 영역을 한정하는 홀을 형성하는 단계; 및 상기 홀 표면 상에 스토리지 노드를 형성하는 단계;를 포함한다.
상기 도전막은 폴리실리콘막으로 형성한다.
상기 도전막을 형성하는 단계는, 상기 콘택홀을 매립하도록 도전막을 증착하는 단계; 및 상기 도전막을 에치백하여 상기 콘택홀 내부에서 상기 도전막의 상단부를 리세스시키는 단계;를 포함한다.
상기 오믹콘택막은 TiSi2막으로 형성한다.
상기 텅스텐질화막은 WNx막(0.1≤x≤0.5)으로 형성한다.
상기 텅스텐질화막을 형성하는 단계는, 상기 콘택홀을 완전히 매립하도록 기판 결과물 상에 텅스텐질화막을 증착하는 단계; 및 상기 텅스텐질화막을 상기 층간절연막이 노출되도록 에치백, 또는, CMP(Chemical Mechanical Polishing)하는 단계;를 포함한다.
상기 텅스텐질화막은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 방식 중 어느 하나의 방식을 통해 500∼3000Å의 두께로 매립한다.
상기 텅스텐질산화막은 WONx막(0.1≤x≤0.5)으로 형성한다.
상기 텅스텐질산화막은 상기 텅스텐질화막의 표면을 산소 분위기에서 열처리해서 형성한다.
상기 열처리는 400∼700℃의 온도에서 10∼60분 동안 수행한다.
상기 열처리는 O2 또는 O3 분위기에서 급속 열처리(Rapid Thermal Annealing : RTA) 방식으로 수행한다.
상기 텅스텐질산화막은 10∼30Å의 두께로 형성한다.
상기 스토리지 노드는 TiN막으로 형성한다.
상기 홀 표면 상에 스토리지 노드를 형성하는 단계 후, 상기 몰드절연막을 습식 식각을 통해 제거하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 스토리지 노드 콘택플러그를 기존의 폴리실리콘막과 오믹콘택막(TiSi2막)의 적층막 구조 대신 폴리실리콘막과 오믹콘택막(TiSi2막) 및 WNx막(0.1≤x≤0.5)와 WONx막(0.1≤x≤0.5)의 이중막으로 이루어진 식각보호막으로 이루어진 적층막 구조로 형성한 다음, 상기 스토리지 노드 콘택플러그와 연결되도록 실린더형의 스토리지 노드를 형성한다.
이렇게 하면, WNx막(0.1≤x≤0.5) 표면에 형성된 WONx막(0.1≤x≤0.5)으로 인해 상기 WNx막(0.1≤x≤0.5)의 표면이 산소로 충진되어 습식 케미컬에 대한 저항성이 증가하므로, 후속 몰드절연막을 제거하기 위한 습식 식각시 상기 스토리지 노드 콘택플러그로 습식 케미컬이 침투하는 것을 방지할 수 있다.
따라서, 본 발명은 상기 습식 케미컬의 침투로 인해 스토리지 노드 콘택플러그에 보이드가 발생되는 것을 방지할 수 있으므로 콘택 저항을 개선할 수 있으며, 또한, 소자 특성 및 제조 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 반도체 소자는 반도체 기판(100) 상에 형성되며, 콘택홀(HC)을 구비한 층간절연막(110), 상기 콘택홀(HC) 내에 매립된 스토리지 노드 콘택플러그(120), 상기 스토리지 노드 콘택플러그(120)를 포함한 층간절연막(110) 상에 형성되며, 상기 스토리지 노드 콘택플러그(120)를 노출시킴과 아울러 스토리지 노드 형성 영역을 한정하는 홀(H)이 구비된 몰드절연막(124), 및 상기 몰드절연막(124)의 홀(H) 표면에 스토리지 노드 콘택플러그(120)와 연결되도록 형성된 TiN의 스토리지 노드(130)로 구성된다.
상기 스토리지 노드 콘택플러그(120)는, 상기 콘택홀(HC) 내에 차례로 매립된 폴리실리콘막(112)과 TiSi2의 오믹콘택막(114) 및 WNx막(0.1≤x≤0.5)(116)과 WONx막(0.1≤x≤0.5)(118)의 이중막으로 이루어진 식각보호막으로 구성되며, 상기 WNx막(0.1≤x≤0.5)(116)은 500∼3000Å 정도의 두께를, 그리고, 상기 WONx막(0.1≤x≤0.5)(118)은 10∼30Å 정도의 두께를 갖는다.
여기서, 본 발명은 상기 스토리지 노드 콘택플러그(120) 상부에 산소로 충진된 WNx막(0.1≤x≤0.5)(116)과 WONx막(0.1≤x≤0.5)(118)의 이중막으로 이루어진 식각보호막을 형성함으로써, 후속 몰드절연막을 제거하기 위한 습식 식각시 습식 케미컬이 스토리지 노드 콘택플러그(120)로 침투하는 것을 방지할 수 있다.
도 1의 미설명된 도면부호 122는 SiN막을 나타낸다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부구조물이 형성된 반도체 기판(200) 상에 상기 하부구조물을 덮도록 층간절연막(210)을 증착한다. 그 다음, 상기 층간절연막(210)을 식각하여 스토리지 노드 콘택플러그용 콘택홀(HC)을 형성한다.
도 2b를 참조하면, 상기 스토리지 노드 콘택플러그용 콘택홀(HC)이 형성된 기판(200) 결과물 상에 콘택홀(HC)을 완전히 매립하도록 폴리실리콘막(212)을 증착한 후, 상기 폴리실리콘막(212)을 에치백(Etch Back)하여 콘택홀(HC) 내부에서 상기 폴리실리콘막(212)의 상단부를 리세스시킨다. 상기 에치백 공정은 건식, 또는, 습식 식각 방식으로 수행한다.
도 2c를 참조하면, 상기 리세스된 폴리실리콘막(212)의 표면에 TiSi2의 오믹콘택막(214)를 형성한다. 이때, 상기 오믹콘택막(214)은 콘택홀(HC)을 완전히 매립시키지 않는 두께로 형성한다.
도 2d를 참조하면, 상기 오믹콘택막(214)을 포함한 기판(200) 결과물 상에 상기 콘택홀(HC)을 매립하도록 WNx막(0.1≤x≤0.5)(216)을 증착한다. 이때, 상기 WNx막(0.1≤x≤0.5)(216)은 PVD나 CVD, 또는, ALD 방식 중 어느 하나의 방식을 통해 500∼3000Å 정도의 두께로 형성한다. 다음으로, 상기 WNx막(0.1≤x≤0.5)(216)을 상기 층간절연막(210)이 노출될때까지 평탄화시킨다. 상기 평탄화는 에치백이나 CMP 방식으로 수행한다.
도 2e를 참조하면, 상기 WNx막(0.1≤x≤0.5)(216)이 평탄화된 기판(200) 결과물을 O2 또는 O3 분위기에서 열처리해서 WNx막(0.1≤x≤0.5)(216)의 표면을 WONx막(0.1≤x≤0.5)(218)으로 전환시켜, WNx막(0.1≤x≤0.5)(216)과 WONx막(0.1≤x≤0.5)(218)의 이중막으로 이루어진 식각보호막을 형성하여 콘택홀(HC) 내에 스토리지 노드 콘택플러그(220)를 형성한다.
상기 열처리는 400∼700℃ 정도의 온도에서 10∼60분 정도 동안 급속열처리(Rapid Thermal Annealing : RTA) 방식으로 수행하며, 상기 열처리를 통해 WNx막(0.1≤x≤0.5)(216)의 표면 상에 10∼30Å 정도 두께의 WONx막(0.1≤x≤0.5)(218)이 형성된다.
그 결과, 본 발명의 스토리지 노드 콘택플러그(220)는 폴리실리콘막(212)과 오믹콘택막(214) 및 WNx막(0.1≤x≤0.5)(216)과 WONx막(0.1≤x≤0.5)(218)의 이중막으로 이루어진 식각보호막으로 구성되며, 상기 식각보호막은 후속 몰드절연막을 제거하기 위한 습식 식각시 습식 케미컬이 스토리지 노드 콘택플러그(220)로 침투하는 것을 방지하는 역할을 한다.
즉, 상기 WNx막(0.1≤x≤0.5)(216) 표면에 형성된 WONx막(0.1≤x≤0.5)(218)으로 인해 상기 WNx막(0.1≤x≤0.5)(216) 표면이 산소로 충진되어 습식 케미컬에 대한 저항성이 증가하므로, 후속 몰드절연막을 제거하기 위한 습식 식각시 상기 스토리지 노드 콘택플러그(220)로 습식 케미컬이 침투하는 것을 방지할 수 있다.
따라서, 본 발명은 상기 습식 케미컬의 침투로 인해 스토리지 노드 콘택플러그(220)에 보이드가 발생되는 것을 방지할 수 있으므로 콘택 저항을 개선할 수 있으며, 이를 통해, 소자 특성 및 제조 수율을 향상시킬 수 있다.
도 2f를 참조하면, 상기 스토리지 노드 콘택플러그(220)를 포함한 층간절연막(210) 전면 상에 SiN막(222)과 몰드절연막(224)을 차례로 증착한다. 상기 몰드절연막(224)은 실린더형 스토리지 노드를 위한 형성틀로서 작용한다.
도 2g를 참조하면, 상기 몰드절연막(224)과 SiN막(222)을 식각하여 스토리지 노드 콘택플러그(220)를 노출시킴과 아울러 스토리지 노드 형성 영역을 한정하는 홀(H)을 형성한다.
도 2h를 참조하면, 상기 홀(H) 내의 표면을 포함한 몰드절연막(224) 상에 CVD 방식을 통해 스토리지 노드용 TiN막을 증착한 후, 상기 TiN막을 상기 몰드절연막(224)이 노출될때까지 에치백, 또는, CMP하여 상기 스토리지 노드 콘택플러그(220)와 연결되도록 TiN의 스토리지 노드(230)을 형성한다.
이후, 도시하지는 않았으나 상기 몰드절연막을 제거하기 위한 습식 식각 공정을 포함한 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 반도체 기판과 스토리지 노드 간을 전기적으로 연결시키는 반도체 소자의 스토리지 노드 콘택플러그를 폴리실리콘막과 TiSi2의 오믹콘택막 및 WNx막(0.1≤x≤0.5)와 WONx막(0.1≤x≤0.5)의 이중막으로 이루어진 식각보호막으로 구성함으로써, 후속 습식 식각시 습식 케미컬이 스토리지 노드 콘택플러그로 침투하는 것을 방지할 수 있으며, 이를 통해, 상기 습식 케미컬 침투에 기인하는 전극 하부 구조의 보이드 발생을 방지하여 소자 특성 및 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 실린더형 스토리지 노드의 형성방법에 있어서, 몰드절연막 제거를 위한 습식 식각시 습식 케미컬이 스토리지 노드 콘택플러그로 침투하여 보이드가 발생하는 것을 방지할 수 있으며, 이를 통해, 소자 특성 및 제조 수율을 향상시킬 수 있다.
Claims (20)
- 반도체 기판 상에 형성되며, 콘택홀을 구비한 층간절연막;상기 콘택홀 내에 매립된 스토리지 노드 콘택플러그;상기 스토리지 노드 콘택플러그를 포함한 층간절연막 상에 형성되며, 상기 스토리지 노드 콘택플러그를 노출시킴과 아울러 스토리지 노드 형성 영역을 한정하는 홀이 구비된 몰드절연막; 및상기 몰드절연막의 홀 표면에 스토리지 노드 콘택플러그와 연결되도록 형성된 스토리지 노드;를 포함하는 반도체 소자에 있어서,상기 스토리지 노드 콘택플러그는,상기 콘택홀 내에 차례로 매립된 도전막과 오믹콘택막 및 텅스텐질화막과 텅스텐질산화막의 이중막으로 이루어진 식각보호막으로 구성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 도전막은 폴리실리콘막이며, 상기 오믹콘택막은 TiSi2막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 텅스텐질화막은 WNx막(0.1≤x≤0.5)이며, 상기 텅스텐질산화막은 WONx막(0.1≤x≤0.5)인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 스토리지 노드는 TiN막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 텅스텐질화막은 500∼3000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 텅스텐질산화막은 10∼30Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계;상기 콘택홀 내에 상기 콘택홀을 매립하지 않도록 도전막을 형성하는 단계;상기 도전막의 표면에 오믹콘택막을 형성하는 단계;상기 오믹콘택막 상에 텅스텐질화막을 형성하는 단계; 및상기 텅스텐질화막의 표면에 텅스텐질산화막을 형성하는 단계;상기 텅스텐질산화막을 포함한 층간절연막 상에 몰드절연막을 형성하는 단계;상기 몰드절연막을 식각하여 텅스텐질산화막을 노출시킴과 아울러 스토리지 노드 형성 영역을 한정하는 홀을 형성하는 단계; 및상기 홀 표면 상에 스토리지 노드를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 도전막을 형성하는 단계는,상기 콘택홀을 매립하도록 도전막을 증착하는 단계; 및상기 도전막을 에치백하여 상기 콘택홀 내부에서 상기 도전막의 상단부를 리세스시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 오믹콘택막은 TiSi2막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 텅스텐질화막은 WNx막(0.1≤x≤0.5)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 텅스텐질화막을 형성하는 단계는,상기 콘택홀을 완전히 매립하도록 기판 결과물 상에 텅스텐질화막을 증착하는 단계; 및상기 텅스텐질화막을 상기 층간절연막이 노출되도록 에치백, 또는, CMP(Chemical Mechanical Polishing)하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 텅스텐질화막은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 방식 중 어느 하나의 방식을 통해 500∼3000Å의 두께로 매립하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 텅스텐질산화막은 WONx막(0.1≤x≤0.5)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 텅스텐질산화막은 상기 텅스텐질화막의 표면을 산소 분위기에서 열처리해서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 열처리는 400∼700℃의 온도에서 10∼60분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 열처리는 O2 또는 O3 분위기에서 급속 열처리(Rapid Thermal Annealing : RTA) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 텅스텐질산화막은 10∼30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 스토리지 노드는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 홀 표면 상에 스토리지 노드를 형성하는 단계 후,상기 몰드절연막을 습식 식각을 통해 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060128133A KR100900228B1 (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자 및 그의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060128133A KR100900228B1 (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자 및 그의 제조방법 |
Publications (2)
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Family
ID=39802022
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| KR1020060128133A KR100900228B1 (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자 및 그의 제조방법 |
Country Status (1)
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| KR (1) | KR100900228B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20060076453A (ko) | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 엠아이엠 캐패시터의 플러그 형성방법 |
-
2006
- 2006-12-14 KR KR1020060128133A patent/KR100900228B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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