KR100634855B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 층간 절연막, 접점 플러그, 장벽막, 제1 전극, 캐패시터 절연막 및 제2 전극을 포함한다. 층간 절연막은 반도체 기판 위에 배치된다. 접점 플러그는 층간 절연막을 관통하여 연장하며, 도전성 재료로 형성된다. 장벽막은 접점 플러그의 상부면 위에 텅스텐계 재료로 형성된다. 제1 전극은 장벽막을 매개로 하여 접점 플러그에 접속되며 금속 재료로 층간 절연막 위에 형성된다. 캐패시터 절연막은 절연 금속 산화물로 제1 전극 위에 형성된다. 제2 전극은 캐패시터 절연막에 의하여 절연되며 제1 전극의 표면 위에 형성된다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
도 1a 내지 1k는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 보여주는 단면도.
도 2a 내지 도 2f는 각각 본 발명의 제2 실시예에 따른 공정을 보여주는 단면도.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 보여주는 개략적인 단면도.
도 4a 및 4b는 본 발명의 제3 실시예를 보여주는 단면도.
도 5a 내지 도 5f는 도 4a 및 4b의 장벽막을 보여주는 단면도.
도 6a 내지 도 6m은 각기 도 4a의 반도체 장치를 제조하는 공정을 보여주는 단면도.
도 7a 내지 도 7c는 각기 도 4b의 반도체 장치를 제조하는 공정을 보여주는 단면도.
도 8a 및 8b는 W 플러그를 사용하는 변형예를 보여주는 단면도.
도 9a 내지 도 9k는 각기 본 발명의 제4 실시예에 따른 반도체 장치를 제조하는 공정을 보여주는 단면도.
도 10은 종래의 반도체 장치의 구조를 보여주는 개략적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 901 : 반도체 기판
106, 109, 906, 909 : 층간 절연막
110, 181, 410, 420, 910 : 접점 플러그
110a, 110b, 412, 416, 910a : 장벽막
111, 413, 417 : 저장 전극(제1 전극)
112, 412, 418 : 캐패시터 절연막
113, 415, 419 : 플레이트 전극(제2 전극)
본 발명은 유전체막과 같은 금속 산화물막을 사용하는 캐패시터를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
집적회로의 집적도가 상승됨에 따라 하나의 트랜지스터와 하나의 캐패시터로 구성되는 DRAM(동적 랜덤 액세스 메모리) 내의 메모리 셀 영역을 감소시킴으로써 기억 용량을 증대시키는 것이 요청되어 왔다. 이러한 요청을 충족시키기 위하여, 캐패시터를 형성하는 유전체막으로 높은 유전율을 갖는 탄탈륨 산화물(Ta2O5)과 같은 재료를 사용함으로써 메모리 셀의 면적을 증대시키지 않고 용량을 향상시키는 방법이 제안되어 있다.
높은 유전율을 갖는 재료, 예컨대 탄탈륨 산화물이 유전체막으로 사용되는 경우, 탄탈륨 산화물막을 형성하고 어닐링이나 플라스마 처리와 같은 후처리 공정을 행함으로써 원하는 유전율을 얻는다. 이때, 후처리 공정은 일반적으로 산화물로서의 유전체 재료로부터 산소가 빠져나가는 것을 방지하기 위하여 산소 함유 분위기 중에서 행해진다. 이러한 이유 때문에, 저장 전극으로 사용되는 텅스텐 또는 티타늄 질화물이 산화된다. 산화되기가 어렵거나, 산화되더라도 도전성을 나타내는 금, 백금 또는 루테늄과 같은 금속 재료가 사용된다.
그러한 유전체막을 사용하는 DRAM을 적층형 메모리 셀을 예로 들어서 설명하겠다.
도 10에 도시되어 있는 바와 같이, 반도체 기판(1001) 위에는 소자 고립 영역(1002)에 의하여 획정된 영역에 게이트 절연막(1003)을 매개로 게이트 전극(1004)이 형성된다. 반도체 기판(1001) 위의 게이트 전극(1004)의 두 개의 측부에는, 마스크로서 게이트 전극(1004)을 사용하는 이온 주입법에 의하여 불순물 영역을 형성함에 의하여 소스 영역(1005a)과 드레인 영역(1005b)이 형성된다. 게이트 전극(1004), 게이트 절연막(1003), 소스 영역(1005a) 및 드레인 영역(1005b)은 하나의 트랜지스터(TR)를 구성한다.
반도체 기판(1001)의 전체 영역의 게이트 전극(1004) 위에는 층간 절연막(106)이 형성된다. 반도체 기판(1001)에 형성된 드레인 영역(1005b)에 접속되는 접점 플러그(1007)가 층간 절연막(1006)의 예정된 위치에 형성된다. 접점 플러그(1007)에 접속되는 비트 라인(1008)이 형성된다.
비트 라인(1008)을 비롯하여 층간 절연막(1006) 위에는 층간 절연막(1009)이 형성된다. 반도체 기판(1001)에 형성된 소스 영역(1005a)에 접속되는 접점 플러그(1010)가 층간 절연막(1009, 1006)을 관통하여 형성된다.
접점 플러그(1010) 위에는 적층된 루테늄재 저장 전극(1011)이 형성된다.
저장 전극(1011) 위에는 캐패시터 절연막(1012)이 형성되어 그 저장 전극을 피복하며, 캐패시터 절연막(1012) 위에는 플레이트 전극(1013)이 형성된다.
이러한 구조에 있어서, 게이트 전극(1004)을 갖는 트랜지스터(TR), 저장 전극(1011)으로 형성된 캐패시터, 캐패시터 절연막(1012) 및 트랜지스터에 접속된 플레이트 전극(1013)에 의하여 하나의 메모리셀이 구성된다.
플레이트 전극(1013)을 비롯하여 층간 절연막(1009) 위에는 절연체로 형성된 층간 절연막(1014)이 형성된다. 도시되어 있지는 않지만 비트라인(1008) 및 플레이트 전극(1013)에 접속되는 중간 접속층이 층간 절연막(1014) 위에 형성된다.
이러한 반도체 장치에 있어서, 실리콘 기판에 접속되는 접점 플러그는 일반적으로 내열성의 도핑된 폴리실리콘 또는 텅스텐과 같은 내화 금속을 사용한다.
종래의 구조에 있어서는, 소정의 유전율을 얻기 위하여 캐패시터 절연막 형성 후, 산소 분위기 중에서 고온 처리 공정이 행해진다.
산소 분위기 중에서의 고온 처리 공정에 있어서, 산소는 용이하게 루테늄 저장 전극을 통해서 침투한다. 이는 접점 플러그의 표면을 산화시키고, 저장 전극과 접점 플러그 사이의 계면에 캐패시턴스를 형성하며, 저항을 상승시킨다.
본 발명의 주목적은 접점 플러그가 금속 산화물로 제조된 캐패시터 절연막을 갖는 캐패시터의 저장 전극에 낮은 저항으로 접속되는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명자들은 캐패시터를 구성하는 전극과 이 전극에 접속된 트랜지스터의 접점 플러그 사이에 장벽막을 채용하고, 이 장벽막에 텅스텐계 재료를 사용한다.
상기 목적을 달성하기 위하여, 본 발명의 한 가지 양태에 따르면, 반도체 기판 위에 형성된 층간 절연막, 이 층간 절연막을 관통하여 연장하고 도전성 재료로 형성되는 접점 플러그, 텅스텐계 재료로 상기 접점 플러그의 상부면 위에 형성되는 장벽막, 장벽막을 매개로 접점 플러그에 접속되고 금속 재료로 상기 층간 절연막 위에 형성되는 제1 전극, 절연 금속 산화물로 상기 제1 전극 위에 형성되는 캐패시터 절연막, 그리고 상기 캐패시터 절연막에 의하여 절연되며 제1 전극의 표면 위에 형성되는 제2 전극을 포함하는 반도체 장치가 제공된다.
이하, 본 발명의 바람직한 실시예를 설명하겠다.
(제1 실시예)
도 1a 내지 도 1k를 참고로, 본 발명의 제1 실시예를 설명하겠다. 적층형 메모리셀이 예시될 것이다.
도 1a에 도시된 바와 같이, 실리콘 기판(101) 위의 소자 고립 영역(102)에 의하여 획정된 영역에는 게이트 절연막(103)을 개재하여 공지의 방법으로 게이트 전극(104)이 형성된다. 게이트 전극(104)이 형성된 후에, 게이트 전극(104)을 마스크로 사용하여 이온 주입법 또는 이와 유사한 방법으로 소스 영역(105a)과 드레인 영역(105b)이 형성된다. 소스 영역(105a)과 드레인 영역(105b)은 특정 확산 영역이며 상호 바뀔 수도 있음을 유의하라. 소스 영역(105a), 드레인 영역(105b), 게이트 절연막(103) 및 게이트 전극(104)은 트랜지스터(TR1)을 구성한다.
도 1b에 도시된 바와 같이, 실리콘 산화물과 같은 절연체로 이루어진 층간 절연막(106)이 실리콘 기판(101)의 전체 영역에 형성된다. 소정 위치에 접점 플러그(107)가 형성되어, 실리콘 기판(101)에 형성된 드레인 영역(105b)에 접속된다. 비트 라인(108)이 형성되어 접점 플러그(107)에 접속된다.
도 1c에 도시되어 있는 바와 같이, 비트 라인(108)을 비롯하여 층간 절연막(106) 위에는 실리콘 산화물과 같은 절연체로 이루어지는 층간 절연막(109)이 형성된다. 도 1d에 도시되어 있는 바와 같이, 층간 절연막(109, 106)에는 공지의 포토리소그래피 및 식각에 의하여, 소스 영역(105a)에 도달하도록 접점 플러그홀(131)이 형성된다.
도 1e에 도시되어 있는 바와 같이, 층간 절연막(109)에는, 접점 플러그홀(131)을 메우도록 도핑된 폴리실리콘을 침적함으로써, 도핑된 폴리실리콘막(132)이 형성된다. 도핑된 폴리실리콘의 침적에는, 예컨대 CVD가 사용된다.
도핑된 폴리실리콘막(132)은 선택적으로 에치백되어, 접점 플러그홀(131)의 상부에 어느 정도의 공간을 유지하면서 접점 플러그홀(131)에 도핑된 폴리실리콘 접점 플러그(110)를 형성한다. 도핑된 실리콘막(132)의 선택적인 에치백(etch- back)에는 실리콘에 대하여 선택성을 가지고 층간 절연막(106)을 거의 식각하지 않는 식각용 가스를 사용하는 반응성 건식 식각법을 채용한다. 접점 플러그홀(131) 내의 접점 플러그(110) 위의 공간을 메우기 위하여 약 50 내지 100 nm의 막 두께로 텅스텐 질화물막이 침적되어, 약 20 nm의 막 두께의 장벽막(110a)을 형성하여 도 1g에 도시되어 있는 바와 같이 접점 플러그(110)의 전체 상부면을 피복하도록 처리된다.
장벽막(110a)은 다음과 같이 형성된다. 열 CVD(화학적 기상 증착법)에 의하여 층간 절연막(109) 위에 텅스텐 질화물을 형성하여 접점 플러그(110) 위의 공간을 메운다. 열 CVD에 의한 텅스텐 질화물막 형성에는 약 500℃의 기판 온도와, 텅스텐 소스 가스로서 WF6 가스를, 그리고 질소 소스 가스로서 NH3를 사용한다.
단차부(段差部) 피복성이 양호한 이러한 막 형성 방법은 접점 플러그(110) 위의 작은 공간을, 심지어 접점 플러그홀(131)의 직경이 0.15㎛ 이하인 경우에도, 텅스텐 질화물막으로 메운다. 접점 플러그(110)의 표면과 형성된 텅스텐 질화물막 사이의 접착성은 텅스텐 질화물막을 형성하는 시작 단계에서 예정된 온도로 가열된 타겟 기판에 텅스텐 소스 가스(WF6)만을 공급함으로써 향상될 수 있다.
침적된 막을, 예컨대 CMP(화학-기계적 연마)로 예정량만큼 에치백하여, 도 1g에 도시된 바와 같이 접점 플러그(110) 위에 장벽막(110a)을 남긴다. 이때, 장벽막(110a)의 상부면은 층간 절연막(109)의 상부면과 일치한다.
도 1h에 도시되어 있는 바와 같이, 장벽막(110a)을 비롯하여 층간 절연막(109) 위에, 예컨대 스퍼터링, CVD 등에 의하여 약 20 내지 50 nm의 막 두께까지 루테늄 금속막(141)을 형성한다.
도 1i에 도시되어 있는 바와 같이, 금속막(141)을 공지된 포토리소그래피 및 식각에 의하여 패터닝함으로써, 층간 절연막(109) 위에 장벽막(110a)을 개재하여 접점 플러그(110)에 접속된 저장 전극(제1 전극)(111)을 형성한다. 저장 전극(111)에는 루테늄 이외에 금 또는 백금을 사용해도 좋다.
층간 절연막(109) 위에 상기 저장 전극(111)을 피복하도록 약 5 내지 15 nm의 막 두께까지 탄탈륨 산화물막을 형성하고, 산소 분위기 중에서 약 500 내지 750 ℃의 온도에서 어닐링과 같은 후처리를 행한다. 이에 따라, 도 1j도에 도시된 바와 같은 캐패시터 절연막(112)이 형성된다.
산소 분위기 중에서 어닐링을 행하는 경우에도, 제1 실시예는 비록 산소가 저장 전극(111)을 통해서 침입하더라도 분위기 중의 산소가 장벽막(110a)을 통해서 침입하는 것을 방지할 수 있고, 접점 플러그(110)의 표면이 산화되는 것을 방지할 수 있는데, 그 이유는 접점 플러그(110) 위에 텅스텐 질화물재 장벽막(110a)이 있기 때문이다. 캐패시터 절연막은 탄탈륨 산화물로 한정되지 않으며, 오히려 다른 금속 산화물을 사용해도 좋다는 것을 유의하라.
캐패시터 절연막(112) 위에, 약 10 내지 100 nm의 막 두께까지 티타늄 질화물막이나 텅스텐 질화물막 또는 루테늄 등의 금속막을 형성한다. 형성된 금속막을 공지된 리소그래피 및 식각에 의하여 패터닝하여 도 1k에 도시된 바와 같은 플레이트 전극(제2 전극)(113)을 형성한다.
플레이트 전극(113)을 피복하도록, 실리콘 산화물과 같은 절연 재료로 이루어지는 층간 절연막(114)을 형성한다. 이에 따라, 하나의 트랜지스터와 하나의 캐패시터를 구비한 DRAM이 완성된다.
캐패시터 전극은 제1 실시예에서는 평탄하지만 이것으로 한정되지 않고, 원통형 또는 적층형 전극 구조를 취하여도 좋다. 원통형 캐패시터 전극의 경우, 플레이트 전극, 캐패시터 절연막, 저장 전극, 캐패시터 절연막 및 플레이트 전극을 측면 위에 외측으로부터 순차적으로 형성한다. 적층형 전극 구조의 경우, 최상부층에 저장 전극을 배치해도 좋다.
(제2 실시예)
본 발명의 제2 실시예를 설명하겠다.
제1 실시예에서는 장벽막(110a)이 단층 텅스텐 질화물막으로 형성된다. 그러나, 장벽막은 이것으로 한정되지 않으며, 텅스텐 실리사이드층 또는 실리콘 질화물층을 부가함으로써 2층 구조를 취해도 좋다. 2층 구조는 장벽막의 산소 장벽 특성을 향상시키고 산화 방지 작용을 더욱 증진시킨다.
장벽막이 2층으로 형성되는 경우의 접점 플러그 형성까지의 공정은 도 1a 내지 도 1f까지 도시된 공정들과 동일하다. 접점 플러그 형성까지의 공정에 관한 설명은 생략하기로 한다. 제2 실시예의 설명은 도 2a에 도시된 바와 같이 접점 플러그(110)가 형성되는 상태로부터 시작한다.
트랜지스터에 접속되는 접점 플러그(110)가 실리콘 기판(101) 위에 형성된 후에, 제2 실시예의 도 2b에 도시되어 있는 바와 같이, 접점 플러그(110)을 비롯하 여 층간 절연막(109) 위에, 약 10 nm의 막 두께를 갖는 텅스텐 질화물막(151)과 약 10 nm의 막 두께를 갖는 텅스텐 실리사이드막(152)을 순차적으로 형성한다. 이들 막은 다음과 같이 형성한다.
층간 절연막(109) 위에, 열 CVD에 의하여 접점 플러그(110) 위의 공간을 메우도록 텅스텐 질화물막(151)을 형성한다. 열 CVD에 의한 막 형성에는 약 500℃의 기판 온도와, 텅스텐 소스 가스로서의 WF6 가스와, 질소 소스 가스로서의 NH3 가스가 사용된다. 이어서, NH3 가스 대신에, 실리콘 소스 가스로서의 SiH4 가스가 WF6 가스와 함께 공급되며, 텅스텐 질화물막(151) 위에는 텅스텐 실리사이드막(152)이 형성된다.
침적된 막을, 예컨대 CMP(화학-기계적 연마)에 의하여 예정된 양만큼 에치백하여, 도 2c에 도시되어 있는 바와 같이, 접점 플러그(110) 위에는 텅스텐 질화물막과 텅스텐 실리사이드막으로 구성되는 2층의 장벽막(110b)을 남긴다. 장벽막(110b)을 비롯하여 층간 절면막(109) 위에, 스퍼터링, CVD 등에 의하여 약 20 내지 50 nm의 막 두께까지 루테늄 금속막(141)을 형성한다. 도 2d에 도시되어 있는 바와 같이, 공지의 포토리소그래피 및 식각에 의하여 금속막(141)을 패터닝함으로써, 층간 절연막(109) 위에 장벽막(110b)을 매개로 접점 플러그(110)에 접속된 저장 전극(111)을 형성한다.
층간 절연막(109) 위에 약 5 내지 15 nm의 막 두께까지 탄탈륨 산화물막을 형성하여 저장 전극(111)을 피복하고, 상기 탄탈륨 산화물막에 대하여 산소 분위기 중에서 약 500 내지 750℃의 온도에서 어닐링과 같은 후처리를 행한다. 결과적으로, 도 2e에 도시된 바와 같은 캐패시터 절연막(112)이 형성된다. 어닐링을 산소 분위기 중에서 행하더라도, 제2 실시예는 심지어 산소가 저장 전극(111)을 침투하는 경우에도 분위기 중의 산소가 장벽막(111b)을 통해서 침투하는 것을 방지할 수 있고, 접점 플러그(110)의 표면이 산화되는 것을 방지할 수 있는데, 그 이유는 텅스텐 질화물막과 텅스텐 실리사이드막으로 이루어지는 2층 장벽막(110b)이 접점 플러그(110) 위에 있기 때문이다.
캐패시터 절연막(112) 위에, 티타늄 질화물막이나 텅스텐 질화물막 또는 루테늄 등의 금속막을 약 10 내지 100 nm의 막 두께까지 형성한다. 이 금속막을 공지의 리소그래피 및 식각에 의하여 패터닝하여 도 2f에 도시된 바와 같은 플레이트 전극(113)을 형성한다.
플레이트 전극(113)을 피복하도록, 실리콘 산화물과 같은 절연 재료로 이루어진 층간 절연막(114)을 형성한다. 결과적으로, 하나의 트랜지스터와 하나의 캐패시터를 구비하는 DRAM이 완성된다.
제2 실시예에 있어서, 장벽막은 텅스텐 질화물막 위에 텅스텐 실리사이드막을 형성함으로써 2층 구조에 이른다. 별법으로, 장벽막은 텅스텐 질화물막 위에 실리콘 질화물막을 형성함에 의하여 2층 구조에 이를 수도 있다. 실리콘 소스 가스로서 SiH4 가스를 사용하고, 질소 소스 가스로서 NH3가스를 사용하는 열 CVD에 의하여, 텅스텐 질화물막 위에 실리콘 질화물막을 형성한다.
전술한 실시예들은 도핑된 폴리실리콘 접점 플러그를 채택한다. 그러나, 본 발명은 이것으로 한정되는 것이 아니며, 텅스텐 접점 플러그에도 유사하게 적용될 수 있다. 텅스텐이 사용되는 경우, 접점 플러그(181)는 도 3에 도시되어 있는 바와 같이 도핑된 폴리실리콘으로 이루어진 하부 접점 플러그(181a)와 텅스텐으로 이루어진 상부 접점 플러그(181b)로 구성된다. 텅스텐으로 접점 플러그를 형성하기 위하여, 작은 접점 플러그홀에 텅스텐을 채운다. 열 CVD에 의한 텅스텐의 매입 특성이 나쁘기 때문에, 접점 플러그홀에 일정 수준까지는 도핑된 폴리실리콘으로 채우며, 접점 플러그는 전술한 바와 같이 2층으로 구성된다. 도 3의 나머지 구조는 전술한 실시예들에서와 동일하다.
텅스텐을 접점 플러그에 사용하는 경우, 접점 플러그는 하부의 텅스텐 질화물층, 중간의 텅스텐층 및 상부의 텅스텐 실리사이드층으로 이루어지는 3층 구조를 채택한다. 3층의 접점 플러그의 형성에 대하여 간략히 설명하겠다. 도핑된 폴리실리콘을 접점 플러그홀 속에서 소정의 수준까지 채운 후에, 장벽막으로 작용하는 텅스텐 질화물막, 텅스텐막 및 텅스텐 실리사이드막을 연속해서 형성한다. 이 경우, 도핑된 폴리실리콘과 텅스텐 사이의 반응에 의하여 야기되는 저항의 상승 또는 형상 변화를 방지하기 위하여, 도핑된 폴리실리콘막과 텅스텐막 사이에 텅스텐 질화물막을 개재시킨다. 이 중간의 텅스텐 질화물막은, 적절하기로는 막 형성 온도 등을 설정함으로써 상기 반응이 무시할 수 있을 정도까지 억제될 수 있기만 하다면, 생략해도 좋다. 반대로, 텅스텐의 산화를 보다 엄격하게 방지하기 위하여, 텅스텐막과 텅스텐 실리사이드막 사이에 텅스텐 질화물막을 개재시켜도 된다.
연속해서 형성된 막을 CMP에 의하여 예정된 양만큼 에치백함으로써, 접점 플 러그홀 상부의 텅스텐 접점 플러그와 접점 플러그 상부면 위의 장벽막을 동시에 형성한다. 이 방법은 접점 플러그와 장벽막이 별도로 형성되는 경우에 비하여 공정의 수를 감소시킬 수 있다.
이러한 방법으로 접점 플러그를 형성함으로써, 텅스텐 접점 플러그와 위의 장벽막을 동시에 형성할 수 있지만, 장벽막은 접점 플러그의 전체 상부면을 피복하지는 않는다. 이 경우, 접점 플러그의 상부면 가장자리는 장벽막으로 피복되지 않고 노출된다. 장벽막은 접점 플러그의 상부면 전체를 피복할 필요는 없으며, 어느 정도까지 접점 플러그의 상부면을 피복하는 것으로 충분한데, 이는 접점 플러그의 전체 상부면을 산화시킴으로써 야기되는 문제를 해결할 수 있다. 예를 들면, 장벽막이 접점 플러그의 상부면의 약 80%를 피복하는 경우, 장벽막 아래의 영역은 산화되지 않으며, 도전성이 보장될 수 있고, 접점 플러그의 가장자리의 산화에 의하여 야기될 수 있는 부풀어오름(swell)도 또한 주어진 정도까지 억제될 수 있다.
전술한 바와 같이, 본 발명에 따르면, 텅스텐계 재료로서의 텅스텐 질화물로 형성된 장벽막을 매개로 하여 접점 플러그에 전극이 접속되고, 장벽막은 산소가 접점 플러그에 도입하는 것을 억제한다. 본 발명은 장벽막이 형성된 후에 접점 플러그의 표면에 산화물막이 형성되는 것을 억제하고, 접점 플러그를 낮은 저항으로 전극에 접속시키는 탁월한 효과를 발휘한다.
(제3 실시예)
본 발명의 제3 실시예를 설명하겠다.
도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 반도체 장치를 보여주고 있 다. 도 4a에 도시된 바와 같이, 반도체 기판[이 경우에는 실리콘 기판(401)]의 주표면 위에는 소스 영역(405a), 드레인 영역(405b), 게이트 산화물막(403) 및 게이트 전극(404)으로 구성되는 트랜지스터(TR4)이 형성된다. 트랜지스터(TR4)는 전계 산화물막(402)에 의하여 인접한 트랜지스터(도시되지 않음)로부터 분리되어 있다.
실리콘 기판(401)의 주표면은 층간 절연막(406)으로 피복되고, 층간 절연막(406)에 형성된 접점홀에는 도핑된 폴리실리콘 접점 플러그(407)가 매입된다. 접점 플러그(407)는 드레인 영역(405b) 및 층간 절연막(406) 위의 중간 접속부(408)에 전기적으로 접속된다.
층간 절연막(406) 위에는 층간 절연막(409)이 적층되고, 이들 층간 절연막(406, 409)에 형성되는 접점홀에 도핑된 폴리실리콘 접점 플러그(410)가 매입된다. 접점 플러그(410)는 층간 절연박막(409) 위의 장벽막(412)을 매개로 해서 소스 영역(405a) 및 저장 전극(413)에 전기적으로 접속된다. 저장 전극(413)은 오목한 전극으로서, 루테늄(Ru), 백금(Pt) 또는 이리듐(Ir)와 같은 백금족 금속으로 형성된다. 저장 전극(413)의 표면은 Ta2O5 등으로 이루어진 캐패시터 절연막(414)으로 피복된다.
캐패시터 절연막(414) 위에는 플레이트 전극(415)이 형성되고, 이들은 MIM 캐패시터를 형성한다.
도 4b에 도시된 구조는 도 4a의 층간 절연막(411)을 제거하고, 볼록한 캐패시터 구조[저장 전극(417), 캐패시터 절연막(418) 및 플레이트 전극(419)]와 장벽막(416)을 형성함에 의하여 얻는다.
백금족 금속은 6 종류의 금속, 즉 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 및 백금(Pt)을 포함한다. 본 실시예는 이들 금속 중 어느 것이라도 사용할 수 있지만, 로테늄, 백금 및 로듐이 특히 바람직하다. 캐패시터 절연막(414)은, 전술한 Ta2O5 금속 산화물에 추가하여, BST[(BaxSr1-x )TiO3]막 또는 PZT[Pb(ZrxTi1-x)O3]막과 같은 산소 함유 강유전성막으로 형성될 수 있다.
저장 전극(413)은 볼록한 형상으로 한정되지 않으며, 평탄하거나 또는 원기둥 형상의 전극 구조를 사용해도 좋다.
본 발명의 특징부로서 장벽막의 세부 사항을 도 5a 내지 도 5f를 참고로 하여 설명하겠다.
도 5a 내지 도 5f는 도 4a 및 도 4b의 장벽막의 세부 구조를 보여주며, 장벽막의 예를 보여주고 있다. 어떤 장벽막이라도 저장 전극을 통해서 침입한 산소가 하부 구조로 도입하는 것을 방지할 수 있는데, 이로써 본 발명의 목적을 달성할 수 있다. 도 5a 내지 도 5c는 산소의 침입을 억제하는 장벽막만을 갖는 구조를 보여주고 있으며, 도 5d 내지 5f는 도 5a 내지 5c의 WSix층의 표면을 질화시킴으로써 얻는 구조를 보여주고 있다. 질화물층은 저장 전극의 금속 재료와 WSix층 사이의 실리사이드 반응을 효과적으로 억제할 수 있다. 도 5a 내지 도 5f의 구조를 더 상세하게 설명하겠다.
도 5a에서, 장벽막(412 또는 416)은 저장 전극(413 또는 417) 측의 WSix층( 텅스텐 실리사이드층) 및 접점 플러그(410)측의 WNx층(텅스텐 질화물층)으로 형성된다. 2층 구조를 채용함으로써, 저장 전극(413)을 통해서 침입한 산소는 WSix층과 반응하여 얇은 산화물막(SiO2)을 형성함으로써 소비되고 하부 구조로 도입하는 것이 억제된다. 또한, WSix층 아래에 형성된 WNx층이 접점 플러그와 WSix층 사이의 반응을 억제할 수 있다. 상기 조성 및 후술되는 조성에 있어서, x 및 y는 각 분자마다 독립적이며, 그들의 값은 심지어 같은 부호를 갖는 경우라도 각 분자에 대하여 임의로 설정된다는 것을 유의하라.
도 5a에서, 장벽막(412 또는 416)은 저장 전극(413 또는 417) 측 위의 WSix층 또는 접점 플러그(410) 측 위의 WSixNy층(텅스텐 실리콘 질화물층)으로 형성된다. 이 2층 구조는 유사하게 도 5a의 구조에 작용하여 동일한 효과를 달성할 수 있다.
도 5c에서, 장벽막(412 또는 416)은 단지 WSix층만으로 형성된다. WSix층의 막 두께를 조절함으로써, 단지 WSix층만으로도 장벽막으로서 작용할 수 있다.
도 5d 내지 도 5f에서, 도 5a 내지 도 5c의 WSix층의 표면이 질화되어 있다. 결과적인 질화물층은 어닐링시의 저장 전극(413 또는 417)과 WSix층 사이의 반응 및 이들의 계면에서의 실리사이드의 형성을 방지할 수 있다. 도 5a 내지 도 5f의 WSix층은 WSix층의 표면에 얇은 SiO2층을 형성함에 의하여 저장 전극을 통해서 침입한 산소를 소비한다. 이때, 각 WSix층이 W를 지나치게 많이 함유하는 경우, SiO2가 생성되기 전에 W 산화물이 생성되며, 체적이 증대되고, 가령 박리와 같은 문제가 발생할 수도 있다. 이를 방지하기 위하여 W 보다는 Si가 풍부한 것이 더 바람직하다. 예를 들면, WSi2는 안정하고 결정질 상으로서의 W를 가급적 적게 함유한다.
장벽막의 세부적인 제조 공정을 설명하겠다.
[A. WSix (인-시튜 질화: In-Situ Nitriding) + WNx]
도핑된 폴리실리콘 접점 플러그를 구비한 웨이퍼를 처리 챔버에 장입하며, 이 챔버에서 웨이퍼의 온도는 500℃까지 상승하고, 다음의 순서로 가스 흐름이 실행된다.
(1) 높은 접착성을 갖는 WNx를 침적하기 위하여, 6불화텅스텐(WF6)의 분압은 0.068 [Pa]로, 그리고 6불화텅스텐과 암모니아의 분압비(이하, WF6/NH3라 칭함)는 0.002로 설정된다.
(2) 단차부 피복성이 양호한 WNx를 침적하기 위하여, WF6의 분압은 2.5[Pa]로, 그리고 WF6/NH3는 0.25로 설정된다.
(3) WSix를 침적하기 위하여, WF6의 분압은 0.16 [Pa]로, 그리고 6불화텅스텐과 실란의 분압비(이하, WF6/SiH4라 칭함)는 0.05로 설정된다.
이어서, 동일한 처리 챔버에서 NH3의 후속 흐름에 의한 질화가 수행된다.
(4) 침적된 WSix막을 질화시키기 위하여, NH3의 분압은 173 [Pa]로 설정된다.
형성된 장벽막 위에 저장 전극(Ru), 캐패시터 절연막(Ta2O5) 및 플레이트 전극(Ru)의 재료를 침적하고 처리하여 MIM 캐패시터 구조를 완성한다. 캐패시터 절연막이 형성된 후에, 캐패시터 절연막의 품질을 향상시키기 위하여 산소 분위기(O2 분압 = 0.1 Mpa) 중에서 어닐링을 행한다.
제조된 캐패시터의 전기적 특성을 측정하여 산화물막의 막 두께가 0.7 nm이고 누설 전류 밀도가 2E-7 A/cm2@1V이면 양호한 특성을 얻는다는 것을 알았다. 어닐링 후의 Ru 저장 전극과의 계면을 포함하는 장벽막에 대하여 ESCA(화학 분석을 위한 전자 분광)을 행하여 WSix층 위에는 농후하게 N으로 도핑된 층이 형성되고, 장벽막과 저장 전극 사이의 실리사이드 반응이 억제된다는 것과, 산소 원자가 질화물층을 비롯하여 WSix층의 표면에 고밀도로 잔류하며 장벽막의 깊이 방향으로 확산되지 않는다는 것을 알았다. 다시 말해서, 장벽막 위의 WSix층의 표면에 얇은 SiO2층을 형성함으로써 산소 원자들이 소비되었는데, 이는 또한 산소 원자의 장벽막 내로의 추가 확산을 억제하였다. 장벽층의 하부 WNx층은 접점 플러그와 장벽막 사이의 Si 확산을 억제하였으며, 플러그의 저항 상승을 방지하였다.
접점 플러그의 재료로서 W를 사용할 수 있다. 이와 달리, 도핑된 폴리실리 콘이 사용되는 다른 경우에는, 제1 WNx막의 형성 전에 WF6 가스를 0.5 내지 1 [Pa]의 분압으로 유동시킴으로써 접점 플러그와 장벽막 사이의 접착성이 향상될 수 있다. 아울러, (4) 공정이 행해지지 않는 경우 Si와 Ru가 장벽막의 표면 위에서 반응하여 실리사이드를 생성하기 때문에 질화가 바람직하게 수행되며, 장벽막은 부분적으로 팽창하여 부풀어오른다. (1) 공정과 (2) 공정에서는 장벽막에서 결정질 W2N을 얻을 수 있다. 이러한 결정 구조는 비정질 상태에 비하여 내열성 및 내박리성이 향상되기 때문에 바람직하다. (3) 공정에서 막 형성 조건을 적절히 조절함으로써, 장벽막 내에서 조성이 Si > 50 원자%(원자 백분율)인 WSix를 얻을 수 있다. 이러한 구조는 어닐링에서 WOx가 생성되기 전에 SiO2의 생성에 의하여 초래된 저항의 상승 또는 박리를 더욱 양호하게 방지할 수 있다.
[B. WSix (인-시튜 질화: In-Situ Nitriding) + WSixNy]
W 접점 플러그를 구비한 웨이퍼를 처리 챔버에 장입하며, 이 처리 챔버에서 웨이퍼의 온도는 450℃로 상승하며, 다음과 같은 순서로 가스 흐름이 실행된다.
(1) WSixNy를 침적하기 위하여, WF6, NH3 및 SiH4 가스를 각 분압비를 53 Pa로 설정함으로써 번갈아 30회 유동시켰다. 가스는 개별적인 흐름 사이에서 소모된다.
(2) WSix를 침적하기 위하여, WF6의 분압은 0.16 [Pa]로, 그리고 WF6/SiH 4는 0.05로 설정된다.
이어서, 동일한 처리 챔버에서 NH3의 후속 흐름에 의한 질화가 수행된다.
(3) 질화를 행하기 위하여, NH3의 분압은 173 [Pa]로 설정된다.
그 후, 형성된 장벽막 위에 저장 전극(Ru), 캐패시터 절연막(Ta2O5) 및 플레이트 전극(Ru)의 재료를 침적하고 패터닝하여 MIM 캐패시터 구조를 완성한다. 캐패시터 절연막이 형성된 후에, 캐패시터 절연막의 품질을 향상시키기 위하여 산소 분위기(O2 분압 = 0.1 Mpa) 중에서 어닐링을 행한다.
제조된 캐패시터의 전기적 특성을 측정하여 산화물막의 막 두께가 0.8 nm이고 누설 전류 밀도가 2E-7 A/cm2@1V이면 양호한 특성을 얻는다는 것을 알았다. 이 실시예의 장벽막은 단차부 피복성이 탁월하였으며, 작은 막 두께로도 정합성과 평탄도를 유지할 수 있었다. 캐패시터 구조의 소형화는 높은 종횡비의 원통형 구조를 제조하는 데에 특히 효과적이다.
[C. WSix (엑스-시튜 질화: Ex-Situ Nitriding) + WNx]
접점 플러그를 형성까지의 공정 및 장벽막 형성 공정 (1) 내지 (3)을 상기 [A]항에서와 유사하게 수행한다. 웨이퍼를 처리 챔버로부터 취출하여 다른 챔버로 장입하는데, 이 다른 챔버에서 웨이퍼의 온도는 650℃가지 상승되고, 다음과 같은 질화가 수행된다.
(4) 질화는 실온에서의 NH3 어닐링에 의하여 행하여진다.
질화물 장벽막 위에 저장 전극(Ru), 캐패시터 절연막(Ta2O5) 및 플레이트 전극(Ru)의 재료를 침적하고 처리하여 MIM 캐패시터 구조를 완성한다. 캐패시터 절 연막이 형성된 후에, 캐패시터 절연막의 품질을 향상시키기 위하여 산소 분위기(O2 분압 = 0.1 Mpa) 중에서 어닐링을 행한다.
제조된 캐패시터의 전기적 특성을 측정하여 산화물막의 막 두께가 0.75 nm이고 누설 전류 밀도가 3E-7 A/cm2@1V이면 양호한 특성을 얻는다는 것을 알았다.
[D. WSix(익스-시튜 플라스마 질화: Ix-Situ Plasma Nitriding) + WNx]
접점 플러그를 형성까지의 공정 및 장벽막 형성 공정 (1) 내지 (3)을 상기 [A]항에서와 유사하게 수행한다. 웨이퍼에 대해서 동일한 처리 챔버 내의 NH3 분위기 중에서 플라스마 처리를 행한다.
(4) 질화는 NH3 분압 = 289 [Pa] 및 RF 전력 = 500 [W]에서 행하여진다.
질화 플라스마 종(種)은 N2이어도 좋다. 캐패시터의 전기적 특성을 측정하여 산화물막의 막 두께가 0.7 nm이고 누설 전류 밀도가 2E-7 A/cm2@1V이면 양호한 특성을 얻는다는 것을 알았다.
[E. WSix(엑스-시튜 플라스마 질화: Ex-Situ Plasma Nitriding) + WNx]
접점 플러그 형성까지의 공정 및 장벽막 형성 공정 (1) 내지 (3)을 상기 [A]항에서와 유사하게 수행한다. 처리 챔버로부터 웨이퍼를 취출하여 다른 챔버에 장입하며, 이 다른 챔버에서 웨이퍼의 온도는 450℃까지 상승하고 NH3 분위기 중에서 플라스마 처리가 수행된다.
(4) 질화는 NH3 분압 = 289 [Pa] 및 RF 전력 = 500 [W]에서 행하여진다.
질화 플라스마 종(種)은 N2이어도 좋다. 캐패시터의 전기적 특성을 측정하여 산화물막의 막 두께가 0.68 nm이고 누설 전류 밀도가 2E-7 A/cm2@1V이면 양호한 특성을 얻는다는 것을 알았다.
[F. WSix층의 막 형성 조건]
도 5a 내지 도 5f에 도시된 WSix층의 막 형성 조건을 설명하겠다. 본원 발명자들은 WSix층을 형성함에 있어서 다음의 막 형성 조건하에서 고품질의 막이 형성될 수 있다는 것을 확인하였다. 기판 온도가 400℃ 보다 낮으면 만족스런 막 형성 온도가 보장될 수 없으며, 기판 온도가 650℃를 초과하면, SiH4 증기상 반응이 진행되어 입자를 발생시킨다. 막을 형성함에 있어서 바람직한 기판 온도는 400℃ 이상 650℃ 이하이다.
분압비 WF6/SiH4가 0.02보다 작으면, WF6 공급률을 결정하는 공정 때문에 만족스런 필름 형성 속도를 얻을 수 없고, 단차부 피복성이 열화되며, WF6/SiH4가 0.3을 초과하면 W가 생성되어 산화 방지 작용을 열화시킨다. 그러므로, 바람직한 분압비 WF6/SiH4는 0.02 이상, 0.3 이하이다. SiH4의 분압이 26 Pa 미만이면, W가 생성되어 산화 방지 작용을 열화시키며, 133 Pa을 초과하면 증기상 반응이 진행되어 입자를 발생시킨다. 바람직한 SiH4 분압은 26 Pa 이상, 133 Pa 이하이다.
도 4a 및 4b에 도시된 반도체 장치를 제조함에 있어서의 일련의 공정을 설명하겠다. 적층형 메모리 셀이 예시된다.
도 6a 내지 도 6m은 도 4a에 도시된 반도체 장치의 제조 공정을 보여주고 있다.
도 6a에 도시된 바와 같이, 게이트 전극(404)은 실리콘 기판(401) 위에서 전계 산화물막(402)에 의하여 획정된 영역에서 게이트 절연 산화물(403)을 매개로 공지의 방법으로 형성된다. 게이트 전극(404)이 형성된 후에, 게이트 전극(404)을 마스크로 사용하여 이온 주입법 등으로 소스 영역(405a)과 드레인 영역(405b)을 형성한다. 이 경우, 소스 영역(405a)과 드레인 영역(405b)은 서로 바뀔 수 있다.
도 6b에 도시되어 있는 바와 같이, 실리콘 기판(401)의 전체 주표면 위에 실리콘 산화물과 같은 절연체로 이루어진 층간 절연막(406)을 형성한다. 층간 절연막(406)에는, 소스 영역(405a) 또는 드레인 영역(405b)에 상응하게 접점홀을 형성한다. 그 후에, 접점 플러그(407)에 접속된 접점 플러그(407) 및 비트 라인(408)을 형성한다.
도 6c에 도시되어 있는 바와 같이, 비트 라인(408)을 비롯하여 층간 절연막(406) 위에 실리콘 산화물과 같은 절연체로 이루어진 층간 절연막(409)을 형성한다.
도 6d에 도시되어 있는 바와 같이, 층간 절연막(409, 406)에는, 공지된 포토리소그래피 및 식각[예컨대, RIE(반응성 이온 식각)]으로 소스 영역(405a)에 도달하는 접점홀(409a)을 형성한다.
도 6e에 도시되어 있는 바와 같이, CVD에 의하여 층간 절연막(409) 위에 상기 접점홀(409a)을 메우도록 도핑된 폴리실리콘을 침적하여 도핑된 폴리실리콘막(410a)을 형성한다.
도 6f에 도시되어 있는 바와 같이, CMP에 의하여 도핑된 폴리실리콘막(410a)을 제거하여 접점홀(409)에 도핑된 폴리실리콘재 접점 플러그(410)를 형성한다.
도 6g에 도시되어 있는 바와 같이, 접점 플러그(410)을 비롯하여 층간 절연막(409)의 전체 주표면 위에 실리콘 산화물재 층간 절연막(411)을 형성한다. 도 6h에 도시되어 있는 바와 같이, 층간 절연막(411)에는, 공지의 포토리소그래피 및 식각에 의하여, 중심으로서 접점 플러그(410)을 갖고 직경이 접점 플러그(410) 보다 더 큰 비아홀(411a)을 형성한다.
도 6i에 도시되어 있는 바와 같이, 층간 절연막(411)의 표면과 비아홀(411a)의 내면을 피복하도록 장벽막 재료(412a)를 막으로 형성한다. 장벽막 재료(412a)는 도 5a 내지 도 5f에 도시된 재료일 수 있다. 도 5a 내지 도 5c에 도시된 WSix/MNx 2층 구조, WSix/WSixNy 2층 구조 또는 WSix 단층 구조 중 어느 것이라도 채용할 수 있는데, 그러한 층은 접점 플러그(410)의 산화를 방지할 수 있다. 본 발명은 또한 도 5d 내지 도 5f에 도시된 바와 같이, 질화물 표면을 갖는 WSix층을 합체시킨다. 질화물층은 저장 전극(413, 417)과 WSix층 사이의 반응과 실리사이드의 생성을 방지할 수 있다.
도 6j에 도시된 바와 같이, 장벽막 재료(412a)의 표면을 피복하도록 CVD이나 스퍼터링에 의하여 Ru막(413a)을 형성한다. 도 6k에 도시된 바와 같이, 층간 절연막(411) 위의 Ru막(413a)과 장벽막 재료(412a)을 CMP에 의하여 제거하여, 이들을 비아홀(411a)에서만 남긴다. 즉, 저장 전극(413)과 장벽막(412)이 완성된다.
도 6l에 도시되어 있는 바와 같이, 전체 웨이퍼 표면을 피복하도록 CVD에 의하여 Ta2O5막(414a)을 형성하며, 이 Ta2O5막(414a) 위에는 CVD 또는 스퍼터링에 의하여 Ru막(415a)을 형성한다. 이들 막의 불필요한 부분을 포토리소그래피 및 식각에 의하여 제거하여 저장 전극(413), 캐패시터 절연막(414) 및 플레이트 전극(415)으로 구성되는 MIM 캐패시터를 완성한다.
도 4b에 도시된 캐패시터 구조는 다음과 같은 방식으로 얻는다. 도 4a의 구조를 제조하는 도 6a 내지 도 6m의 공정 중 도 6a 내지 도 6k의 공정은 전술한 방법으로 수행한다. 그 후에, 층간 절연막(411)을 도 7a에 도시된 바와 같이 제거하고, 도 7b에 도시된 바와 같이 Ta2O5막(518a)과 Ru막(519a)을 형성한다. 이들 막을 처리하여 도 7c에 도시된 바와 같은 캐패시터 절연막(518) 및 플레이트 전극(519)을 얻는다.
제3 실시예에서는 접점 재료(410)로 도핑된 폴리실리콘을 사용한다. 그러나, 본 발명은 이것으로 한정되지 않으며 텅스텐을 사용해도 좋다. 텅스텐이 사용되는 경우, 도 4a 및 도 4b에 상응하는 도 8a 및 도 8b에 도시된 바와 같이, 접점 플러그(20)는 도핑된 폴리실리콘으로 이루어지는 하부 접점 플러그(420a)와 텅스텐으로 이루어지는 상부 접점 플러그(420b)으로 구성된다. 텅스텐으로 접점 플러그 를 형성하기 위하여, 작은 접점 플러그홀에 텅스텐을 채운다. 열 CVD에 의한 텅스텐의 매입 특성이 나쁘기 때문에, 접점 플러그홀에 도핑된 폴리실리콘을 소정 수준까지 미리 채우며, 접점 플러그는 전술한 바와 같이 2층으로 구성된다. 도 8a 및 8b의 나머지 구조는 도 4a 및 도 4b에 도시된 것과 같다.
접점 플러그에 텅스텐을 사용하는 경우, 접점 플러그는 하부의 텅스텐 질화물층, 중간의 텅스텐층 및 상부의 텅스텐 실리사이드층의 3층 구조를 채택할 수 있다. 3층 접점 플러그를 형성하는 것을 간략히 설명하겠다. 도핑된 폴리실리콘을 접점홀 내에서 예정된 수준까지 채운 후에, 장벽막으로서 작용하는 텅스텐 질화물막, 텅스텐막 및 텅스텐 실리사이드막을 연속해서 형성한다. 이 경우, 도핑된 폴리실리콘과 텅스텐 사이의 반응에 의하여 초래되는 저항의 상승 또는 형상 변화를 방지하기 위하여, 도핑된 폴리실리콘막과 텅스텐막 사이에 텅스텐 질화물막을 개재시킨다. 이 개재된 텅스텐 질화물막은, 막 형성 온도 등을 적절히 설정함으로써 상기 반응이 무시할 수 있을 정도까지 억제될 수만 있다면 제거될 수도 있다. 역으로, 텅스텐 실리사이드막 중의 실리콘이 텅스텐막으로 확산되는 것을 더욱 엄격히 방지하기 위하여, 텅스텐막과 텅스텐 실리사이드막 사이에 텅스텐 질화물막을 개재시켜도 좋다. 연속적으로 형성된 막을 CMP 등에 의하여 예정된 양만큼 에치백하여 접점홀 상부의 장벽막과 접점 플러그 상부면 위의 장벽막을 동시에 형성한다. 저장 전극(413, 417)과 장벽막의 WSix층 사이의 반응에 의하여 초래되는 실리사이드의 생성을 방지하기 위하여 수행되는 질화는 에치백 후에 효과적으로 수행된다. 이들 방법은 접점 플러그와 장벽막이 별도로 형성되는 경우에 비하여 공정 수를 감 소시킬 수 있다.
텅스텐재 접점 플러그와 그 위의 장벽막을 동시에 형성할 수 있지만, 장벽막은 접점 플러그의 전체 상부면을 피복하지는 않는다. 이 경우, 접점 플러그의 상부면 가장자리는 장벽막에 의하여 피복되지 않고 노출된다. 장벽막이 접점 플러그의 전체 상부면을 피복할 필요는 없으며 접점 플러그의 상부면을 어느 정도까지 피복하는 것으로 충분한데, 이는 접점 플러그의 전체 상부면을 산화시킴에 의하여 초래되는 문제를 해결할 수 있다. 예를 들면, 장벽막이 접점 플러그의 약 80%를 피복하는 경우, 장벽막 아래의 영역은 산화되지 않고, 전도성이 보장될 수 있으며, 접점 플러그 가장자리의 산화에 의하여 초래되는 부풀어오름도 또한 주어진 정도까지로 억제될 수 있다. 전술한 설명에 있어서, WSix층을 형성함에 있어서 Si 소스로 SiH4(실란)이 사용된다. 그러나, 본 발명은 이것으로 한정되지 않고, Si2H6(디실란), SiH2Cl2(디클로르실란), SiHCl3(트리클로르실란) 등을 채용해도 좋다.
전술한 바와 같이, 제3 실시예에 따르면, 장벽막은 접점 플러그 내로 산소가 도입하는 것을 억제할 수 있다. 본 실시예는 장벽막이 형성된 후에 접점 플러그 표면 위에 산화물막이 형성되는 것을 억제하고 저장 전극과 접점 플러그를 낮은 저항으로 접속시키는 탁월한 효과를 성취한다.
제3 실시예의 제조 방법은 저장 전극과 접점 플러그가 낮은 저항으로 접속될 수 있는 반도체 장치를 제조할 수 있다.
(제4 실시예)
도 9a 내지 도 9k를 참고로 하여 본 발명의 제4 실시예를 설명하겠다. 적층형 메모리셀이 예시될 것이다.
도 9a에 도시된 바와 같이, 실리콘 기판(901) 위의 소자 고립 영역(902)에 의하여 구획된 영역에는 공지의 방법으로 게이트 절연막(903)을 매개로 게이트 전극(904)을 형성한다. 게이트 전극(904)이 형성된 후에, 게이트 전극(904)을 마스크로 사용하여 이온 주입 등에 의하여 소스 영역(905a)과 드레인 영역(905b)을 형성한다. 소스 영역과 드레인 영역은 바뀔 수도 있다는 것을 유의하라.
도 9b에 도시된 바와 같이, 실리콘 기판(901)의 전체 영역에 실리콘 산화물과 같은 절연체로 이루어지는 층간 절연막(906)을 형성한다. 실리콘 기판(901)에 형성된 드레인 영역(905b)과 접속되도록, 예정된 위치에 접점 플러그(907)가 형성된다. 비트 라인(908)이 형성되어 접점 플러그(907)에 접속된다.
도 9c에 도시되어 있는 바와 같이, 비트 라인(908)을 비롯하여 층간 절연막(906) 위에는 실리콘 산화물과 같은 절연체로 구성되는 층간 절연막(909)이 형성된다. 도 9d에 도시되어 있는 바와 같이, 층간 절연막(909, 906)에는 공지의 포토리소그래피 및 식각에 의하여 소스 영역(905a)까지 도달하도록 접점 플러그홀(931)이 형성된다.
도 9e에 도시되어 있는 바와 같이, 상기 접점 플러그홀(931)을 메우도록 상기 층간 절연막(909)에 도핑된 폴리실리콘을 침적함으로써 도핑된 폴리실리콘막(932)이 형성된다. 도핑된 폴리실리콘막(932)의 침적에는, 예컨대 CVD가 사용된다.
도 9f에 도시되어 있는 바와 같이, 접점 플러그홀(931)에 도핑된 폴리실리콘이 채워져 있는 상태로 도핑된 폴리실리콘막(932)을 선택적으로 에치백하여 도핑된 폴리실리콘 접점 플러그(910)를 형성한다. 도핑된 폴리실리콘막(932)의 선택적인 에치백에는 실리콘에 대하여 선택성을 가지며 층간 절연막(906)을 거의 식각하지 않는 식각용 가스를 사용하는 CMP 또는 반응성 건식 식각이 채택된다.
도 9g에 도시되어 있는 바와 같이, 접점 플러그(910)의 상부를 비롯하여 층간 절연막(909) 위에는 열 CVD(화학적 기상 증착법)에 의하여 약 10 내지 50 nm의 막 두께까지 텅스텐 질화물막(921)이 침적된다. 텅스텐 질화물막(921)의 형성에 대하여 설명하겠다. 초기 단계에서, 예정된 온도로 가열된 타겟 표면으로서 작용하는 층간 절연막(909) 위로 텅스텐 소스 가스(WF6)만을 공급하는 사전 흐름(pre-flow)이 수행된다. 그 후, 질소 소스 가스(NH3)도 또한 WF6 가스와 함께 공급되어 층간 절연막(909) 위에 텅스텐 질화물막(921)을 형성한다. 상기 사전 흐름은 접점 플러그(910)의 상부면과 긴밀하게 접촉하는 텅스텐 질화물막(921)을 형성한다.
텅스텐 질화물막(921)을 갖는 실리콘 기판(901)은 450℃ 이상까지 가열되고, 접점 플러그(910)의 상부면은 이 상부면과 접촉하고 있는 텅스텐 질화물막(921)의 하부 표면과 반응하며, 접점 플러그(910) 위에는 도 9h에 도시되어 있는 바와 같이 텅스텐 실리콘 질화물(WSiN) 장벽막(910a)이 형성된다. 가열은 실리콘 기판(901) 위에 형성된 각 부분이 용융되지 않는 온도 범위 내에서 수행된다.
가열에 의하여 계면에 장벽막(910a)이 형성된 후, 예컨대 과산화수소를 사용하는 습식 식각에 의하여 텅스텐 질화물막(921)을 선택적으로 제거한다. 예를 들면, NH4OH : H2O2 : H2O = 1 : 1 : 10 내지 1 : 3 : 10의 수용액을 식각 용액으로 사용한다. 이 식각 용액이 50 내지 70 ℃로 가열되어 있는 동안 실리콘 기판(901)을 식각 용액에 약 10 내지 20분 동안 침지시킨다. 그 결과, 텅스텐 질화물막(921)이 선택적으로 식각될 수 있다. 타겟 실리콘 기판(901)을 상기 식각 용액에 침지시킨 후에 순수한 물로 헹구고 건조시킨다.
층간 절연막(909)과 장벽막(910a)이 노출되면, 식각은 실질적으로 중지된다. 이러한 제조 방법은 자동 정렬에 의하여 장벽막(910a)을 형성할 수 있다. 텅스텐 질화물막(921)의 제거가 과산화수소를 사용하는 습식 식각으로 한정되지 않으며 텅스텐 질화물막(921)을 선택적으로 제거할 수 있는 어떤 식각 공정을 사용해도 좋다는 것을 유의하라. 예를 들면, 텅스텐 질화물막(921)이 제거될 수만 있다면, 화학-기계적 연마(CMP) 또는 에치백을 사용해도 좋다. 별법으로, 대부분의 텅스텐 질화물막을 CMP 또는 에치백에 의하여 제거하고, 과산화수소 수용액을 사용하는 습식 식각에 의하여 식각 및 세정할 수 있다.
장벽막(910a)을 비롯하여 층간 절연막(909) 위에, CVD 등에 의하여 20 내지 50 nm의 막 두께까지 루테늄 금속막을 형성한다. 도 9i에 도시한 바와 같이, 공지의 포토리소그래피 및 식각에 의하여 금속막을 패터닝함으로써 층간 절연막 위에 장벽막(910a)을 매개로 접점 플러그(910)에 접속된 저장 전극(제1 전극)(911)을 형성한다. 저장 전극은 루테늄으로 한정되지 않으며, 산화시에도 도전성을 나타내는 어떤 금속 재료 또는 거의 산화되지 않는 금 또는 백금과 같은 어떤 금속 재료라도 채용해도 좋다는 것을 유의하라.
저장 전극(911)을 피복하도록 층간 절연막(909) 위에 약 5 내지 15 nm의 막 두께까지 티타늄 산화물막을 형성하고, 산소 분위기 중에서 500 내지 750℃의 온도에서 어닐링과 같은 후처리 공정을 행한다. 결과적으로 도 9j에 도시된 바와 같은 캐패시터 절연막(912)이 형성된다. 산소 분위기 중에서 어닐링을 행하는 경우에도, 제4 실시예는 산소가 접점 플러그(910)의 표면 속으로 도입하는 것을 억제할 수 있고, 산화를 억제할 수 있는데, 그 이유는 접점 플러그(910)에 WSiN 장벽막(910a)이 있기 때문이다.
예를 들면, 캐패시터 절연막(912)에 약 10 내지 100 nm의 막 두께까지 티타늄 질화물막 또는 루테늄 금속막을 형성한다. 형성된 금속막 및 캐패시터 절연막을 공지의 리소그래피 및 식각에 의하여 패터닝하여, 도 9k에 도시된 바와 같은 플레이트 전극(제2 전극)(913)을 형성한다.
플레이트 전극(913)을 피복하도록, 실리콘 산화물과 같은 절연 재료로 구성되는 층간 절연막(914)을 형성한다. 하나의 트랜지스터와 하나의 캐패시터를 구비한 DRAM이 완성된다.
제4 실시예에서는 캐패시터 전극이 평탄하지만, 이것으로 한정되지는 않고 원통형 또는 적층형 전극 구조를 취해도 된다. 원통형 캐패시터의 경우, 플레이트 전극, 캐패시터 절연막, 저장 전극, 캐패시터 절연막 및 플레이트 전극(다른 단자의 외측)이 하나의 단자의 외측으로부터 측방으로 순차적으로 형성된다. 캐패시터 절연막과 플레이트 전극은 장벽막을 매개로 접점 플러그에 접속된 저장 전극을 포위한다. 적층형 전극 구조의 경우, 장벽막을 매개로 접점 플러그에 접속된 최하부의 저장 전극을 포위 전극을 매개로 메모리셀의 최상부층까지 인출할 수 있다. 캐패시터 절연막은 탄탈륨 산화물로 한정되지 않으며, BST 또는 PZT와 같은 다른 금속 산화물을 사용해도 좋다.
전술한 바와 같이, 제4 실시예에 따르면, 텅스텐, 실리콘 및 질소로 구성되는 장벽막이 산소가 접점 플러그로 도입하는 것을 억제한다. 제4 실시예는 장벽막 형성 후의 접점 플러그 표면의 산화를 억제하고, 저장 전극과의 계면에서의 접착성의 저하를 억제하는 탁월한 효과를 실현한다. 본 발명에 따르면, 장벽막을 용이하게 형성할 수 있다.
본 발명에 따르면, 접점 플러그 표면의 산화를 억제하고, 접점 플러그를 낮은 저항으로 전극에 접속시킬 수 있으며 전극과의 계면에서의 장벽막의 접착성의 저하를 억제하는 효과를 얻을 수 있다. 또한, 본 발명에 따르면, 장벽막을 용이하게 형성할 수 있다.

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  26. 반도체 기판 위에 층간 절연막을 형성하는 공정과;
    상기 층간 절연막을 관통하여 연장하도록, 도전성 재료로 접점 플러그를 형성하는 공정과;
    상기 층간 절연막으로부터 노출된 접점 플러그의 상부면을 덮도록, 장벽막을 형성하는 공정과;
    상기 장벽막을 매개로 접점 플러그에 접속되도록, 상기 층간 절연막 위에 금속 재료로 제1 전극을 형성하는 공정과;
    상기 제1 전극 위에 절연 금속 산화물로 캐패시터 절연막을 형성하는 공정; 그리고
    상기 캐패시터 절연막 위에 제2 전극을 형성하는 공정
    을 포함하며,
    상기 장벽막은 텅스텐 질화물막과 그 텅스텐 질화물막 위에 형성된 실리콘 질화물막을 포함하고, 상기 실리콘 질화물막은 질소 소스 가스와 실리콘 소스 가스를 사용하는 열 화학적 기상 증착법에 의하여 형성되는 것인 반도체 장치 제조 방법.
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  35. 반도체 기판 위에 층간 절연막을 형성하는 공정과;
    상기 층간 절연막을 관통하여 연장하도록, 도전성 재료로 접점 플러그를 형성하는 공정과;
    상기 층간 절연막으로부터 노출된 접점 플러그의 상부면을 덮도록 장벽막을 형성하는 공정과;
    상기 장벽막을 매개로 접점 플러그에 접속되도록, 상기 층간 절연막 위에 금속 재료로 제1 전극을 형성하는 공정과;
    상기 제1 전극 위에 절연 금속 산화물로 캐패시터 절연막을 형성하는 공정; 그리고
    상기 캐패시터 절연막 위에 제2 전극을 형성하는 공정
    을 포함하며,
    상기 장벽막은 텅스텐 질화물막과 그 텅스텐 질화물막 위에 형성된 텅스텐 실리사이드막을 포함하고, 상기 텅스텐 실리사이드막은 텅스텐 소스 가스와 실리콘 소스 가스를 사용하는 열 화학적 기상 증착법에 의하여 형성되고,
    상기 텅스텐 실리사이드막은 기판의 온도를 400℃ 이상, 650℃ 이하로 설정하고, 6불화텅스텐과 실란의 분압비(WF6/SiH4)를 0.02 이상 0.3 이하로 설정하며, 실란(SiH4)의 분압을 26 Pa 이상 133 Pa 이하로 설정함으로써 형성되는 것인 반도체 장치 제조 방법.
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  37. 반도체 기판 위에 층간 절연막을 형성하는 공정과;
    상기 층간 절연막을 관통하여 연장하도록, 도핑된 폴리실리콘으로 접점 플러그를 형성하는 공정과;
    텅스텐 소스 가스 및 질소 소스 가스를 사용하는 열 화학적 기상 증착법에 의하여 접점 플러그의 상부면을 비롯하여 층간 절연막 위에 텅스텐 질화물막을 형성하는 공정과;
    상기 텅스텐 질화물막을 갖는 반도체 기판을 450℃ 이상으로 가열하고, 상기 접점 플러그의 표면을 덮도록 텅스텐 질화물 및 실리콘으로 장벽막을 형성하는 공정과;
    장벽막의 형성 후에 텅스텐 질화물막을 제거하는 공정과;
    장벽막을 매개로 접점 플러그에 접속되도록, 층간 절연막 위에 금속 재료로 제1 전극을 형성하는 공정과;
    상기 제1 전극 위에 절연 금속 산화물로 캐패시터 절연막을 형성하는 공정; 그리고
    상기 캐패시터 절연막의 위에 제2 전극을 형성하는 공정
    을 포함하는 것인 반도체 장치 제조 방법.
  38. 제37항에 있어서, 상기 텅스텐 질화물막은 과산화수소를 사용하는 습식 식각에 의하여 제거되는 것인 반도체 장치 제조 방법.
  39. 제37항에 있어서, 상기 텅스텐 질화물막은 초기 단계에서 텅스텐 질화물막 형성 표면 위로 텅스텐 소스 가스만을 공급하고, 그 후에 텅스텐 소스 가스와 함께 질소 소스 가스를 공급함으로써 형성되는 것인 반도체 장치 제조 방법.
  40. 반도체 기판 위에 층간 절연막을 형성하는 공정과;
    상기 층간 절연막을 관통하여 연장하도록, 도전성 재료로 접점 플러그를 형성하는 공정과;
    상기 층간 절연막으로부터 노출된 접점 플러그의 상부면을 덮도록, 장벽막을 형성하는 공정과;
    상기 장벽막을 매개로 접점 플러그에 접속되도록, 상기 층간 절연막 위에 금속 재료로 제1 전극을 형성하는 공정과;
    상기 제1 전극 위에 절연 금속 산화물로 캐패시터 절연막을 형성하는 공정; 그리고
    상기 캐패시터 절연막 위에 제2 전극을 형성하는 공정
    을 포함하며,
    상기 장벽막은 적어도 두 개의 층으로 형성되고, 이들 층 중 하나의 층은 텅스텐 질화물로 형성되고, 나머지 층은 텅스텐 질화물 층 위에 형성되는 막으로서, 텅스텐과 질소 중에서 선택된 적어도 하나와 실리콘을 포함하며,
    상기 나머지 층은 실리콘 텅스텐 질화물을 포함하는 것인 반도체 장치 제조 방법.
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