KR19980063392A

KR19980063392A - 반도체 메모리 및 그 제조방법

Info

Publication number: KR19980063392A
Application number: KR1019970036925A
Authority: KR
Inventors: 마사아끼 나까바야시
Original assignee: 세끼자와 다다시; 후지쓰 가부시끼가이샤
Priority date: 1996-12-11
Filing date: 1997-08-01
Publication date: 1998-10-07
Also published as: US6337238B1; KR100281017B1; JP3454058B2; JPH10173138A; US5905278A

Abstract

본 발명은 신뢰성 및 특성이 우수한 강유전체막이나 고유전체막을 사용한 DRAM이나 FRAM장치를 얻는 것을 과제로 한다.

강유전체막이나 고유전체막을 사용한 메모리 구조에 있어서, 커패시터 하층 전극에 Ir이나 IrO₂나 Ru와 RuO₂의 적층 구조를 사용한다. 또는 Pt-Ir합금을 사용한다.

Description

반도체 메모리 및 그 제조방법

본 발명은 강유전체막이나 고유전체막을 사용한 DRAM(Dynamic Random Access Memory)나 FRAM(Ferroelectric Random Access Memory) 장치에 관한 것이다.

근년에 메모리 소자의 고집적화에 따라 강유전체막이나 고유전체막 등의 유전율이 높은 커패시터막을 사용하여 미세화를 도모한 DRAM이 주목되고 있다. 도 그 불휘발성이나 접근시간(access time)의 빠른 때문에 강유전체막을 사용한 FRAM이 주목되고 있다.

고유전체막으로서는 (Ba, Sr)TiO₃(이하 BST라 한다), SrTiO₃(이하 STO라 한다)가, 강유전체막으로서는 Pb(Zn, Ti)O₃(이하 PZT라 한다) 등의 복합 산화물이 잘 알려져 있다.

이들 강유전체막이나 고유전체막은 현재 DRAM의 커패시터 절연막으로서 사용되고 있는 실리콘 질화막이나 실리콘 산화막과는 다른 성질을 갖기 때문에, 이들 종래에 사용되고 있던 절연막과는 다른 여러 가지 문제가 있었다.

이하, 그 문제점에 대해 설명한다.

도 13은 종래기술에 의해 형성된 강유전체막 등을 사용한 메모리소자의 셀부의 모식 단면도이다. 그리고 간단히 하기 위해 상부 전극에 국소배선을 배선한 공정까지를 나타내었으며, 실제로는 그 위에 층간 절연막이나 Al에 의한 상층배선이나 패시베이션막(passivation film)이 형성되지만 생략하고 있다.

도 13중의 101은 실리콘기판, 102는 필드 절연막, 103은 게이트 절연막, 104는 게이트 전극, 105, 106은 소스·드레인 확산층, 107은 제1의 층간 절연막, 108은 비트선, 109는 제2의 층간 절연막, 110은 커패시터의 하부 전극, 111은 커패시터 절연막, 112는 커패시터의 상부 전극, 113은 제3층의 층간 절연막, 114는 국부 내부접속배선이다.

이 강유전체 메모리는 개략 이하와 같은 공정으로 형성된다.

우선 실리콘기판(101)상에 필드 산화막(102)으로 형성된 메모리셀 영역의 소자형성 영역에 게이트 절연막(103), 게이트 전극(104) 및 소스·드레인 확산층(105, 106)으로 된 MOS 트랜지스터를 형성한다.

이어서 실리콘 산화막(107)을 형성하고, 주지의 포토리소그래피법을 이용하여 비트선에 접속하는 한 쪽의 소스·드레인 확산층(105)상에 접촉구멍을 형성한다.

다음에 소스·드레인 확산층(105)과 접촉하도록 텅스텐 실리사이드 등의 비트선(108)을 형성한다.

다음에 실리콘 산화막(109)을 형성한다.

다음에 하부 전극이 되는 티탄막과 플라티늄막을 순차적으로 형성한다. 그리고 이후에는 적층막의 기재방법으로서, 예를 들어 상층이 플라티늄막, 하층이 티탄막의 경우에는 Pt/Ti와 같이 기재한다.

다음에 주지의 포토리소그래피법을 이용하여 하부 전극 패턴을 형성하기 위한 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 이온 밀링법에 의해 Pt/Ti 전극을 에칭하여 필드 영역(102)상의 실리콘 산화막(109)상에 하부 전극 패턴(110)을 형성한다.

다음에 레지스트를 제거한 후, 강유전체인 PZT를 RF 스퍼터링법 등에 의해 형성하고, 레지스터 패턴을 사용하여 이온 밀링법에 의해 PZT박을 에칭하여 커패시터 절연막(111)을 형성한다.

다음에 상부 전극이 되는 플라티늄막을 형성하고, 하부 전극 형성과 마찬가지 방법에 의해 이온 밀링법에 의해 에칭 제거하여 상부 전극(112)을 형성한다.

다음에 실리콘 산화막으로 된 층간 절연막(113)을 형성하고, 다른 쪽 소스·드레인 확산층(106)상과 상부 전극(112)상에 접촉용의 관통구멍을 형성한다.

다음에 반응성 스퍼터링법 등을 이용하여 질화 티탄막을 형성하고, 패턴화하여 국부 내부접속이 되는 배선층(114)을 형성한다. 이에 따라 커패시터 전극인 상부 전극(112)과 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽(106)이 접속되어 셀 구조가 형성된다.

종래의 메모리셀 구조에서는 상기 도 13에 나타낸 바와 같이 메모리셀을 구성하는 트랜지스터의 확산층(106)과 커패시터 전극간의 접속은 국부 내부접속으로 상부 전극(112)측에서 이루어진다.

그러나 집적도를 높이기 위해서는 도 14에 모식적으로 나타낸 바와 같이 트랜지스터의 확산층(106)과 캐퍼시터 전극간의 접속을 확산층상의 도전체 플럭(115)을 사용하여 하부전극(110)측에서 이루어지게 하여, 트랜지스터상에 커패시터 구조를 적층함이 요구된다.

본 구조의 제조방법은 대략 하기와 같다.

실리콘 산화막(109)의 형성까지는 도 13의 설명과 같은 방법으로 실시한다. 그리고 도면중의 도 13중의 것에 상당하는 것은 같은 기호를 붙이고 있다.

실리콘 산화막(109)을 형성한 후, 다른 쪽 소스·드레인 확산층(106)상에 접촉구멍을 형성하고, 예를 들어 n형 실리콘층을 매립 플럭(115)을 형성한다.

다음에 탄탈륨막과 플라티늄막과 PZT막을 순차적으로 형성하고 패턴화하여 하부 전극(110)과 커패시터 절연막(111)을 플럭상에 형성한다.

다음에 CVD 산화막(116)을 형성하고, 커패시터 절연막상에 구멍을 형성한 후, 플라티늄막을 형성하여 상부 전극을 형성한다.

이에 따라 커패시터 전극인 하부 전극(110)과 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽(106)이 접속되어 셀 구조가 형성된다.

그리고 여기서 하부 전극으로는 Pt/Ta 구조를 사용하는 것은, Ti를 사용한 경우에는 플럭(115)으로 부터 실리콘이 비져 나와서 하부 전극(110)과 커패시터 절연막(111) 사이에 SiO₂가 형성되는 데 비해, Ta의 경우에는 이와 같은 형상을 방지할 수 있기 때문이다.

그러나 상기와 같은 메모리셀 구조에서는 하기와 같은 문제가 있었다.

우선 Pt/Ti 전극을 사용한 경우의 문제점에 대해 설명한다.

커패시터 절연막에서는 PZT를 사용한 경우에는 PZT의 성분은 일반적으로 RF 스퍼터링법을 이용하여 산소를 함유한 분위기에서 이루어진다. 이때 PZT로부터 하부 전극의 Pt/Ti 전극의 연이나 산소가 확산된다.

또 막질의 향상이나 개선을 위하여 성장후에 산소 분위기중에서 어닐링하는데, 이와 같은 어닐링에 의해서도 산소가 하부 전극에 확산한다.

Pt나 Ti에는 이들 물질의 확산을 지지하는 능력이 부족하기 때문에, 이들 전극을 통해서 하측의 플럭 영역까지 도달해버린다.

확산층상의 플럭으로서 실리콘 등이 사용되는 경우에는 산소의 확산 때문에 플럭 표면이 산화되어, 실리콘 플럭과 Pt/Ti 전극간의 계면에 실리콘 산화막 등의 절연막이 형성되므로, 저항접촉을 할 수 없는 문제가 있었다.

또 PZT로부터 연이 빠져 나옴으로써 PZT의 조성이 어긋나고 말아서, 강유전 특성이나 고유전특성을 상실하고 마는 문제가 있었다.

또한 Pt 층 및 Ti층을 확산한 연(Pb)이 산화하여 PbO가 되어, Pt층과 Ti층의 계면이나 Ti층과 하지의 절연막의 계면에 형성되기 때문에, 이들 계면에서 벗겨지는 문제도 있었다.

커패시터 절연막으로서 BST막을 형성할 경우에는 스퍼터링법에서는 약 500℃, CVD법에서는 약 600℃ 정도의 기판 온도가 필요하게 되어 있다. 이는 BST 등의 복합 산화물을 고유전체로서 사용하기 위해서는 결정화할 필요가 있기 때문이다.

이때 PZT의 성장과 마찬가지로 산소 분위기가 사용되기 때문에, 산소가 BST막으로부터 하부 전극의 Pt/Ti를 통해서 빠져 나간다. 따라서 PZT 성장의 경우와 마찬가지로 실리콘 플럭과 Pt/Ti 전극간의 계면에 실리콘 산화막이 생기기 때문에 저항접촉을 할 수 없는 문제가 있었다.

다음에 Pt/Ta 전극을 사용할 경우의 문제점에 대해 설명한다.

상술한 바와 같이 Pt막은 산소의 확산을 저지하는 능력이 낮기 때문에 PZT막이나 BST막을 형성할 때나, 그 후의 산소 어닐링 등에 의해 산소는 Pt막을 투과하여 Ta막 표면까지 도달한다.

이 때문에 Pt막과 Ta막 사이에 Ta₂O₅가 형성되고 말아서, 커패시터 구조는 Ta 전극, Ta₂O₅막, Pt 전극, BST막, 상부 전극과 같은 구조가 되어, 커패시터를 직렬로 배치한 구조가 된다.

Ta₂O₅막은 SiO₂막에 비하면 유전율은 높으나, BST 등에 비해 1자리 정도 유전율이 낮다. 따라서 유전율이 낮은 Ta₂O₅막분 만큼 용량이 감소해버리는 문제가 있었다.

도 1은 켈빈접촉을 설명한 평면도.

도 2는 켈빈접촉의 I-V특성을 나타낸 도면.

도 3은 오거분석(Auger spectroscopy)의 결과를 나타낸 도면(1).

도 4는 오거분석의 결과를 나타낸 도면(2).

도 5는 오거분석의 결과를 나타낸 도면(3).

도 6은 본 발명의 제1실시예를 나타낸 모식공정 단면도(1).

도 7은 본 발명의 제1실시예를 나타낸 모식공정 단면도(2).

도 8은 본 발명의 제1실시예를 나타낸 모식공정 단면도(3).

도 9는 본 발명의 제2실시예를 나타낸 모식공정 단면도(1).

도 10은 본 발명의 제2실시예를 나타낸 모식공정 단면도(2).

도 11은 본 발명의 제2실시예를 나타낸 모식공정 단면도(3).

도 12는 본 발명의 제3실시예를 나타낸 모식공정 단면도.

도 13은 종래기술을 설명하는 모식 단면도(1).

도 14는 종래기술을 설명하는 모식 단면도(2).

(수단)

상기 과제는 1 도전형 반도체기판상에 게이트 절연막을 통해서 형성되어 워드선에 접속되는 MIS 트랜지스터의 게이트 전극과, 상기 게이트 전극 양측의 1 도전형 반도체기판중에 형성된 상기 MIS 트랜지스터의 소스·드레인이 되는 반대 도전형의 확산층과, 상기 확산층의 한 쪽에 접속된 비트선과, 상기 MIS 트랜지스터를 포함한 상기 반도체기판상의 형성된 절연막과, 상기 절연막에 형성된 상기 확산층의 다른 쪽에 달하는 접촉구멍과, 상기 접촉구멍내에 매립된 매립 도전층과, 상기 매립 도전층을 포함한 상기 절연막상에 형성되어 상기 매립 도전층에 전기적으로 접속된 Ir층과 상기 Ir층상에 형성된 IrO₂층을 포함한 하층 전극과, 상기 하층 전극 표면에 형성된 커패시터 절연막과, 상기 커패시터 절연막 표면에 형성된 상층 전극을 갖는 것을 특징으로 하는 반도체 메모리에 의해 해결된다.

또 1 도전형 반도체기판상에 게이트 절연막을 통해서 형성되어 워드선에 접속되는 MIS 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 1 도전형 반도체기판중에 형성된 상기 MIS 트랜지스터의 소스·드레인이 되는 반대 도전형의 확산층을 형성하는 공정과, 상기 확산층의 한 쪽에 접속된 비트선과, 상기 MIS 트랜지스터를 포함한 상기 반도체기판상에 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막에 형성된 상기 확산층의 다른 쪽에 달하는 접촉구멍을 형성하는 공정과, 상기 접촉구멍내에 매립 도전층을 매립하는 공정과, 상기 매립 도전층을 포함한 상기 제1의 절연막상에 Ir층을 형성하는 공정과, 상기 Ir층상에 IrO₂층을 형성하는 공정과, 상기 Ir층과 상기 IrO₂층을 패턴화하여 상기 매립 도전층을 포함한 상기 절연막상에 하층 전극을 형성하는 공정과, 상기 하층 전극 표면을 포함한 영역에 제2의 절연막을 형성하는 공정과, 상기 제2의 절연막을 패턴화하여 커패시터 절연막을 형성하는 공정과, 상기 커패시터 절연막 표면을 포함한 상기 반도체기판상에 도전층을 형성하는 공정과, 상기 도전층을 패턴화하여 상층 전극을 형성하는 공정을 포함함을 특징으로 하는 반도체 메모리의 제조방법에 의해 해결된다.

(작용)

Ir/IrO₂/Ir 전극을 사용할 때의 산소 확산의 억제효과를 하기와 같은 실험에 의해 조사하였다.

도 1에 나타낸 바와 같은 켈빈접촉저항을 사용하여 실리콘과 Ir/IrO₂/Ir 전극간의 접촉저항의 산소 어닐링에 의한 변화를 조사하였다. 산소의 확산이 억제되면 실리콘과 전극간의 계면에 실리콘 산화막의 형성이 억제되어, 켈빈접촉부의 I-V 특성은 저항성이 된다.

도 1의 패트(D1)로부터 패드(D2)로 이어지는 층은 확산층이며, 패드(N1)로부터 패드(N2)로 이어지는 층은 Ir층이다. 이들 2개의 층은 접촉구멍(CH)으로 접촉되어 있다.

측정은 D1과 N2 사이에 전압을 인가하고, D2와 N1 사이의 전류를 측정하여 실시하였다.

시료는 n형의 저항률 15Ω㎝의 실리콘기판에 켈빈접촉 패턴에 맞추어 인을 50Kev의 가속 에너지로 5×10¹⁵㎝^-2의 선량으로 이온 주입하여 n형 확산층을 형성하였다. 그 후에 활성화시키기 위하여 900℃의 질소 분위기중에서 20분간 어닐링하였다.

이어서 층간 절연막으로서 CVD 산화막을 형성하고, 0.72㎛ 지름의 접촉구멍을 형성한 후, 저면에 Ti를 20㎚, Ir를 50㎚, IrO₂를 100∼200㎚, 상층의 Ir를 50㎚ 형성하였다.

본 접촉 구조에서 어닐링하여 접촉저항 증가의 유무를 조사하였다. 어닐링 조건은 600℃, 1기압에서 O₂유량 5SLM(Standard Liter per Minute)으로 하고, 어닐링시간은 10초 및 60초로 할당하였다.

도 2는 이 어닐링에 의한 켈빈접촉저항의 특성을 나타낸 I-V특성이다. 도 2중의 ○표는 60초, ●표는 10초의 어닐링에 의한 I-V특성을 나타낸다. 양 어닐링이 다 같이 측정점이 겹쳐 있으나, 어닐링시간을 10∼60초로 할당하여도 I-V특성은 직선적이어서, 접촉특성이 저항접촉임을 알 수가 있다.

즉 Ir과 IrO₂의 적층 구조를 사용함으로써 산소의 확산을 방지할 수 있음을 알 수 있었다.

다음에 Pt-Ir 합금을 사용했을 경우의 산소 확산의 억제효과를 하기와 같은 실험에 의해 조사하였다.

시료로서 실리콘 웨이퍼상에 스퍼터링법을 이용하여 티탄막 20㎚와 질화 티탄막 50㎚와 이리듐 10중량%를 함유한 백금 이리듐 합금 100㎚를 순차적으로 성막하고, Pt-Ir/TiN/Ti 구조를 작성하였다.

이어서 산소 분위기중에서 1기압으로, 400℃, 500℃, 600℃의 온도에서 어닐링하였다. 각 어닐링시간은 30분으로 하였다.

도 3∼도 5에 오거 전자분광법(Auger Electron Spectroscopy : 이후 AES라 한다)을 이용해서 측정한 각 원소의 깊이방향 분석을 나타낸다.

도 3, 도 4로부터 알 수 있는 바와 같이 400℃, 500℃ 어닐링에서는 Pt-Ir/TiN/Ti 구조내에서 산소를 거의 검출할 수 없다. 이에 대해 도 5에 나타낸 600℃ 어닐링에서는 표면 근방에서 약간 산소 농도가 높아지나, 내부로 갈수록 농도가 내려가다 거의 검출할 수 없게 되어 있다. 이는 백금 이리듐 합금에 의해 산소의 확산을 방지할 수 있다는 것을 나타낸다

또 본 발명자는 이리듐의 농도를 여러 가지로 변경해서 실험한 결과, 백금중에 중량%로 10% 이상의 이리듐을 혼입한 백금 이리듐 합금을 사용하면 산소의 확산을 억제할 수 있음을 알았다.

그리고 원료 입수의 용이성 등을 고려하면 이리듐의 함유량은 10∼50중량% 정도가 바람직하며, 가능하면 10중량% 정도가 요망된다.

(실시예)

도 6∼도 8의 모식공정 단면도를 토대로 본 발명의 제1실시예를 설명한다. 먼저 도 6a에 나타낸 바와 같이 p형 실리콘기판(11)상에 주지의 실리콘 프로세스를 이용해서, 필드 산화막(12)이 형성된 메모리셀 영역의 소자형성 영역상에 게이트절연막(13), 게이트 전극(14) 및 n형 소스·드레인 확산층(15, 16)으로 되는 MOS 트랜지스터를 형성한다.

이어서 실리콘 산화막(17)을 형성하고, 주지의 포로리소그래피법을 이용해서 비트선에 접속하는 한쪽의 소스·드레인 확산층(15)상에 접촉구멍을 형성한다.

이어서 CVD법을 이용해서 텅스텐 실리사이드막을 형성하고 패턴화하여 소스·드레인 확산층(15)과 접촉하도록 비트선(18)을 형성한다.

다음에 도 6b에 나타낸 바와 같이 실리콘 산화막(19)을 형성하고 CMP(Chemical Mechanical Polishing)법을 이용해서 평탄화한다. 그리고 평탄화법은 건식 애칭법을 이용한 전면 에치 백을 사용하여도 상관없으며, 공정상 평탄화가 필요하지 않으면 특히 평탄화공정을 포함하지 않아도 된다.

이어서 실리콘 산화막(19) 및 실리콘 산화막(17)을 선택적으로 에칭 제거하여, 다른 쪽 소스·드레인 확산층(16)에 도달하는 접촉구멍(20)을 형성한다.

다음에 도 6c에 나타낸 바와 같이 CVD법을 이용해서 인을 불순물로서 함유한 n형 도프 비정실 실리콘막(21)을 형성하여, 접촉구멍(20)을 매립한다.

다음에 도 7a에 나타낸 바와같이 건식에 침법을 이용하여 전면에칭하여 실리콘 산화막(19)상의 비정질 실리콘막(21)을 제거하고, 접촉구멍(20)내에 실리콘 플럭(22)을 형성한다.

그리고 이 때, 건식 에칭법 대신에 이전에 절연막의 평탄화에 이용했던 CMP법을 이용하여도 상관없다.

이어서 티탄 타겟을 사용한 PVD법에 의해 Ti막을 20㎚ 형성하고, 다음에 같은 타겟으로 질소 가스를 도입한 반응 스퍼터링법을 이용함으로써 TiN막을 50㎚ 형성한다.

이 Ti막 및 TiN막은 반드시 필요한 것은 아니지만, TiN막은 실리콘 플럭으로부터의 실리콘의 확산을 방지하는 효과가 있고, 또 Ti막은 실리콘 플럭과의 접촉저항을 낮추는 효과가 있기 때문에 , 실리콘을 플럭으로서 사용할 경우에는 있는 편이 바람직하다.

이어서 이리듐 타겟을 사용한 PVD법에 의해 Ir막을 50㎚ 형성하고, 다음에 같은 타겟을 사용해서 산소 가스를 도입한 반응 스퍼터링법을 이용함으로써 IrO₂막을 100㎚ 형성한다. 또한 산소 가스의 도입을 정지한 상태에서 다시 Ir막을 50㎚형성한다.

이상의 공정에 의해 Ir/IrO₂/Ir/TiN/Ti 구조로 된 도전층(23)이 형성된다.

이어서 PZT 타켓을 사용한 RF 스퍼터링법에 의해 비가열상태에서 10∼20%의 산소를 함유한 분위기중에서 PZT막(24)을 180㎚ 형성한다.

다음에 도 7b에 나타낸 바와 같이 주지의 포토리소그래피법을 이용해서 하부 전극 패턴을 형성하기 위한 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 이온 밀링법에 의해 PZT막(24)과 Ir, IrO₂, Ir막을 에칭하고, 이어서 클로로포름(CH₃Cl)과 Cl₂를 반응 가스로 한 RIE(Reactive Ion Etching)법에 의해 TiN과 Ti막을 에칭하여 하부 전극(25)와 커패시터 절연막(26)을 형성한다.

이어서 레지스트를 애싱(ashing)하여 제거한다.

다음에 도 7c에 나타낸 바와 같이 실리콘 산화막(27)을 CVD법에 의해 형성하고, 커패시터 절연막(26)의 상부의 실리콘 산화막(27)을 선택적으로 제거하여 구멍(28)을 형성한다.

다음에 도 8a에 나타낸 바와 같이 PVD법에 의해 플라티늄을 50㎚ 형성하고, 이온 밀링법 등을 이용해서 패턴화하여 상부 전극(29)을 형성한다.

다음에 도 8b에 나타낸 바와 같이 실리콘 산화막으로 된 층간 절연막(30)이나 Al 배선층(31)을 형성하여, FRAM 메로리셀을 형성한다.

본 실시예에서는 하부 전극으로서 Ir/IrO₂/Ir/TiN/Ti 구조를 사용하였기 때문에, PZT 형성시에 산소의 영향을 하부 전극으로 방지할 수가 있으며, 실리콘 플럭(22)의 표면이 산화되는 일이 없어서, 양호한 접촉특성을 얻을 수가 있다.

또 IrO₂막을 사용하고 있기 때문에 PZT로부터의 하부 전극에 대한 염의 확산을 방지할 수도 있다.

다음에 도 9∼도 11의 모식공정 단면도를 토대로 본 발명의 제2실시예를 설명한다. 이들 도면에서 도 6∼도 8과 같거나 상당하는 기호에 대해서는 같은 기호를 붙이고 있다.

우선 도 9a에 나타낸 바와 같이 p형 실리콘기판(11)상에 필드 산화막(12)이 형성된 메모리셀 영역의 소자형성 영역을 형성한다.

이어서 게이트 절연막(13), 게이트 전극(14) 및 실리콘 산화막(32)을 순차적으로 형성하고 패턴화하여, 게이트 전극(14)상에 실리콘 산화막(32)을 갖는 전극구조를 형성한다.

이어서 이온 주입법에 의해 n형 소스·드레인 확산층(15, 16)을 형성하여 MOS 트랜지스터를 형성한다.

다음에 도 9b에 나타낸 바와 같이 실리콘 산화막(17)을 형성하고, 비트선에 접속하는 쪽의 소스·드레인 확산층(15)상의 실리콘 산화막을 이방성 에칭함으로써, 자기정합적으로 접촉구멍(33)을 형성한다. 이 때 게이트 전극(14)은 전극상의 실리콘 산화막(32)과, 실리콘 산화막(17)을 이방성 에칭함으로써 얻어진 측벽에 의해 덮어진다.

다음에 도 9c에 나타낸 바와 같이 CVD법을 이용해서 텅스텐 실리사이드막을 형성하고 패턴화하여, 소스·드레인 확산층(15)과 접촉하도록 비트선(18)을 형성한다.

다음에 도 10a에 나타낸 바와 같이 실리콘 산화막(19)를 형성하고, CMP(Chemical Mechanical Polishing)법을 이용해서 평탄화한다.

다음에 도 10b에 나타낸 바와 같이 CVD법을 이용해서 인을 불순물으로 함유한 n형 도프 비정지 실리콘막(21)을 형성하여, 접촉구멍(20)을 매립한다.

다음에 건칙 에칭법을 이용해서 전면을 에칭하여, 실리콘 산화막(19)상의 비정질 실리콘막(21)을 제거하여 접촉구멍(20)내에 실리콘 플럭(22)을 형성한다.

이어서 티탄 타겟을 사용한 PVD법에 의해 Ti막을 20㎚ 형성하고, 다음에 같은 타겟을 질소 가스를 도입한 반응 스퍼터링법을 이용함으로써 TiN막을 50㎚ 형성한다.

이어서 플라티늄과 이리듐의 합금 타겟을 사용한 PVD법에 의해 Pt-Ir막을 100㎚ 형성하여, Pt-Ir/TiN/Ti 구조로 된 도전층(23)이 형성된다. 여기서 이리듐의 농도는 10중량% 이상을 사용할 수가 있으며, 바람직하기는 10∼50중량%, 더욱 바람직하기는 10중량% 정도를 사용하는 것이 요망된다.

다음에 도 11a에 나타낸 바와 같이 주지의 포토리소그래피법을 이용해서 하부 전극 패턴을 형성하기 위한 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 이온 밀링법에 의해 Pt-Ir를 에칭하고, 이어서 클로로포름과 Cl₂의 혼합 가스를 사용한 RIE법에 의해 TiN과 Ti막을 에칭하여 하부 전극(25)을 형성한다.

이어서 레지스트를 애싱하여 제거한 후, BST 타겟법을 이용한 RF 스퍼터링법에 의해 500℃∼600℃로 가열한 상태에서 10∼20%의 산소를 함유한 분위기중에서 BST막을 180㎚ 형성하고, 이어서 PVD법에 의해 플라티늄 50㎚ 형성한다.

이어서 상부 전극 패턴을 형성하기 위한 레지스트 패턴을 형성하고, 이온 밀링법 등을 이용해서 플라티늄과 BST막을 에칭 제거하여 상부 전극(29)과 커패시터 절연막(26)을 형성한다.

다음에 도 11b에 나타낸 바와 같이 실리콘 산화막으로 된 층간 절연막(30)이나 Al 배선층(31)을 형성하여 DRAM 메모리셀을 형성한다.

본 실시예에서는 하부 전극으로서 Pt-Ir/TiN/Ti 구조를 사용하였기 때문에, BST 형성시나 그 후의 결정화 어닐링 등에 의한 산소의 영향을 하부 전극으로 방지할 수가 있으며, 실리콘 플럭(22)의 표면이 산화되는 일이 없어서, 양호한 접촉특성을 얻을 수가 있다. 또한 제1실시예에 비해 단층 구조로 마찬가지 효과를 얻을 수 있기 때문에 공정 단축이나 박막화의 점에서 유리하다.

또한 본 실시예에서는 비트선의 접촉구멍(33)을 뚫을 때에 실리콘 산화막 측벽을 사용하였으나, 게이트 전극(14)을 실리콘 질화막으로 덮는, 소위 질화막 스페이서 셀프 얼라인 접촉법을 이용하여도 상관 없음은 물론이다.

제1실시예와 제2실시예에서는 커패시터 절연막과 하부 전극의 구조를 각각 다르게 하고 있으나, 제1실시예의 하부 전극에서는 Pt-Ir 합금을 사용하여도, 제2실시예의 하부 전극으로서 Ir/IrO₂/Ir 구조를 사용하여도 상관이 없으며, 커패시터 절연막으로서 BST, PZT 뿐만 아니라 다른 복합 산화막 강유전체막이나 고유전체막을 사용할 수도 있다.

여기서 제1실시예에 나타낸 Ir/IrO₂/Ir 구조의 상층의 Ir는 그 상층에 오는 PZT 막의 배향성을 정돈하는 역할을 한다. IrO₂는 다결정이기 때문에 직접 PZT막을 형성하면 배향성이 흐터지고 말아서, 리크특성이나 피로특성 등의 강유전체특성의 열화가 관찰된다. 이에 비해 IrO₂상에 Ir를 형성하면 Ir가 배향성을 가지기 때문에 PZT막의 배향성을 정돈할 수가 있으므로 강유전체특성상 바람직하다.

따라서 강유전체특성을 필요로 하는 PZT 등의 강유전체막을 사용할 경우에는 IrO₂상에 Ir를 형성해 두는 것이 바람직하나, 강유전체특성을 필요로 하지 않는 BST 등의 고유전체막의 경우에는 특히 상층의 Ir을 형성하지 않아도 상관없다.

또한 상기 Ir/IrO₂/Ir 구조의 하층의 Ir는 그 하층에 있는 TiN막이나 실리콘 등이 IrO₂성장중에 산화되는 것을 방지하는 역할을 한다. 따라서 Ir/IrO₂/Ir 구조의 하층의 도전층이 산화되지 않거나, 산화되어도 소자특성에 악영향을 미치는 것이 아니면, 하층의 Ir은 없어도 좋다.

또 제2실시예에서 나타낸 Pt-Ir 합금에서는 IrO₂층이 없으나, 실제로는 PZT 막 등의 연을 함유한 강유전체막이나 고유전체막의 하부 전극으로서도 유효하게 사용할 수 있었다.

본 발명자의 실험에 의하면 PZT막과 Pt-Ir 합금간의 계면에는 Ir의 농도가 높아지고, Pt의 농도가 내려가는 것이 관찰되었다. 그리고 계면에 축적된 Ir가 PZT의 성장이나 산소 어닐링시에 산화되어 IrO₂가 형성된다. 이것이 Pb의 확산을 방지하는 역할을 수행하는 것으로 생각된다.

또한 전극재료로서는 I r 뿐만 아니라 Ru도 마찬가지 효과를 얻을 수가 있다. 단 RuO₂는 IrO₂에 비해 Rb의 확산저지능력이 뒤떨어지기 때문에, 특히 PZT 등의 Pb를 함유한 재료에 대해서는 Ir계의 합금이나 전극 구조를 사용하는 것이 바람직하다.

상기 제1, 제2실시예에서는 Ir 전극이나 Pt 전극의 에칭은 이온 밀링법을 이용해서 실시하였다.

플라티늄이나 이리듐은 증기압이 높은 화합물이 아니기 때문에, 이들 재료를 사용할 경우에는 이온 밀링법이나 스퍼터에칭법 등으로 패턴화하여야 한다. 그러나 Ru의 산화물인 RuO₄는 증기압이 높은 기체이기 때문에, Ru나 RuO₂등을 전극으로서 사용할 경우에는 에칭 가스로서 산소 가스를 사용할 수가 있다.

단 산소 가스는 레지스트도 애싱하여 제거해버리기 때문에 마스크로서 사용할 수가 있다. 따라서 이와 같은 경우에는 산화막 등을 마스크로서 사용하면 된다.

도 12는 본원 발명의 제3실시예를 나타낸 도면이며, Ru나 RuO₂등을 전극으로서 사용한 경우의 전극의 에칭방법에 관한 것이다.

앞서 설명한 바와 같이 Ru나 RuO₂등을 전극으로서 사용할 경우에는 산화막을 마스크로 하여 산소 가스로 패턴화할 수가 있다.

그러나 산화막을 마스크로서 사용할 경우에는 산화막 형성시에 산소의 영향에 의해 Ru나 RuO₂가 산화되고, 이들 전극 표면에 노출된 결정면에 의해 산화반응의 차이에 따라 산화막 두께가 변화하기 때문에 표면이 거칠어졌다.

특히 하부 전극으로서 사용할 경우에는 전극 표면의 요철에 의한 전계 집중에 의해 리크가 생기는 문제라든가, 커패시터 용량을 감소시키지 않게 하기 위해 산화막을 제거할 필요때문에 공정수가 증가하는 문제가 있다.

제3실시예는 이와 같은 문제를 해결하는 방법을 나타낸 것이다.

제2실시예와 마찬가지 방법으로 도 10b에 나타낸 바와 같이 하부 전극을 형성한다. 단 본 실시예에서는 하부 전극 구조로서 Pt-Ir 대신에 Ru/RuO₂/Ru/TiN/Ti를 사용하고 있다.

다음에 도 12a에 나타낸 바와 같이 하부 전극(25)상에 Pt마스크(34)를 형성한다. Pt 마스크 PVD법에 의해 플라티늄막을 형성한 후에 레지스트를 마스크로 하여 이온 밀링법을 이용해서 패턴화한다.

다음에 도 12b에 나타낸 바와 같이 Pt 마스크(34)를 마스크로하여 산소가스를 사용하여 RIE법으로 이방성 에칭을 하여 Ru/RuO₂/Ru를 선택적으로 에칭 제거한다.

이어서 마찬가지로 Pt 마스크(34)를 마스크로 하여 클로로포름과 Cl₂의 혼합가스를 사용한 RIE법에 의해 TiN과 Ti막을 에칭 제거한다.

이어서 제2실시예와 마찬가지로 BST막이나 PZT막 등의 커패시터 절연막(26)과 상부 전극(29)을 형성한다.

본 실시예에서는 플라티늄을 마스크로 사용함으로써 하부 전극을 산소 가스를 사용하여 에칭 제거할 수가 있다. 더구나 Pt는 도전성의 막이기 때문에 전극의 일부로서 사용할 수가 있어서, 하부 전극상에 남긴 상태에서 커패시터 절연막을 형성할 수가 있으므로 공정수가 증가하지 않는다.

그리고 본 실시예에서는 플라티늄을 예로 들어 설명하였지만, 산소와 반응하여 제거되지 않는 물질로서 도전성을 유지할 수 있는 물질이면 마찬가지 효과를 얻을 수가 있다.

또 하부 전극으로서 Ru의 합금을 사용하였으나, Ir의 합금을 사용하여도 마찬가지 효과가 얻어진다.

본 발명의 실시예에서 Ir, IrO₂, Ru나 RuO₂막의 형성방법으로서 PVD법을 이용하였으나, CVD법을 이용하여도 형성할 수가 있다.

본 발명의 실시예에서 대표적인 유전체막으로서 BST막과 PZT막에 대해 설명하였으나, 이들 대신에 SrTiO₃, SrBi₂(Nb, Ta)₂O₉, Pb(Zr, Ti)O₃, (Pb, Ln)(Zr, Ti)O₃등의 고유전체막이나 강유전체막에도 마찬가지로 적용할 수 있다.

본 발명에 의하면 강유전체막이나 고유전체막을 사용한 메모리 구조에 있어서, 커패시터 유전막 형성시나 그 후의 결정화 어닐링 등에 의한 산소의 영향을 하층 전극으로 방지할 수가 있으며, 커패시터의 하층 전극과 확산층상의 도전층 플럭간의 양호한 접촉특성을 얻을 수가 있다.

또 연을 함유한 커패시터 절연막에 있어서도 연의 확산을 방지할 수 있기 때문에, 커패시터 절연막의 조성변동에 의한 특성의 열화를 방지할 수가 있다.

또한 하층 또는 상층 전극의 에칭을 공정을 증가하는 일이 없이 확실하게 실시할 수가 있으므로, 메모리제품의 신뢰성이나 수율 향상에 기여하는 바가 크다.

Claims

1 도전형 반도체기판상에 게이트 절연막을 통해서 형성되어 워드선에 접속되는 MIS 트랜지스터의 게이트 전극과,

상기 게이트 전극 양측의 1 도전형 반도체기판중에 형성된 상기 MIS 트랜지스터의 소스·드레인이 되는 반대 도전형의 확산층과,

상기 확산층의 한 쪽에 접속된 비트선과,

상기 MIS 트랜지스터를 포함한 상기 반도체기판상의 형성된 절연막과,

상기 절연막에 형성된 상기 확산층의 다른 쪽에 달하는 접촉구멍과,

상기 접촉구멍내에 매립된 매립 도전층과,

상기 매립 도전층을 포함한 상기 절연막상에 형성되어 상기 매립 도전층에 전기적으로 접속된 Ir층과 상기 Ir층상에 형성된 IrO₂층을 포함한 하층 전극과,

상기 하층 전극 표면에 형성된 커패시터 절연막과,

상기 커패시터 절연막 표면에 형성된 상층 전극을 갖는 것을 특징으로 하는 반도체 메모리.

제1항에 있어서, 상기 커패시터 절연막은 강유전체 또는 고유전체 재료인 것을 특징으로 하는 반도체 메모리.

제1항에 있어서, 상기 하층 전극은 상기 IrO₂층상에 형성된 Ir층을 더 포함한 것을 특징으로 하는 반도체 메모리.

제1항에 있어서, 상기 하층 전극과 상기 매립 도전층 사이에는 Ti와 TiN의 적층 구조를 갖는 것을 특징으로 하는 반도체 메모리.

제1항에 있어서, 상기 매립 도전층은 실리콘 또는 실리사이드로 된 것을 특징으로 하는 반도체 메모리.

제1항에 있어서, 상기 Ir 및 IrO₂대신에 Ru 및 RuO₂를 갖는 것을 특징으로 하는 반도체 메모리.

제1항에 있어서, 상기 하층 전극과 Pt와 Ir의 합금으로 된 것을 특징으로 하는 반도체 메모리.

제1항에 있어서, 상기 하층 전극은 그 상층에 Pt층을 더 포함한 것을 특징으로 하는 반도체 메모리.

제2항에 있어서, 상기 커패시터 절연막은 PZT인 것을 특징으로 하는 반도체 메모리.

제2항에 있어서, 상기 커패시터 절연막은 BST인 것을 특징으로 하는 반도체 메모리.

1 도전형 반도체기판상에 게이트 절연막을 통해서 형성되어 워드선에 접속되는 MIS 트랜지스터의 게이트 전극을 형성하는 공정과,

상기 게이트 전극 양측의 1 도전형 반도체기판중에 형성된 상기 MIS 트랜지스터의 소스·드레인이 되는 반대 도전형의 확산층을 형성하는 공정과,

상기 확산층의 한 쪽에 접속된 비트선과,

상기 MIS 트랜지스터를 포함한 상기 반도체기판상에 제1의 절연막을 형성하는 공정과,

상기 제1의 절연막에 형성된 상기 확산층의 다른 쪽에 달하는 접촉구멍을 형성하는 공정과,

상기 접촉구멍내에 매립 도전층을 매립하는 공정과,

상기 매립 도전층을 포함한 상기 제1의 절연막상에 Ir층과 IrO₂층을 순차적으로 형성하는 공정과,

상기 Ir층과 상기 IrO₂층을 패턴화하여 상기 매립 도전층을 포함한 상기 절연막상에 하층 전극을 형성하는 공정과,

상기 하층 전극 표면을 포함한 영역에 제2의 절연막을 형성하는 공정과,

상기 제2의 절연막을 패턴화하여 커패시터 절연막을 형성하는 공정과,

상기 커패시터 절연막 표면을 포함한 상기 반도체기판상에 도전층을 형성하는 공정과,

상기 도전층을 패턴화하여 상층 전극을 형성하는 공정을 포함함을 특징으로 하는 반도체 메모리의 제조방법.

제11항에 있어서, 상기 커패시터 절연막은 강유전체 또는 고유전체 재료인 것을 특징으로 하는 반도체 메모리의 제조방법.

제11항에 있어서, 상기 하층 전극은 상기 IrO₂층상에 Ir층을 형성하는 공정을 더 포함함을 특징으로 하는 반도체 메모리의 제조방법.

제11항에 있어서, 상기 Ir 및 IrO₂대신에 Ru 및 RuO₂를 형성하는 공정을 포함함을 특징으로 하는 반도체 메모리의 제조방법.

제11항에 있어서, 상기 하층 전극과 상기 커패시터 절연막은 동일한 마스크를 사용하여 에칭하는 것을 특징으로 하는 반도체 메모리의 제조방법.

제11항에 있어서, 상기 상층 전극과 상기 커패시터 절연막은 동일한 마스크를 사용하여 에칭하는 것을 특징으로 하는 반도체 메모리의 제조방법.

제11항에 있어서, 상기 상층 전극 또는 하층 전극의 에칭 마스크로서 Pt층을 사용하는 것을 특징으로 하는 반도체 메모리의 제조방법.