KR20010113316A - 고유전체 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 금속으로 이루어진 저장 전극 및 플레이트 전극과 상기 전극간에 형성된 고유전체막으로 이루어지는 캐패시터 및 그 제조 방법에 관한 것으로, 금속으로 이루어진 저장 전극의 측부와 플레이트 전극의 상부에 확산 방지막을 형성하여 후속으로 실시되는 열처리시 수소(H) 이온의 침투에 의한 유전체막의 특성 열화가 방지되도록 하므로써 소자의 신뢰성이 향상될 수 있는 고유전체 캐패시터 및 그 제조 방법에 관한 것이다.
Description
본 발명은 고유전체 캐패시터 및 그 제조 방법에 관한 것으로, 특히 후속 열처리 과정에서 발생되는 유전체막의 특성 열화를 방지할 수 있도록 한 고유전체 캐패시터 및 그 제조 방법에 관한 것이다.
일반적으로 디램(DRAM) 등과 같은 반도체 메모리 소자의 집적도가 증가됨에 따라 칩(Chip)에서 메모리 셀(Memory Cell)이 차지하는 면적은 급격하게 축소된다. 그러나 메모리 소자의 동작을 위해서는 단위 메모리 셀당 일정량 이상의 정전용량 (Capacitance)이 반드시 확보되어야 하는데, 이를 위해 메모리 셀의 동작에 필요한 정전용량은 그대로 유지시키면서 캐패시터가 차지하는 면적을 최소화시킬 수 있는 공정기술의 개발이 요구된다.
제한된 면적내에서 소자의 동작에 필요한 정전용량을 확보하기 위해서는 저장 전극의 유효 표면적을 증가시키거나 유전특성이 향상된 유전체를 사용해야 한다.
그래서 이러한 요구에 따라 4기가(G) 이상의 메모리 용량을 갖는 소자의 제조 공정에서는 유전률이 높은 Ta2O5, BST(Barium Strontium Titanate) 등을 이용하여 캐패시터를 제조하고 있으며, 캐패시터의 구조를 금속 전극, 유전체 및 실리콘 전극으로 이루어지는 MIS(Metal Insulator Silicon)형 또는 금속 전극, 유전체 및 금속 전극으로 이루어지는 MIM(Metal Insulator Metal)형으로 형성한다.
참고로, 고유전체로 이용되는 Ta2O5는 산화막과 질화막으로 이루어지는 종래의 유전체보다 유전률이 5배 이상 높으며, BST의 유전률은 Ta2O5보다 높다.
상기와 같이 캐패시터의 하부 전극을 폴리실리콘대신 금속으로 형성하면 공핍층의 형성에 따른 정전용량의 감소를 방지할 수 있다. 즉, 폴리실리콘을 이용하여 하부 전극을 형성하면 소자의 동작시 필연적으로 공핍층이 형성되는데, 이 공핍층이 디램(DRAM)의 구성요소인 캐패시터와 직렬로 연결되는 캐패시터로 작용하여 전체 정전용량을 감소시키게 된다. 그러나 하부 전극을 금속으로 형성하면 공핍층의 두께가 무시될 정도로 감소되기 때문에 상기와 같은 정전용량의 감소가 발생되지 않는다.
따라서 소자의 집적도가 증가됨에 따라 상하부 전극중 어느 하나만 금속으로 형성하거나 상하부 전극 모두를 금속으로 형성하는 구조를 채택하고 있다.
그러면 상하부 전극이 금속으로 이루어진 MIM 구조를 갖는 종래의 캐패시터 제조 방법을 도 1a 내지 도 1d를 통해 설명하기로 한다.
도 1a는 접합부(2)가 형성된 반도체 기판(1)상에 제 1 절연막(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 제 1 절연막(3)을 패터닝하여 콘택홀을 형성하고 상기 콘택홀내에 플러그(4)를 형성한 상태의 단면도로서, 상기 플러그(4)는 폴리실리콘(4a)과 Ti/TiN(4b)이 적층된 구조로 형성된다. 여기서 상기 Ti/TiN(4b)은 상부에 형성될 금속전극과의 접촉저항(Contact Resistance)을 감소시키고 상기 폴리실리콘(4a)과 금속의 상호 확산이 방지되도록 하는 역할을 한다.
도 1b는 상기 플러그(4)를 포함하는 전체 구조 상부에 식각 방지층(5) 및 산화막(6)을 순차적으로 형성한 후 저장 전극용 마스크를 이용하여 상기 산화막(6) 및 식각 방지층(5)을 순차적으로 패터닝한 상태의 단면도로서, 상기 식각 방지층(5)은 상기 산화막(6) 식각시 상기 제 1 절연막(3)의 손실이 방지될 수 있도록 질화막을 수백 Å의 두께로 증착하여 형성한다.
도 1c는 전체 상부면에 금속을 증착한 후 메모리 셀간의 전기적 분리를 위하여 상기 산화막(6)상에 증착된 금속을 제거하므로써 상기 산화막(6) 및 식각 방지층(5)의 패터닝된 부분에 상기 플러그(4)와 접속되도록 저장 전극(7)이 형성된 상태의 단면도인데, 상기 산화막(6)상에 증착된 금속은 에치백(Etchback) 또는 화학적기계적연마(CMP) 공정으로 제거한다.
도 1d는 전체 상부면에 유전체막(8) 및 플레이트 전극(9)을 순차적으로 형성한 후 상기 플레이트 전극(9)상에 제 2 절연막(10)을 형성하여 표면을 평탄화한 상태의 단면도로서, 상기 유전체막(8)은 Ta2O5, BST 등과 같은 고유전체로 형성한다.
COB(Capacitor Over Bitline) 구조를 채택한 경우 상기와 같이 캐패시터의 제조가 완료되면 금속배선을 형성한다. 그리고 금속배선의 형성이 완료되면 MOS 트랜지스터의 특성을 최적화시키기 위하여 수소(H2) 또는 수소(H2)와 질소(N2)가 혼합된 가스 분위기에서 열처리를 실시한다. 즉, 트랜지스터가 형성된 후 워드라인, 비트라인, 캐패시터 및 금속배선이 형성되기 때문에 이 과정에서 메모리 셀의 열화가 발생되며, 이에 의해 계면에 댕글링 본드(Dangling Bond)가 쉽게 형성되어 트랜지스터의 특성이 열화된다. 그러므로 수소(H) 가스 분위기에서 열처리하여 수소(H)원자가 기저부에 위치한 트랜지스터로 확산되도록 하면 이러한 댕글링 본드가 제거되어 원하는 특성을 갖는 트랜지스터를 얻을 수 있게 된다.
그런데 상기와 같은 열처리를 거치면 상기 유전체막의 전기적 특성이 크게 열화되어 소자의 동작시 누설전류가 발생된다는 보고가 발표된 바 있다. 이러한 문제점의 원인은 아직 명확히 밝혀지진 않았지만 열처리시 유전체막(8)으로 침투된 수소(H) 원자가 대부분 산화물로 이루어진 고유전체와 환원반응을 일으켜 발생되는 것으로 알려져 있다.
그래서 Ru/Ta2O5/Ru 구조를 갖는 캐패시터의 플레이트 전극(Ru) 상부에 Al2O5로 이루어진 캡핑층(Capping Layer)을 형성하여 수소(H) 원자의 침투를 방지하는 기술 [IEDM 99, "Development of Ru/Ta2O5/Ru Capacitor Technology for Giga-scale DRAMs", Samsung Electronics Co., Ltd.]이 발표된 바 있으나, 이 기술에 의하면 플레이트 전극 상부로부터의 수소(H) 이온의 침투는 차단되지만 저장 전극 하부로부터의 수소(H) 이온의 침투는 차단되지 않는다. 특히, 상기 식각 방지층(5)으로 이용되는 질화막 증착시 소오스 가스로써 SiH4및 NH3가 사용되기 때문에 증착후 잔류된 수소(H) 원자를 완전히 제거시키지 않을 경우 잔류된 수소(H) 원자가 상기 유전체막(8)으로 침투될 수 있다.
따라서 본 발명은 저장 전극의 측부 및 플레이트 전극의 상부에 확산 방지막을 형성하여 후속 열처리시 수소(H) 이온의 침투가 방지되도록 하므로써 상기한 단점을 해소할 수 있는 고유전체 캐패시터 및 그 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 고유전체 캐패시터는 금속으로 이루어진 저장 전극 및 플레이트 전극과 상기 전극간에 형성된 고유전체막으로 이루어지는 캐패시터에 있어서, 상기 저장 전극의 측부 및 상기 플레이트 전극의 상부에 가스 이온의 침투를 방지하기 위한 확산 방지막이 각각 형성된 것을 특징으로 하며, 본 발명에 따른 고유전체 캐패시터의 제조 방법은 접합부가 형성된 반도체 기판상에 절연막을 형성한 후 상기 접합부가 노출되도록 상기 절연막을 패터닝하여 콘택홀을 형성하고 상기 콘택홀내에 플러그를 형성하는 단계와, 상기 플러그를 포함하는 전체 구조 상부에 식각 방지층, 제 1 확산 방지막 및 산화막을 순차적으로 형성한 후 저장 전극용 마스크를 이용하여 상기 산화막, 제 1 확산 방지막 및 식각 방지층을 순차적으로 패터닝하는 단계와, 상기 산화막, 제 1 확산 방지막 및 식각 방지층의 패터닝된 부분에 상기 플러그와 접속되도록 저장 전극을 형성하는 단계와, 상기 저장 전극을 포함하는 전체 상부면에 유전체막, 플레이트 전극 및 제 2 확산 방지막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기 제 1 및 제 2 확산 방지막은 Al2O3로 이루어지며 50 내지 200Å의 두께로 형성되고, 상기 저장 전극 및 플레이트 전극은 Ru, Pt, RuO2, Ir, IrO2, W,WN, TiN중 어느 하나의 금속으로 형성되며, 상기 유전체막은 Ta2O5, TaON 및 BST중 어느 하나로 이루어진 것을 특징으로 한다.
도 1a 내지 1d는 종래의 고유전체 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 2e는 본 발명에 따른 고유전체 캐패시터의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 반도체 기판 2 및 12: 접합부
3 및 13: 제 1 절연막 4 및 14: 플러그
4a 및 14a: 폴리실리콘 4b 및 14b: Ti/TiN
5 및 15: 식각 방지층 6 및 17: 산화막
7 및 18: 저장 전극 8 및 19: 유전체막
9 및 20: 플레이트 전극 10 및 22: 제 2 절연막
16: 제 1 확산 방지막 21: 제 2 확산 방지막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2e는 본 발명에 따른 고유전체 캐패시터의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 접합부(12)가 형성된 반도체 기판(11)상에 제 1 절연막(13)을 형성한 후 상기 접합부(12)가 노출되도록 상기 제 1 절연막(13)을 패터닝하여 콘택홀을 형성하고 상기 콘택홀내에 플러그(14)를 형성한 상태의 단면도로서, 상기 플러그(14)는 폴리실리콘(14a)과 Ti/TiN(14b)이 적층된 구조로 형성한다. 여기서 상기 Ti/TiN(14b)은 상부에 형성될 금속 전극과의 접촉저항을 감소시키고 상기 폴리실리콘(14a)과 금속의 상호 확산이 방지되도록 하는 역할을 하며 Ti/TiN대신 Ti/TiAlN 또는 Ti/TiSiN를 이용할 수 있다.
도 2b는 상기 플러그(14)를 포함하는 전체 구조 상부에 식각 방지층(15), 제 1 확산 방지막(16) 및 산화막(17)을 순차적으로 형성한 후 저장 전극용 마스크를 이용하여 상기 산화막(17), 제 1 확산 방지막(16) 및 식각 방지층(15)을 순차적으로 패터닝한 상태의 단면도로서, 상기 식각 방지층(15)은 상기 산화막(17) 식각시 상기 제 1 절연막(13)의 손실이 방지될 수 있도록 질화막을 500 내지 1000Å의 두께로 증착하여 형성한다. 그리고 상기 제 1 확산 방지막(16)은 ALD(Atomic Layer Deposition)법으로 Al2O3를 50 내지 200Å의 두께로 증착하여 형성하며 상기 산화막(17)은 5000 내지 12000Å의 두께로 형성하여 충분한 정전용량을 얻을 수 있도록 형성한다.
도 2c는 전체 상부면에 Ru, Pt, RuO2, Ir, IrO2, W, WN, TiN 등과 같은 금속을 200 내지 400Å의 두께로 증착한 후 메모리 셀간의 전기적 분리를 위하여 상기 산화막(17)상에 증착된 금속을 제거하므로써 상기 산화막(17), 제 1 확산 방지막(16) 및 식각 방지층(5)의 패터닝된 부분에 상기 플러그(14)와 접속되도록 저장 전극(18)이 형성된 상태의 단면도로서, 상기 산화막(17)상에 증착된 금속은 에치백 또는 화학적기계적연마(CMP) 공정으로 제거한다.
도 2d는 전체 상부면에 유전체막(19) 및 플레이트 전극(20)을 순차적으로 형성한 상태의 단면도로서, 상기 유전체막(19)은 층덮힘 특성이 양호한 화학기상증착(CVD)법으로 Ta2O5, TaON 또는 BST와 같은 고유전체를 100 내지 250Å의 두께로 증착한 후 소오스에 포함된 유기 불순물(Organic Impurity)이 제거되도록 350 내지 450℃의 온도에서 산소(O2) 플라즈마 또는 UV/O3법으로 저온 열처리하거나 550 내지 700℃의 온도의 반응로 또는 급속열처리(RTP) 장비에서 고온 열처리하여 형성되도록 하며, 상기 플레이트 전극(20)은 Ru, Pt, RuO2, Ir, IrO2, W, WN, TiN 등과 같은 금속으로 형성한다.
참고로, 상기 Ta2O5및 TaON의 경우 100 내지 150Å의 두께로 형성되는 것이 바람직하며, 상기 BST의 경우 150 내지 250Å의 두께로 형성되는 것이 바람직하다.
도 2e는 상기 플레이트 전극(20)상에 ALD법으로 Al2O3를 50 내지 200Å의 두께로 증착하여 제 2 확산 방지막(21)을 형성한 후 상기 제 2 확산 방지막(21)상에 제 2 절연막(22)을 형성하여 표면을 평탄화한 상태의 단면도이다.
상기와 같이 제조된 캐패시터는 후속으로 실시되는 열처리를 거치더라도 상기 제 1 확산 방지막(16)에 의해 상기 식각 방지층(15) 및 하부로부터의 수소(H) 이온의 침투가 방지되며 상기 제 2 확산 방지막(21)에 의해 외부로부터의 수소(H) 이온의 침투가 방지된다. 그러므로 수소(H) 이온의 침투에 의한 유전체막(19)의 특성 열화가 발생되지 않는다.
상술한 바와 같이 본 발명은 저장 전극의 측부 및 플레이트 전극의 상부에 확산 방지막을 형성하여 후속 열처리시 수소(H) 이온의 침투가 방지되도록 하므로써 유전체막의 특성이 보존되어 누설전류의 발생으로 인한 소자의 신뢰성 저하가 방지된다. 따라서 본 발명은 열처리에 의해 발생되는 문제점을 제거시켜 MOS 트랜지스터의 특성이 최적의 상태로 유지될 수 있도록 하며 고유전체 및 금속 전극의 사용에 따른 필요 정정용량을 효과적으로 확보할 수 있도록 하여 소자의 고집적화를 용이하게 한다.
Claims (12)
- 금속으로 이루어진 저장 전극 및 플레이트 전극과 상기 전극간에 형성된 고유전체막으로 이루어지는 캐패시터에 있어서,상기 저장 전극의 측부 및 상기 플레이트 전극의 상부에 가스 이온의 침투를 방지하기 위한 확산 방지막이 각각 형성된 것을 특징으로 하는 고유전체 캐패시터.
- 제 1 항에 있어서,상기 확산 방지막은 Al2O3로 이루어지며 50 내지 200Å의 두께로 형성되는 것을 특징으로 하는 고유전체 캐패시터.
- 접합부가 형성된 반도체 기판상에 절연막을 형성한 후 상기 접합부가 노출되도록 상기 절연막을 패터닝하여 콘택홀을 형성하고 상기 콘택홀내에 플러그를 형성하는 단계와,상기 플러그를 포함하는 전체 구조 상부에 식각 방지층, 제 1 확산 방지막 및 산화막을 순차적으로 형성한 후 저장 전극용 마스크를 이용하여 상기 산화막, 제 1 확산 방지막 및 식각 방지층을 순차적으로 패터닝하는 단계와,상기 산화막, 제 1 확산 방지막 및 식각 방지층의 패터닝된 부분에 상기 플러그와 접속되도록 저장 전극을 형성하는 단계와,상기 저장 전극을 포함하는 전체 상부면에 유전체막, 플레이트 전극 및 제 2 확산 방지막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 플러그는 폴리실리콘 및 Ti/TiN이 적층된 구조로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 식각 방지층은 질화막으로 이루어지며 500 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 확산 방지막은 Al2O3로 이루어지며 50 내지 200Å의 두께로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 산화막은 5000 내지 12000Å의 두께로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 저장 전극 및 플레이트 전극은 Ru, Pt, RuO2, Ir, IrO2, W, WN, TiN중 어느 하나의 금속으로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 저장 전극은 200 내지 400Å의 두께로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 유전체막은 화학기상증착법으로 고유전체를 100 내지 250Å의 두께로 증착한 후 350 내지 450℃의 온도에서 저온 열처리하므로써 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 유전체막은 화학기상증착법으로 고유전체를 100 내지 250Å의 두께로 증착한 후 550 내지 700℃의 온도에서 고온 열처리하므로써 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
- 제 10 또는 11 항에 있어서,상기 고유전체는 Ta2O5, TaON 및 BST중 어느 하나인 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.
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