JPH118355A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH118355A JPH118355A JP9158556A JP15855697A JPH118355A JP H118355 A JPH118355 A JP H118355A JP 9158556 A JP9158556 A JP 9158556A JP 15855697 A JP15855697 A JP 15855697A JP H118355 A JPH118355 A JP H118355A
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Abstract
(57)【要約】
【課題】 強誘電体への水素侵入を防ぐためのバリア膜
を用いて、強誘電体容量の横や上からだけではなく、下
からの水素侵入も防ぐことにより、水素による強誘電体
キャパシタの劣化に起因する誤動作を防止する。 【解決手段】 強誘電体キャパシタの上部電極１０の上
部に水素バリア膜１１を形成し、下部電極７の下部には
導電性水素バリア膜１４および絶縁性水素バリア膜１３
を形成する。下部電極７は前記導電性水素バリア膜を介
して前記コンタクトプラグ６と接続する。
を用いて、強誘電体容量の横や上からだけではなく、下
からの水素侵入も防ぐことにより、水素による強誘電体
キャパシタの劣化に起因する誤動作を防止する。 【解決手段】 強誘電体キャパシタの上部電極１０の上
部に水素バリア膜１１を形成し、下部電極７の下部には
導電性水素バリア膜１４および絶縁性水素バリア膜１３
を形成する。下部電極７は前記導電性水素バリア膜を介
して前記コンタクトプラグ６と接続する。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに関
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体キャパシタとスイッチングトランジスタとで
メモリセルが構成される強誘電体メモリに関する。
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体キャパシタとスイッチングトランジスタとで
メモリセルが構成される強誘電体メモリに関する。
【０００２】
【従来の技術】従来、強誘電体メモリでは、たとえば特
開平４−１０２３６７号公報に示されるように、水素バ
リア膜を用いることによって、製造工程中の強誘電体キ
ャパシタの特性劣化を防ぐ工夫がなされている。
開平４−１０２３６７号公報に示されるように、水素バ
リア膜を用いることによって、製造工程中の強誘電体キ
ャパシタの特性劣化を防ぐ工夫がなされている。
【０００３】図４は、特開平４−１０２３６７に示され
ている、製造工程中の強誘電体キャパシタの特性劣化を
防ぐ方法の一例を示す断面図である。
ている、製造工程中の強誘電体キャパシタの特性劣化を
防ぐ方法の一例を示す断面図である。
【０００４】ｐ型シリコン基板１０１上に、ゲート絶縁
膜１０２と多結晶シリコン・ゲート１０３と高濃度ｎ型
領域であるソース・ドレイン領域１０４、１０５から成
るＭＯＳＦＥＴ、およびＭＯＳのアクティブ領域を区画
形成するための厚い酸化膜のＬＯＣＯＳ（局所酸化膜）
１０６が形成されている。そして、ＬＯＣＯＳ１０６上
に層間絶縁膜１０７を挟んで、下部電極１０８、強誘電
体膜１０９、および上部電極１１０から成る強誘電体キ
ャパシタが形成されている。下部電極１０８、上部電極
１１０はそれぞれアルミ配線１１２ａ、１１２ｂによっ
て、トランジスタまたはパッド部へと接続されている。
その上に層間絶縁膜１１３を挟んで水素バリア膜１１４
が形成されている。水素バリア膜としてＴｉＯＮのよう
な絶縁膜を用いる場合には、層間絶縁膜１１３は必要無
い。また、図５に示した、特開平７−７４３１３に示さ
れている構造を用いても、製造工程中の強誘電体キャパ
シタ特性劣化を防ぐことができる。
膜１０２と多結晶シリコン・ゲート１０３と高濃度ｎ型
領域であるソース・ドレイン領域１０４、１０５から成
るＭＯＳＦＥＴ、およびＭＯＳのアクティブ領域を区画
形成するための厚い酸化膜のＬＯＣＯＳ（局所酸化膜）
１０６が形成されている。そして、ＬＯＣＯＳ１０６上
に層間絶縁膜１０７を挟んで、下部電極１０８、強誘電
体膜１０９、および上部電極１１０から成る強誘電体キ
ャパシタが形成されている。下部電極１０８、上部電極
１１０はそれぞれアルミ配線１１２ａ、１１２ｂによっ
て、トランジスタまたはパッド部へと接続されている。
その上に層間絶縁膜１１３を挟んで水素バリア膜１１４
が形成されている。水素バリア膜としてＴｉＯＮのよう
な絶縁膜を用いる場合には、層間絶縁膜１１３は必要無
い。また、図５に示した、特開平７−７４３１３に示さ
れている構造を用いても、製造工程中の強誘電体キャパ
シタ特性劣化を防ぐことができる。
【０００５】この構造では、シリコン基板２０１上に層
間絶縁膜２０２が形成されており、その層間絶縁膜に形
成されたコンタクトホールに埋め込まれたポリシリコン
２０３上にバリアメタル２０４、高誘電率膜２０５が形
成され、セルアレイ全体を覆うように上部電極用のＡｌ
／ＴｉＮ膜２０６が形成されている。ここで用いられて
いるＴｉＮには水素バリア性があるため、高誘電率膜２
０５を強誘電体膜に置き換えた構造を用いることによ
り、製造工程中の強誘電体キャパシタ特性劣化を防ぐメ
モリセル構造が実現する。
間絶縁膜２０２が形成されており、その層間絶縁膜に形
成されたコンタクトホールに埋め込まれたポリシリコン
２０３上にバリアメタル２０４、高誘電率膜２０５が形
成され、セルアレイ全体を覆うように上部電極用のＡｌ
／ＴｉＮ膜２０６が形成されている。ここで用いられて
いるＴｉＮには水素バリア性があるため、高誘電率膜２
０５を強誘電体膜に置き換えた構造を用いることによ
り、製造工程中の強誘電体キャパシタ特性劣化を防ぐメ
モリセル構造が実現する。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
技術には以下に示すような問題点があった。
技術には以下に示すような問題点があった。
【０００７】強誘電体キャパシタの側面、および上面は
水素バリアによって覆われているので、横および上から
の水素の侵入により強誘電体が還元されるのを防ぐこと
はできるが、下からの水素の侵入を防ぐことはできな
い。特に、トランジスタのしきい値電圧のばらつきを抑
えるために行われる水素中での熱処理工程の際は、強誘
電体キャパシタの下に形成されているトランジスタに水
素を到達させるため、水素が下から侵入する可能性が高
い。
水素バリアによって覆われているので、横および上から
の水素の侵入により強誘電体が還元されるのを防ぐこと
はできるが、下からの水素の侵入を防ぐことはできな
い。特に、トランジスタのしきい値電圧のばらつきを抑
えるために行われる水素中での熱処理工程の際は、強誘
電体キャパシタの下に形成されているトランジスタに水
素を到達させるため、水素が下から侵入する可能性が高
い。
【０００８】本発明の目的は、強誘電体キャパシタ下側
からの水素侵入を防ぐためのバリア膜を用いて、水素に
よる強誘電体キャパシタの劣化を防ぐ構造を実現し、信
頼性の高い強誘電体メモリを提供することにある。
からの水素侵入を防ぐためのバリア膜を用いて、水素に
よる強誘電体キャパシタの劣化を防ぐ構造を実現し、信
頼性の高い強誘電体メモリを提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明の強誘電体メモリは、半導体基板と該半導体基板上に
設けられた強誘電体キャパシタとを有し、前記強誘電体
キャパシタは、下部電極と、上部電極と、該上部電極お
よび該下部電極の間に挟まれた強誘電体膜を含む強誘電
体メモリにおいて、第一の水素バリア膜、前記強誘電体
キャパシタおよび第二の水素バリア膜をこの順に備えた
ことを特徴とする。
明の強誘電体メモリは、半導体基板と該半導体基板上に
設けられた強誘電体キャパシタとを有し、前記強誘電体
キャパシタは、下部電極と、上部電極と、該上部電極お
よび該下部電極の間に挟まれた強誘電体膜を含む強誘電
体メモリにおいて、第一の水素バリア膜、前記強誘電体
キャパシタおよび第二の水素バリア膜をこの順に備えた
ことを特徴とする。
【００１０】また、本発明の強誘電体メモリは、半導体
基板と、該半導体基板上に設けられたメモリセルトラン
ジスタと、該メモリセルトランジスタの上部に形成され
た強誘電体キャパシタとを有し、該強誘電体キャパシタ
と該メモリセルトランジスタとがコンタクトプラグによ
り接続され、前記強誘電体キャパシタは、下部電極と、
上部電極と、該上部電極および該下部電極の間に挟まれ
た強誘電体膜とを含む強誘電体メモリにおいて、前記半
導体基板上に、第一の水素バリア膜、前記強誘電体キャ
パシタおよび第二の水素バリア膜をこの順に備え、前記
第一の水素バリア膜の所定の部分が導電性水素バリア膜
であり他の部分が絶縁性水素バリア膜であって、前記下
部電極が前記導電性水素バリア膜を介して前記コンタク
トプラグと接続されたことを特徴とする。
基板と、該半導体基板上に設けられたメモリセルトラン
ジスタと、該メモリセルトランジスタの上部に形成され
た強誘電体キャパシタとを有し、該強誘電体キャパシタ
と該メモリセルトランジスタとがコンタクトプラグによ
り接続され、前記強誘電体キャパシタは、下部電極と、
上部電極と、該上部電極および該下部電極の間に挟まれ
た強誘電体膜とを含む強誘電体メモリにおいて、前記半
導体基板上に、第一の水素バリア膜、前記強誘電体キャ
パシタおよび第二の水素バリア膜をこの順に備え、前記
第一の水素バリア膜の所定の部分が導電性水素バリア膜
であり他の部分が絶縁性水素バリア膜であって、前記下
部電極が前記導電性水素バリア膜を介して前記コンタク
トプラグと接続されたことを特徴とする。
【００１１】本発明の強誘電体メモリは、各メモリセル
に共通な強誘電体キャパシタ上部電極（図１の１０）、
その上にメモリセルアレイ全体を覆うように形成されて
いる水素バリア膜（図１の１１）、強誘電体キャパシタ
下部電極とコンタクトプラグとの間に形成されている導
電性水素バリア膜（図１の１４）、および強誘電体キャ
パシタ下部電極層の直下でコンタクトプラグ上を除くメ
モリセルアレイ部全体に形成された絶縁性水素バリア膜
（図１の１３）とを有する。上部電極上に形成された水
素バリア膜によって、強誘電体キャパシタの横と上から
の水素侵入を防ぎ、導電性バリア膜および絶縁性バリア
膜によって、下からの水素侵入を防ぐことにより、水素
による強誘電体キャパシタの劣化を防ぐ構造を実現して
いる。
に共通な強誘電体キャパシタ上部電極（図１の１０）、
その上にメモリセルアレイ全体を覆うように形成されて
いる水素バリア膜（図１の１１）、強誘電体キャパシタ
下部電極とコンタクトプラグとの間に形成されている導
電性水素バリア膜（図１の１４）、および強誘電体キャ
パシタ下部電極層の直下でコンタクトプラグ上を除くメ
モリセルアレイ部全体に形成された絶縁性水素バリア膜
（図１の１３）とを有する。上部電極上に形成された水
素バリア膜によって、強誘電体キャパシタの横と上から
の水素侵入を防ぎ、導電性バリア膜および絶縁性バリア
膜によって、下からの水素侵入を防ぐことにより、水素
による強誘電体キャパシタの劣化を防ぐ構造を実現して
いる。
【００１２】
【発明の実施の形態】本発明の実施の形態について、図
面を参照して説明する。
面を参照して説明する。
【００１３】図１を参照すると、半導体基板上にメモリ
セルトランジスタとして用いるＭＯＳＦＥＴ１が形成さ
れ、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４によって電
気的に分離されている。ＭＯＳＦＥＴのゲート電極はワ
ード線２として用い、一方の高濃度不純物拡散層３には
ビット線５が接続されている。もう一方の高濃度不純物
拡散層にはコンタクトプラグ６を介して強誘電体キャパ
シタの下部電極７に接続されている。下部電極７の直下
には絶縁性水素バリア膜１３が形成され、コンタクトプ
ラグ６と下部電極７との間には、下部電極とコンタクト
プラグとの反応を防ぎ、かつ水素バリアにもなる導電性
バリア膜１４が形成されている。図１には、コンタクト
プラグ６の上のみに導電性バリア膜１４が形成されてい
るように描かれているが、異なる下部電極７同士が短絡
しない範囲であれば、導電性バリア膜１４を広げても良
い。下部電極７上には強誘電体薄膜８が形成され、各下
部電極７および強誘電体薄膜８の間は絶縁膜９で埋めら
れている。図１には、強誘電体薄膜８の表面と絶縁膜９
の表面が同じ高さになっているように描かれているが、
絶縁膜９の表面の高さは下部電極７よりも高ければ、強
誘電体薄膜８の表面より低くても良い。強誘電体薄膜８
および絶縁膜９の上にはメモリセルアレイ全体を覆うよ
うに強誘電体キャパシタの上部電極１０が形成され、そ
の上には水素バリア膜１１が形成されている。
セルトランジスタとして用いるＭＯＳＦＥＴ１が形成さ
れ、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４によって電
気的に分離されている。ＭＯＳＦＥＴのゲート電極はワ
ード線２として用い、一方の高濃度不純物拡散層３には
ビット線５が接続されている。もう一方の高濃度不純物
拡散層にはコンタクトプラグ６を介して強誘電体キャパ
シタの下部電極７に接続されている。下部電極７の直下
には絶縁性水素バリア膜１３が形成され、コンタクトプ
ラグ６と下部電極７との間には、下部電極とコンタクト
プラグとの反応を防ぎ、かつ水素バリアにもなる導電性
バリア膜１４が形成されている。図１には、コンタクト
プラグ６の上のみに導電性バリア膜１４が形成されてい
るように描かれているが、異なる下部電極７同士が短絡
しない範囲であれば、導電性バリア膜１４を広げても良
い。下部電極７上には強誘電体薄膜８が形成され、各下
部電極７および強誘電体薄膜８の間は絶縁膜９で埋めら
れている。図１には、強誘電体薄膜８の表面と絶縁膜９
の表面が同じ高さになっているように描かれているが、
絶縁膜９の表面の高さは下部電極７よりも高ければ、強
誘電体薄膜８の表面より低くても良い。強誘電体薄膜８
および絶縁膜９の上にはメモリセルアレイ全体を覆うよ
うに強誘電体キャパシタの上部電極１０が形成され、そ
の上には水素バリア膜１１が形成されている。
【００１４】絶縁性水素バリア膜１３、導電性バリア膜
１４および水素バリア膜１１は、それぞれＣＶＤ法、ス
パッタ法等により形成される。これらの膜の厚みは、膜
の種類、性質等にもよるが、好ましくは１０００〜５０
００Å、さらに好ましくは２０００〜３０００Åとす
る。１０００Å未満では水素バリア性が不足する場合が
あり、５０００Åを越える膜厚としても通常はそれ以上
の効果が望めないからである。導電性バリア膜１４は、
強誘電体キャパシタと、これに対応するメモリセルトラ
ンジスタとの導通が保たれる範囲の導電性を有する。一
方、絶縁性水素バリア膜１３は、強誘電体キャパシタ
と、これに隣接する強誘電体キャパシタおよびこれに接
続するコンタクトプラグとの絶縁性が保たれる範囲の絶
縁性を有する。
１４および水素バリア膜１１は、それぞれＣＶＤ法、ス
パッタ法等により形成される。これらの膜の厚みは、膜
の種類、性質等にもよるが、好ましくは１０００〜５０
００Å、さらに好ましくは２０００〜３０００Åとす
る。１０００Å未満では水素バリア性が不足する場合が
あり、５０００Åを越える膜厚としても通常はそれ以上
の効果が望めないからである。導電性バリア膜１４は、
強誘電体キャパシタと、これに対応するメモリセルトラ
ンジスタとの導通が保たれる範囲の導電性を有する。一
方、絶縁性水素バリア膜１３は、強誘電体キャパシタ
と、これに隣接する強誘電体キャパシタおよびこれに接
続するコンタクトプラグとの絶縁性が保たれる範囲の絶
縁性を有する。
【００１５】次に、本発明の第２の実施の形態について
図面を参照して説明する。図２を参照すると、半導体基
板上にメモリセルトランジスタとして用いるＭＯＳＦＥ
Ｔ１が形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ
４によって電気的に分離されている。ＭＯＳＦＥＴのゲ
ート電極はワード線２として用い、一方の高濃度不純物
拡散層３にはビット線５が接続されている。もう一方の
高濃度不純物拡散層にはコンタクトプラグ６を介して強
誘電体キャパシタの下部電極７に接続されている。下部
電極７の直下には水素バリア用の絶縁膜１３が形成さ
れ、コンタクトプラグ６と下部電極７との間には、下部
電極とコンタクトプラグとの反応を防ぎ、かつ水素バリ
アにもなる導電性バリア膜１４が形成されている。図２
には、コンタクトプラグ６の上のみに導電性バリア膜１
４が形成されているように描かれているが、異なる下部
電極７同士が短絡しない範囲であれば、導電性バリア膜
１４を広げても良い。下部電極７上には強誘電体薄膜８
が形成され、それらを覆うように絶縁膜９が形成されて
いる。絶縁膜９にはそれぞれの強誘電体薄膜８に対して
コンタクト孔１２が開けられ、その上にメモリセルアレ
イ全体を覆うように強誘電体キャパシタの上部電極１０
が形成され、その上には水素バリア膜１１が形成されて
いる。
図面を参照して説明する。図２を参照すると、半導体基
板上にメモリセルトランジスタとして用いるＭＯＳＦＥ
Ｔ１が形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ
４によって電気的に分離されている。ＭＯＳＦＥＴのゲ
ート電極はワード線２として用い、一方の高濃度不純物
拡散層３にはビット線５が接続されている。もう一方の
高濃度不純物拡散層にはコンタクトプラグ６を介して強
誘電体キャパシタの下部電極７に接続されている。下部
電極７の直下には水素バリア用の絶縁膜１３が形成さ
れ、コンタクトプラグ６と下部電極７との間には、下部
電極とコンタクトプラグとの反応を防ぎ、かつ水素バリ
アにもなる導電性バリア膜１４が形成されている。図２
には、コンタクトプラグ６の上のみに導電性バリア膜１
４が形成されているように描かれているが、異なる下部
電極７同士が短絡しない範囲であれば、導電性バリア膜
１４を広げても良い。下部電極７上には強誘電体薄膜８
が形成され、それらを覆うように絶縁膜９が形成されて
いる。絶縁膜９にはそれぞれの強誘電体薄膜８に対して
コンタクト孔１２が開けられ、その上にメモリセルアレ
イ全体を覆うように強誘電体キャパシタの上部電極１０
が形成され、その上には水素バリア膜１１が形成されて
いる。
【００１６】次に、本発明の第３の実施の形態について
図面を参照して説明する。図３を参照すると、半導体基
板上にメモリセルトランジスタとして用いるＭＯＳＦＥ
Ｔ１が形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ
４によって電気的に分離されている。ＭＯＳＦＥＴのゲ
ート電極はワード線２として用い、一方の高濃度不純物
拡散層３にはビット線５が接続されている。もう一方の
高濃度不純物拡散層にはコンタクトプラグ６を介して強
誘電体キャパシタの下部電極７に接続されている。下部
電極７の直下には水素バリア用の絶縁膜１３が形成さ
れ、コンタクトプラグ６と下部電極７との間には、下部
電極とコンタクトプラグとの反応を防ぎ、かつ水素バリ
アにもなる導電性バリア膜１４が形成されている。図３
には、コンタクトプラグ６の上のみに導電性バリア膜１
４が形成されているように描かれているが、異なる下部
電極７同士が短絡しない範囲であれば、導電性バリア膜
１４を広げても良い。下部電極７上にはメモリセルアレ
イ全体を覆うように強誘電体薄膜８が形成され、その上
に強誘電体キャパシタの上部電極１０が形成され、その
上には水素バリア膜１１が形成されている。隣接する強
誘電体キャパシタは、強誘電体膜８によって電気的に絶
縁されている。
図面を参照して説明する。図３を参照すると、半導体基
板上にメモリセルトランジスタとして用いるＭＯＳＦＥ
Ｔ１が形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ
４によって電気的に分離されている。ＭＯＳＦＥＴのゲ
ート電極はワード線２として用い、一方の高濃度不純物
拡散層３にはビット線５が接続されている。もう一方の
高濃度不純物拡散層にはコンタクトプラグ６を介して強
誘電体キャパシタの下部電極７に接続されている。下部
電極７の直下には水素バリア用の絶縁膜１３が形成さ
れ、コンタクトプラグ６と下部電極７との間には、下部
電極とコンタクトプラグとの反応を防ぎ、かつ水素バリ
アにもなる導電性バリア膜１４が形成されている。図３
には、コンタクトプラグ６の上のみに導電性バリア膜１
４が形成されているように描かれているが、異なる下部
電極７同士が短絡しない範囲であれば、導電性バリア膜
１４を広げても良い。下部電極７上にはメモリセルアレ
イ全体を覆うように強誘電体薄膜８が形成され、その上
に強誘電体キャパシタの上部電極１０が形成され、その
上には水素バリア膜１１が形成されている。隣接する強
誘電体キャパシタは、強誘電体膜８によって電気的に絶
縁されている。
【００１７】本発明の第３の実施の形態は、強誘電体薄
膜の微細加工を行わず、また、絶縁膜９を成膜しないこ
とから、第１の実施の形態の効果に加えて、工程削減お
よび工程の簡易化の効果も有する。
膜の微細加工を行わず、また、絶縁膜９を成膜しないこ
とから、第１の実施の形態の効果に加えて、工程削減お
よび工程の簡易化の効果も有する。
【００１８】なお、強誘電体キャパシタとメモリセルト
ランジスタとの接続は、上記の実施形態においてはコン
タクトプラグにより接続方式の例を示したが、これに限
定されるものではなく、Ａｌ合金等の配線材により接続
する方式であってもよい。また、上記の実施形態ではメ
モリセルトランジスタは強誘電体キャパシタの下部電極
と接続しているが、上部電極と接続する形態であっても
よい。
ランジスタとの接続は、上記の実施形態においてはコン
タクトプラグにより接続方式の例を示したが、これに限
定されるものではなく、Ａｌ合金等の配線材により接続
する方式であってもよい。また、上記の実施形態ではメ
モリセルトランジスタは強誘電体キャパシタの下部電極
と接続しているが、上部電極と接続する形態であっても
よい。
【実施例】次に、本発明の第１の実施例について図面を
参照して説明する。図１を参照すると、半導体基板上に
メモリセルトランジスタとして用いるＭＯＳＦＥＴ１が
形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４によ
って電気的に分離されている。ポリシリコン、またはポ
リシリコンとＷＳｉあるいはＴｉＳｉあるいはＣｏＳｉ
等のシリサイドとの積層構造であるいわゆるポリサイド
によって形成されているＭＯＳＦＥＴのゲート電極はワ
ード線２として用い、一方の高濃度不純物拡散層３には
ビット線５が接続されている。ビット線５の材料として
は、耐熱性が高く、かつ基板に形成された接合間のリー
ク特性を劣化させないＷＳｉ等を用いる。もう一方の高
濃度不純物拡散層にはポリシリコンまたはＷで形成され
たコンタクトプラグ６を介して強誘電体キャパシタの下
部電極７に接続されている。下部電極７の材料として
は、耐酸化性の強いＰｔや酸化物が導電性であるＲｕ、
Ｉｒまたそれらの酸化物であるＲｕＯ2、ＩｒＯ2を用い
る。下部電極７の直下にはＳｉ3Ｎ4、ＴｉＯ2等の水素
バリア用の絶縁膜１３が形成され、コンタクトプラグ６
と下部電極７との間には、下部電極とコンタクトプラグ
との反応を防ぎ、かつ水素バリアにもなる導電性バリア
膜１４が形成されている。導電性バリア膜１４としては
酸素含有率の少ないＴｉＯＮまたはＴｉＮを用いること
ができ、好ましくはＴｉＮを用いる。図１には、コンタ
クトプラグ６の上のみに導電性バリア膜１４が形成され
ているように描かれているが、異なる下部電極７同士が
短絡しない範囲であれば、導電性バリア膜１４を広げて
も良い。下部電極７上にはＰＺＴ（ＰｂＺｒxＴｉ1-xＯ
3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の強誘電体薄膜８
が形成され、各下部電極７および強誘電体薄膜８の間は
ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ等の絶縁膜９で埋められ
ている。図１には、強誘電体薄膜８の表面と絶縁膜９の
表面が同じ高さになっているように描かれているが、絶
縁膜９の表面の高さは下部電極７よりも高ければ、強誘
電体薄膜８の表面より低くても良い。強誘電体薄膜８お
よび絶縁膜９の上にはメモリセルアレイ全体を覆うよう
に強誘電体キャパシタの上部電極１０が形成され、その
上には水素バリア膜１１が形成されている。なお、水素
バリア膜１１の被覆範囲は、図では基板全面にわたって
いるが、少なくとも誘電体キャパシタを覆う範囲であれ
ばよい。上部電極材料としては、下部電極材料として挙
げたＰｔ、Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2等を用いる。
また水素バリア膜としては、ＴｉＮ、ＴｉＯ2、ＴｉＯ
ＮまたはＳｉ3Ｎ4を用いる。
参照して説明する。図１を参照すると、半導体基板上に
メモリセルトランジスタとして用いるＭＯＳＦＥＴ１が
形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４によ
って電気的に分離されている。ポリシリコン、またはポ
リシリコンとＷＳｉあるいはＴｉＳｉあるいはＣｏＳｉ
等のシリサイドとの積層構造であるいわゆるポリサイド
によって形成されているＭＯＳＦＥＴのゲート電極はワ
ード線２として用い、一方の高濃度不純物拡散層３には
ビット線５が接続されている。ビット線５の材料として
は、耐熱性が高く、かつ基板に形成された接合間のリー
ク特性を劣化させないＷＳｉ等を用いる。もう一方の高
濃度不純物拡散層にはポリシリコンまたはＷで形成され
たコンタクトプラグ６を介して強誘電体キャパシタの下
部電極７に接続されている。下部電極７の材料として
は、耐酸化性の強いＰｔや酸化物が導電性であるＲｕ、
Ｉｒまたそれらの酸化物であるＲｕＯ2、ＩｒＯ2を用い
る。下部電極７の直下にはＳｉ3Ｎ4、ＴｉＯ2等の水素
バリア用の絶縁膜１３が形成され、コンタクトプラグ６
と下部電極７との間には、下部電極とコンタクトプラグ
との反応を防ぎ、かつ水素バリアにもなる導電性バリア
膜１４が形成されている。導電性バリア膜１４としては
酸素含有率の少ないＴｉＯＮまたはＴｉＮを用いること
ができ、好ましくはＴｉＮを用いる。図１には、コンタ
クトプラグ６の上のみに導電性バリア膜１４が形成され
ているように描かれているが、異なる下部電極７同士が
短絡しない範囲であれば、導電性バリア膜１４を広げて
も良い。下部電極７上にはＰＺＴ（ＰｂＺｒxＴｉ1-xＯ
3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の強誘電体薄膜８
が形成され、各下部電極７および強誘電体薄膜８の間は
ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ等の絶縁膜９で埋められ
ている。図１には、強誘電体薄膜８の表面と絶縁膜９の
表面が同じ高さになっているように描かれているが、絶
縁膜９の表面の高さは下部電極７よりも高ければ、強誘
電体薄膜８の表面より低くても良い。強誘電体薄膜８お
よび絶縁膜９の上にはメモリセルアレイ全体を覆うよう
に強誘電体キャパシタの上部電極１０が形成され、その
上には水素バリア膜１１が形成されている。なお、水素
バリア膜１１の被覆範囲は、図では基板全面にわたって
いるが、少なくとも誘電体キャパシタを覆う範囲であれ
ばよい。上部電極材料としては、下部電極材料として挙
げたＰｔ、Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2等を用いる。
また水素バリア膜としては、ＴｉＮ、ＴｉＯ2、ＴｉＯ
ＮまたはＳｉ3Ｎ4を用いる。
【００１９】次に、本発明の第２の実施例について図面
を参照して説明する。図２を参照すると、半導体基板上
にメモリセルトランジスタとして用いるＭＯＳＦＥＴ１
が形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４に
よって電気的に分離されている。ポリシリコン、または
ポリシリコンとＷＳｉあるいはＴｉＳｉあるいはＣｏＳ
ｉ等のシリサイドとの積層構造であるいわゆるポリサイ
ドによって形成されているＭＯＳＦＥＴのゲート電極は
ワード線２として用い、一方の高濃度不純物拡散層３に
はビット線５が接続されている。ビット線５の材料とし
ては、耐熱性が高く、かつ基板に形成された接合間のリ
ーク特性を劣化させないＷＳｉ等を用いる。もう一方の
高濃度不純物拡散層にはポリシリコンまたはＷで形成さ
れたコンタクトプラグ６を介して強誘電体キャパシタの
下部電極７に接続されている。下部電極７の材料として
は、耐酸化性の強いＰｔや酸化物が導電性であるＲｕ、
Ｉｒまたそれらの酸化物であるＲｕＯ2、ＩｒＯ2を用い
る。下部電極７の直下にはＳｉ3Ｎ4、ＴｉＯ2等の水素
バリア用の絶縁膜１３が形成され、コンタクトプラグ６
と下部電極７との間には、下部電極とコンタクトプラグ
との反応を防ぎ、かつ水素バリアにもなる導電性バリア
膜１４が形成されている。導電性バリア膜１４としては
ＴｉＮを用いる。図２には、コンタクトプラグ６の上の
みに導電性バリア膜１４が形成されているように描かれ
ているが、異なる下部電極７同士が短絡しない範囲であ
れば、導電性バリア膜１４を広げても良い。下部電極７
上にはＰＺＴ、ＳＢＴ等の強誘電体薄膜８が形成され、
それらを覆うようにＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ等の
絶縁膜９が形成されている。絶縁膜９にはそれぞれの強
誘電体薄膜８に対してコンタクト穴１２が開けられ、そ
の上にメモリセルアレイ全体を覆うように強誘電体キャ
パシタの上部電極１０が形成され、その上には水素バリ
ア膜１１が形成されている。上部電極材料としては、下
部電極材料として挙げたＰｔ、Ｒｕ、Ｉｒ、ＲｕＯ2、
ＩｒＯ2等を用いる。また水素バリア膜としては、Ｔｉ
Ｎ、ＴｉＯ2、ＴｉＯＮまたはＳｉ3Ｎ4を用いる。
を参照して説明する。図２を参照すると、半導体基板上
にメモリセルトランジスタとして用いるＭＯＳＦＥＴ１
が形成され、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４に
よって電気的に分離されている。ポリシリコン、または
ポリシリコンとＷＳｉあるいはＴｉＳｉあるいはＣｏＳ
ｉ等のシリサイドとの積層構造であるいわゆるポリサイ
ドによって形成されているＭＯＳＦＥＴのゲート電極は
ワード線２として用い、一方の高濃度不純物拡散層３に
はビット線５が接続されている。ビット線５の材料とし
ては、耐熱性が高く、かつ基板に形成された接合間のリ
ーク特性を劣化させないＷＳｉ等を用いる。もう一方の
高濃度不純物拡散層にはポリシリコンまたはＷで形成さ
れたコンタクトプラグ６を介して強誘電体キャパシタの
下部電極７に接続されている。下部電極７の材料として
は、耐酸化性の強いＰｔや酸化物が導電性であるＲｕ、
Ｉｒまたそれらの酸化物であるＲｕＯ2、ＩｒＯ2を用い
る。下部電極７の直下にはＳｉ3Ｎ4、ＴｉＯ2等の水素
バリア用の絶縁膜１３が形成され、コンタクトプラグ６
と下部電極７との間には、下部電極とコンタクトプラグ
との反応を防ぎ、かつ水素バリアにもなる導電性バリア
膜１４が形成されている。導電性バリア膜１４としては
ＴｉＮを用いる。図２には、コンタクトプラグ６の上の
みに導電性バリア膜１４が形成されているように描かれ
ているが、異なる下部電極７同士が短絡しない範囲であ
れば、導電性バリア膜１４を広げても良い。下部電極７
上にはＰＺＴ、ＳＢＴ等の強誘電体薄膜８が形成され、
それらを覆うようにＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ等の
絶縁膜９が形成されている。絶縁膜９にはそれぞれの強
誘電体薄膜８に対してコンタクト穴１２が開けられ、そ
の上にメモリセルアレイ全体を覆うように強誘電体キャ
パシタの上部電極１０が形成され、その上には水素バリ
ア膜１１が形成されている。上部電極材料としては、下
部電極材料として挙げたＰｔ、Ｒｕ、Ｉｒ、ＲｕＯ2、
ＩｒＯ2等を用いる。また水素バリア膜としては、Ｔｉ
Ｎ、ＴｉＯ2、ＴｉＯＮまたはＳｉ3Ｎ4を用いる。
【００２０】次に、本発明の第３の実施例について図面
を参照して説明する。
を参照して説明する。
【００２１】図３を参照すると、半導体基板上にメモリ
セルトランジスタとして用いるＭＯＳＦＥＴ１が形成さ
れ、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４によって電
気的に分離されている。ポリシリコン、またはポリシリ
コンとＷＳｉあるいはＴｉＳｉあるいはＣｏＳｉ等のシ
リサイドとの積層構造であるいわゆるポリサイドによっ
て形成されているＭＯＳＦＥＴのゲート電極はワード線
２として用い、一方の高濃度不純物拡散層３にはビット
線５が接続されている。ビット線５の材料としては、耐
熱性が高く、かつ基板に形成された接合間のリーク特性
を劣化させないＷＳｉ等を用いる。もう一方の高濃度不
純物拡散層にはポリシリコンまたはＷで形成されたコン
タクトプラグ６を介して強誘電体キャパシタの下部電極
７に接続されている。下部電極７の材料としては、耐酸
化性の強いＰｔや酸化物が導電性であるＲｕ、Ｉｒまた
それらの酸化物であるＲｕＯ2、ＩｒＯ2を用いる。下部
電極７の直下にはＳｉ3Ｎ4、ＴｉＯ2等の水素バリア用
の絶縁膜１３が形成され、コンタクトプラグ６と下部電
極７との間には、下部電極とコンタクトプラグとの反応
を防ぎ、かつ水素バリアにもなる導電性バリア膜１４が
形成されている。導電性バリア膜１４としてはＴｉＮを
用いる。図３には、コンタクトプラグ６の上のみに導電
性バリア膜１４が形成されているように描かれている
が、異なる下部電極７同士が短絡しない範囲であれば、
導電性バリア膜１４を広げても良い。下部電極７上には
メモリセルアレイ全体を覆うようにＰＺＴ、ＳＢＴ等の
強誘電体薄膜８が形成され、その上に強誘電体キャパシ
タの上部電極１０が形成され、その上には水素バリア膜
１１が形成されている。隣接する強誘電体キャパシタ
は、強誘電体膜８によって電気的に絶縁されている。上
部電極材料としては、下部電極材料として挙げたＰｔ、
Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2等を用いる。また水素バ
リア膜としては、ＴｉＮ、ＴｉＯ2、ＴｉＯＮまたはＳ
ｉ3Ｎ4を用いる。
セルトランジスタとして用いるＭＯＳＦＥＴ１が形成さ
れ、それぞれのＭＯＳＦＥＴはＬＯＣＯＳ４によって電
気的に分離されている。ポリシリコン、またはポリシリ
コンとＷＳｉあるいはＴｉＳｉあるいはＣｏＳｉ等のシ
リサイドとの積層構造であるいわゆるポリサイドによっ
て形成されているＭＯＳＦＥＴのゲート電極はワード線
２として用い、一方の高濃度不純物拡散層３にはビット
線５が接続されている。ビット線５の材料としては、耐
熱性が高く、かつ基板に形成された接合間のリーク特性
を劣化させないＷＳｉ等を用いる。もう一方の高濃度不
純物拡散層にはポリシリコンまたはＷで形成されたコン
タクトプラグ６を介して強誘電体キャパシタの下部電極
７に接続されている。下部電極７の材料としては、耐酸
化性の強いＰｔや酸化物が導電性であるＲｕ、Ｉｒまた
それらの酸化物であるＲｕＯ2、ＩｒＯ2を用いる。下部
電極７の直下にはＳｉ3Ｎ4、ＴｉＯ2等の水素バリア用
の絶縁膜１３が形成され、コンタクトプラグ６と下部電
極７との間には、下部電極とコンタクトプラグとの反応
を防ぎ、かつ水素バリアにもなる導電性バリア膜１４が
形成されている。導電性バリア膜１４としてはＴｉＮを
用いる。図３には、コンタクトプラグ６の上のみに導電
性バリア膜１４が形成されているように描かれている
が、異なる下部電極７同士が短絡しない範囲であれば、
導電性バリア膜１４を広げても良い。下部電極７上には
メモリセルアレイ全体を覆うようにＰＺＴ、ＳＢＴ等の
強誘電体薄膜８が形成され、その上に強誘電体キャパシ
タの上部電極１０が形成され、その上には水素バリア膜
１１が形成されている。隣接する強誘電体キャパシタ
は、強誘電体膜８によって電気的に絶縁されている。上
部電極材料としては、下部電極材料として挙げたＰｔ、
Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2等を用いる。また水素バ
リア膜としては、ＴｉＮ、ＴｉＯ2、ＴｉＯＮまたはＳ
ｉ3Ｎ4を用いる。
【００２２】
【発明の効果】以上説明したように、本発明の強誘電体
キャパシタは以下に示す効果を有する。
キャパシタは以下に示す効果を有する。
【００２３】第１の効果は、強誘電体キャパシタの下側
からの水素の侵入を防ぐことができるということであ
る。
からの水素の侵入を防ぐことができるということであ
る。
【００２４】その理由は、強誘電体キャパシタを形成す
る下地の絶縁膜に水素バリア膜を用い、かつ下部電極と
プラグ電極との間に水素バリア膜を用いることにより、
強誘電体キャパシタの下側が完全に水素バリア膜によっ
て覆われるからである。
る下地の絶縁膜に水素バリア膜を用い、かつ下部電極と
プラグ電極との間に水素バリア膜を用いることにより、
強誘電体キャパシタの下側が完全に水素バリア膜によっ
て覆われるからである。
【００２５】第２の効果は、強誘電体メモリ作製工程の
削減および工程の簡易化を図ることができることであ
る。
削減および工程の簡易化を図ることができることであ
る。
【００２６】その理由は、強誘電体によって下部電極と
上部電極を電気的に分離しているので、分離用の絶縁膜
を形成する工程を必要とせず、また、強誘電体を下部電
極と等しいかまたはほぼ等しい大きさに微細加工する必
要が無いからである。
上部電極を電気的に分離しているので、分離用の絶縁膜
を形成する工程を必要とせず、また、強誘電体を下部電
極と等しいかまたはほぼ等しい大きさに微細加工する必
要が無いからである。
【図１】本発明の第１の実施の形態を示す断面図であ
る。
る。
【図２】本発明の第２の実施の形態を示す断面図であ
る。
る。
【図３】本発明の第３の実施の形態を示す断面図であ
る。
る。
【図４】第１の従来例を示す断面図である。
【図５】第２の従来例を示す断面図である。
１ ＭＯＳＦＥＴ ２ ワード線 ３ 高濃度不純物拡散層 ４ ＬＯＣＯＳ ５ ビット線 ６ コンタクトプラグ ７ 下部電極 ８ 強誘電体 ９ 絶縁膜 １０ 上部電極 １１ 水素バリア膜 １２ コンタクト孔 １３ 絶縁性水素バリア膜 １４ 導電性水素バリア膜 １０１ ｐ型シリコン基板 １０２ ゲート絶縁膜 １０３ 多結晶シリコン・ゲート １０４ ソース・ドレイン領域 １０５ ソース・ドレイン領域 １０６ ＬＯＣＯＳ １０７ 層間絶縁膜 １０８ 下部電極 １０９ 強誘電体膜 １１０ 上部電極 １１１ 層間絶縁膜 １１２ アルミ配線 １１３ 層間絶縁膜 １１４ 水素バリア膜 ２０１ シリコン基板 ２０２ 層間絶縁膜 ２０３ ポリシリコン ２０４ バリアメタル ２０５ 高誘電率膜 ２０６ 上部電極Ａｌ／ＴｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 半導体基板と該半導体基板上に設けられ
た強誘電体キャパシタとを有し、前記強誘電体キャパシ
タは、下部電極と、上部電極と、該上部電極および該下
部電極の間に挟まれた強誘電体膜を含む強誘電体メモリ
において、前記半導体基板上に、第一の水素バリア膜、
前記強誘電体キャパシタおよび第二の水素バリア膜をこ
の順に備えたことを特徴とする強誘電体メモリ。 - 【請求項２】 半導体基板と、該半導体基板上に設けら
れたメモリセルトランジスタと、該メモリセルトランジ
スタの上部に形成された強誘電体キャパシタとを有し、
該強誘電体キャパシタと該メモリセルトランジスタとが
コンタクトプラグにより接続され、前記強誘電体キャパ
シタは、下部電極と、上部電極と、該上部電極および該
下部電極の間に挟まれた強誘電体膜とを含む強誘電体メ
モリにおいて、前記半導体基板上に、第一の水素バリア
膜、前記強誘電体キャパシタおよび第二の水素バリア膜
をこの順に備え、前記第一の水素バリア膜の所定の部分
が導電性水素バリア膜であり他の部分が絶縁性水素バリ
ア膜であって、前記下部電極が前記導電性水素バリア膜
を介して前記コンタクトプラグと接続されたことを特徴
とする強誘電体メモリ。 - 【請求項３】 前記導電性水素バリア膜がＴｉＮ膜であ
る請求項２に記載の強誘電体メモリ。 - 【請求項４】 前記半導体基板上に前記強誘電体キャパ
シタを複数有し、隣接する前記強誘電体キャパシタが前
記強誘電体膜によって電気的に絶縁された請求項１乃至
３いずれかに記載の強誘電体メモリ。 - 【請求項５】 前記第一の水素バリア膜および前記第二
の水素バリア膜が、Ｓｉ3Ｎ4、ＴｉＮ、ＴｉＯ2または
ＴｉＯＮを含む膜である請求項１乃至４いずれかに記載
の強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158556A JPH118355A (ja) | 1997-06-16 | 1997-06-16 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158556A JPH118355A (ja) | 1997-06-16 | 1997-06-16 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118355A true JPH118355A (ja) | 1999-01-12 |
Family
ID=15674295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9158556A Pending JPH118355A (ja) | 1997-06-16 | 1997-06-16 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118355A (ja) |
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