JP3003049B2 - 強誘電体を備えた半導体装置及びその製造方法 - Google Patents
強誘電体を備えた半導体装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、不揮発性メモリ等に適用可能の強誘電体キ
ャパシタ等の強誘電体を備えた半導体装置及びその製造
方法に関する。
ャパシタ等の強誘電体を備えた半導体装置及びその製造
方法に関する。
背景技術 印加電圧の正逆極性により分極反転可能の強誘電体を
用いた不揮発性メモリは、情報書込み時間と情報読出し
時間が原理的に等しい。また静止状態（バックアップ
時）は電圧無印加でも分極（残留分極）が保持されるた
め、理想的な不揮発性メモリとして有望視されている。
用いた不揮発性メモリは、情報書込み時間と情報読出し
時間が原理的に等しい。また静止状態（バックアップ
時）は電圧無印加でも分極（残留分極）が保持されるた
め、理想的な不揮発性メモリとして有望視されている。
従来、強誘電体キャパシタを用いた半導体不揮発性メ
モリとしては、米国特許4149302号のように、シリコン
（Si）基板上に強誘電体キャパシタを集積した構造のも
のや、米国特許3832700号のように、MIS型トランジスタ
のゲート電極上に強誘電体膜を配置した構造のものが提
案されている。
モリとしては、米国特許4149302号のように、シリコン
（Si）基板上に強誘電体キャパシタを集積した構造のも
のや、米国特許3832700号のように、MIS型トランジスタ
のゲート電極上に強誘電体膜を配置した構造のものが提
案されている。
不揮発性メモリセルは、一般的に、図８に示すよう
に、ワード線Ｗに接続されたゲート電極Ｇとビット線Ｂ
に接続されたドレイン電極Ｄと強誘電体キャパシタＣの
一方の電極に接続されたソース電極Ｓを持つＮ型MOSト
ランジスタTrを有し、強誘電体キャパシタＣの他方の電
極がプレート線Ｐに接続された回路構成である。このよ
うなメモリセルの現実的な半導体構造としては、最近で
は図９に示すものが提案されている。図９に示す半導体
構造は、Ｐ型シリコン基板１上のゲート酸化膜２を介し
て形成されたポリシリコン（多結晶シリコン）のゲート
電極３と、セルフアラインによりシリコン基板１内に拡
散形成された高濃度Ｎ型のソース領域４及びドレイン領
域５とからなるＮ型MOSトランジスタTrと、素子分離用
の局所酸化膜（LOCOS）６上において燐ガラス等の層間
絶縁膜７の上に形成された強誘電体キャパシタＣを有
し、層間絶縁膜７上の強誘電体キャパシタＣは、白金
（Pt）等の下部電極8,PZT等の強誘電体膜９及びアルミ
ニウム（Al）の上部電極10が順次積層形成されてなるも
のである。そして、高濃度の拡散領域たるソース領域４
と上部電極10とはコンタクト孔11を介してAlの配線12を
以て接続されている。なお、13は燐ガラス等の第２層間
絶縁膜である。
に、ワード線Ｗに接続されたゲート電極Ｇとビット線Ｂ
に接続されたドレイン電極Ｄと強誘電体キャパシタＣの
一方の電極に接続されたソース電極Ｓを持つＮ型MOSト
ランジスタTrを有し、強誘電体キャパシタＣの他方の電
極がプレート線Ｐに接続された回路構成である。このよ
うなメモリセルの現実的な半導体構造としては、最近で
は図９に示すものが提案されている。図９に示す半導体
構造は、Ｐ型シリコン基板１上のゲート酸化膜２を介し
て形成されたポリシリコン（多結晶シリコン）のゲート
電極３と、セルフアラインによりシリコン基板１内に拡
散形成された高濃度Ｎ型のソース領域４及びドレイン領
域５とからなるＮ型MOSトランジスタTrと、素子分離用
の局所酸化膜（LOCOS）６上において燐ガラス等の層間
絶縁膜７の上に形成された強誘電体キャパシタＣを有
し、層間絶縁膜７上の強誘電体キャパシタＣは、白金
（Pt）等の下部電極8,PZT等の強誘電体膜９及びアルミ
ニウム（Al）の上部電極10が順次積層形成されてなるも
のである。そして、高濃度の拡散領域たるソース領域４
と上部電極10とはコンタクト孔11を介してAlの配線12を
以て接続されている。なお、13は燐ガラス等の第２層間
絶縁膜である。
このように局所酸化膜６上の層間絶縁膜７を介して強
誘電体キャパシタＣを形成した構造では、局所酸化膜６
上のスペースを有効活用して強誘電体キャパシタＣが形
成されているものの、ソース領域４から上部電極10まで
の配線12の長さが冗長化しており、メモリセル占有面積
の増大を招いている。しかしながら、この構造のメモリ
セルはセル面積の増大を招くものの、以下の理由により
実現的な構造であると言える。即ち、本発明者は、図10
に示すような強誘電体膜９をソース領域４上に直接堆積
したメモリセル構造を試作した。強誘電体膜９の上にポ
リシリコンの上部電極配線14が形成され、下部電極とし
てはソース領域４自身が兼用している。ところが、強誘
電体膜９の形成後においては、その膜の結晶性を改善し
て比誘電率εｒを高めるために酸素アニール処理を施す
必要がある。酸素アニール処理工程における酸素の強い
反応性の故、ソース領域４と強誘電体膜９との間にシリ
コン酸化膜（SiO2）15がどうしても形成されてしまう。
この膜15の膜厚が非常に薄いときには、図11（Ａ）に示
す如く、シリコン酸化膜15は直列の接触抵抗Roとなる。
この寄生した接触抵抗Ro存在はアクセス速度の遅れをも
たらす。また膜15が比較的厚いときには、この膜15は図
11（Ｂ）に示す如く直列の寄生キャパシタCoとなる。か
かる場合、メモリセルの記憶容量としては寄生キャパシ
タCoと強誘電体キャパシタＣの直列合成容量である。し
かし、その寄生キャパシタCoにはソース電圧の分圧が印
加する。その分圧によるシリコン酸化膜15の絶縁破壊を
防止するにはその膜厚を相当厚く形成するか、その分圧
自身を抑える必要がある。シリコン酸化膜15を相当厚く
すると、その分圧も必然的に大きなるから耐圧改善には
殆ど有効的ではない。また分圧を直接抑えるには、シリ
コン酸化膜15の膜厚を非常に薄くするか、強誘電体膜９
の膜厚を相当厚くする必要がある。シリコン酸化膜15の
膜厚を非常に薄く設定することは上述の酸素アニール処
理を施す都合上無理であり、また強誘電体膜９の膜厚を
相当厚くすることは、強誘電体キャパシタＣの容量を下
げることを意味するので、その強誘電体キャパシタの機
能が発揮されなくなる。このような理由により、図８に
示す構造は強誘電体の機能を充分に引出し不揮発性メモ
リ構造として有益な構造である。しかしながら、上述し
たように、セル面積が大きいとういう問題点を有してい
た。
誘電体キャパシタＣを形成した構造では、局所酸化膜６
上のスペースを有効活用して強誘電体キャパシタＣが形
成されているものの、ソース領域４から上部電極10まで
の配線12の長さが冗長化しており、メモリセル占有面積
の増大を招いている。しかしながら、この構造のメモリ
セルはセル面積の増大を招くものの、以下の理由により
実現的な構造であると言える。即ち、本発明者は、図10
に示すような強誘電体膜９をソース領域４上に直接堆積
したメモリセル構造を試作した。強誘電体膜９の上にポ
リシリコンの上部電極配線14が形成され、下部電極とし
てはソース領域４自身が兼用している。ところが、強誘
電体膜９の形成後においては、その膜の結晶性を改善し
て比誘電率εｒを高めるために酸素アニール処理を施す
必要がある。酸素アニール処理工程における酸素の強い
反応性の故、ソース領域４と強誘電体膜９との間にシリ
コン酸化膜（SiO2）15がどうしても形成されてしまう。
この膜15の膜厚が非常に薄いときには、図11（Ａ）に示
す如く、シリコン酸化膜15は直列の接触抵抗Roとなる。
この寄生した接触抵抗Ro存在はアクセス速度の遅れをも
たらす。また膜15が比較的厚いときには、この膜15は図
11（Ｂ）に示す如く直列の寄生キャパシタCoとなる。か
かる場合、メモリセルの記憶容量としては寄生キャパシ
タCoと強誘電体キャパシタＣの直列合成容量である。し
かし、その寄生キャパシタCoにはソース電圧の分圧が印
加する。その分圧によるシリコン酸化膜15の絶縁破壊を
防止するにはその膜厚を相当厚く形成するか、その分圧
自身を抑える必要がある。シリコン酸化膜15を相当厚く
すると、その分圧も必然的に大きなるから耐圧改善には
殆ど有効的ではない。また分圧を直接抑えるには、シリ
コン酸化膜15の膜厚を非常に薄くするか、強誘電体膜９
の膜厚を相当厚くする必要がある。シリコン酸化膜15の
膜厚を非常に薄く設定することは上述の酸素アニール処
理を施す都合上無理であり、また強誘電体膜９の膜厚を
相当厚くすることは、強誘電体キャパシタＣの容量を下
げることを意味するので、その強誘電体キャパシタの機
能が発揮されなくなる。このような理由により、図８に
示す構造は強誘電体の機能を充分に引出し不揮発性メモ
リ構造として有益な構造である。しかしながら、上述し
たように、セル面積が大きいとういう問題点を有してい
た。
そこで、本発明は、上記各構造の問題点に鑑み、強誘
電体を用いた不揮発性メモリとしての機能を損なわず
に、セル面積の縮小化ないし強誘電体キャパシタの形成
に伴う平面スペースの増大を招かずに済む構造の強誘電
体を備えた半導体装置及びその製造方法を提供すること
にある。
電体を用いた不揮発性メモリとしての機能を損なわず
に、セル面積の縮小化ないし強誘電体キャパシタの形成
に伴う平面スペースの増大を招かずに済む構造の強誘電
体を備えた半導体装置及びその製造方法を提供すること
にある。
発明の開示 本発明は、基本的には、半導体基体ないし半導体基板
の主平面又は内部における強誘電体の形成構造を提供す
るものである。代表的な半導体基板としてはシリコン基
板があるが、ガリウム−砒素などの化合物半導体なども
同様なように、酸素結合性のある基体に対して適用でき
る。強誘電体形成構造の領域は真性半導体領域でも良い
し、不純物拡散領域のＮ型又はＰ型領域でも構わない。
不純物拡散領域としてはMIS型トランジスタのソース領
域又はドレイン領域やバイポーラ・トランジスタの３電
極の拡散領域などが代表例であるが、能動素子の活性領
域に限らず、拡散抵抗層やストッパ領域などの受動素子
の各領域の上に強誘電体形成構造を実現することができ
る。拡散領域上に積み上げ的に強誘電体キャパシタ構造
を実現する場合は勿論のこと、トレンチ内にも強誘電体
形成構造を実現できる。即ち、本発明の講じた手段は、
半導体基体と強誘電体の電極との間において導電性酸化
膜の挟み込み構造を採用する点にある。つまり、本発明
では、半導体基体，導電性酸化膜，電極，及び強誘電体
膜の順の積層構造を採用する。強誘電体膜としては、一
般に、PbTiO3,PZT（PbZrO3,PbTiO3），又はPLZT（La,Pb
ZrO3,PbTiO3）が用いられる。そしてこの種の強誘電体
膜は例えばスパッタ法で成膜され、その後、誘電率等を
改善するために酸素アニール処理を必要とする。強誘電
体膜の電極は例えばPtやPdで、強誘電体膜の結晶の格子
定数が近いPtの方が望ましい。導電性酸化膜は、例え
ば、Ru酸化膜,Re酸化膜,Mo酸化膜,ITO（インジウム・ス
ズ・オキサイド）膜のいずれかや、それらの２以上の混
合膜であっても良い。このような導電性酸化膜を半導体
基体と電極との間に挟み込んだ構造は、上記の酸素アニ
ール処理における半導体基体の界面の酸化膜の発生を阻
止する。それ故、接触抵抗の低減や直列容量の寄生回避
が達成される。従って、半導体基体のLOCOS上に強誘電
体素子を設ける必要がなく、その形成領域の自由度が拡
大するので、高密度集積化に寄与する。
の主平面又は内部における強誘電体の形成構造を提供す
るものである。代表的な半導体基板としてはシリコン基
板があるが、ガリウム−砒素などの化合物半導体なども
同様なように、酸素結合性のある基体に対して適用でき
る。強誘電体形成構造の領域は真性半導体領域でも良い
し、不純物拡散領域のＮ型又はＰ型領域でも構わない。
不純物拡散領域としてはMIS型トランジスタのソース領
域又はドレイン領域やバイポーラ・トランジスタの３電
極の拡散領域などが代表例であるが、能動素子の活性領
域に限らず、拡散抵抗層やストッパ領域などの受動素子
の各領域の上に強誘電体形成構造を実現することができ
る。拡散領域上に積み上げ的に強誘電体キャパシタ構造
を実現する場合は勿論のこと、トレンチ内にも強誘電体
形成構造を実現できる。即ち、本発明の講じた手段は、
半導体基体と強誘電体の電極との間において導電性酸化
膜の挟み込み構造を採用する点にある。つまり、本発明
では、半導体基体，導電性酸化膜，電極，及び強誘電体
膜の順の積層構造を採用する。強誘電体膜としては、一
般に、PbTiO3,PZT（PbZrO3,PbTiO3），又はPLZT（La,Pb
ZrO3,PbTiO3）が用いられる。そしてこの種の強誘電体
膜は例えばスパッタ法で成膜され、その後、誘電率等を
改善するために酸素アニール処理を必要とする。強誘電
体膜の電極は例えばPtやPdで、強誘電体膜の結晶の格子
定数が近いPtの方が望ましい。導電性酸化膜は、例え
ば、Ru酸化膜,Re酸化膜,Mo酸化膜,ITO（インジウム・ス
ズ・オキサイド）膜のいずれかや、それらの２以上の混
合膜であっても良い。このような導電性酸化膜を半導体
基体と電極との間に挟み込んだ構造は、上記の酸素アニ
ール処理における半導体基体の界面の酸化膜の発生を阻
止する。それ故、接触抵抗の低減や直列容量の寄生回避
が達成される。従って、半導体基体のLOCOS上に強誘電
体素子を設ける必要がなく、その形成領域の自由度が拡
大するので、高密度集積化に寄与する。
また本発明の第２の手段としては、半導体基体と上述
の導電性酸化膜との間にその導電性酸化物を生成可能の
導電金属膜を介在させるものである。この導電金属膜は
導電性酸化物の生成不能の金属膜でも構わない。前述し
たように、その導電性酸化膜自身が導電性があり、酸素
バリアないしダミー性を有しているからである。しか
し、当該導電性酸化物を生成可能の導電性金属とすると
が望ましい。その酸素ダミー性を充分確保し、またプロ
セス追加を排除するためである。導電金属膜としては、
例えば、Ru膜,Re膜,Mo膜のいずれかや、それらの２以上
の混合膜である。更なる接触抵抗の低減を目的とするた
めには、半導体基体の界面に金属シリサイド膜を形成す
ることが望ましい。その金属シリサイド膜としては、例
えば、Ti,Pt,Ru,Re,Mo,W,Taのうちいずれかの金属を主
成分としたシリサイド膜である。
の導電性酸化膜との間にその導電性酸化物を生成可能の
導電金属膜を介在させるものである。この導電金属膜は
導電性酸化物の生成不能の金属膜でも構わない。前述し
たように、その導電性酸化膜自身が導電性があり、酸素
バリアないしダミー性を有しているからである。しか
し、当該導電性酸化物を生成可能の導電性金属とすると
が望ましい。その酸素ダミー性を充分確保し、またプロ
セス追加を排除するためである。導電金属膜としては、
例えば、Ru膜,Re膜,Mo膜のいずれかや、それらの２以上
の混合膜である。更なる接触抵抗の低減を目的とするた
めには、半導体基体の界面に金属シリサイド膜を形成す
ることが望ましい。その金属シリサイド膜としては、例
えば、Ti,Pt,Ru,Re,Mo,W,Taのうちいずれかの金属を主
成分としたシリサイド膜である。
本発明の第２の手段に係る半導体装置の製造方法は、
強誘電体膜に対する酸素アニール処理を絶妙に利用する
ものである。先ず、半導体基体の主平面又は内部面に導
電性酸化物を生成可能の導電金属膜を堆積する。例えば
スパッタ法により行う。次に、その導電性金属層の上に
前記電極及び前記強誘電体膜を順次積層する。これらの
成膜も例えばスパッタ法で行う。そして、強誘電体膜に
対する結晶性の改質を目的とする酸素アニール（酸素を
含む雰囲気中で熱処理）を施す。この酸素アニールによ
って強誘電体膜の結晶性の改善による比誘電率の向上は
勿論のこと、電極としてPtを用いる場合にはその結晶性
の改質も行われるが、同時に、導電性金属膜に対しては
２つの作用が施される。つまり、電極側の導電性金属膜
では酸化が進行して導電性酸化膜が形成され、また基体
界面では金属シリサイド膜が形成される。後者の生成は
接触抵抗の低減に寄与する。導電金属膜としては二面性
のある金属で、Ru,Re,Moのいずれかの金属か、それらの
２以上の混合物とすることが望ましい。
強誘電体膜に対する酸素アニール処理を絶妙に利用する
ものである。先ず、半導体基体の主平面又は内部面に導
電性酸化物を生成可能の導電金属膜を堆積する。例えば
スパッタ法により行う。次に、その導電性金属層の上に
前記電極及び前記強誘電体膜を順次積層する。これらの
成膜も例えばスパッタ法で行う。そして、強誘電体膜に
対する結晶性の改質を目的とする酸素アニール（酸素を
含む雰囲気中で熱処理）を施す。この酸素アニールによ
って強誘電体膜の結晶性の改善による比誘電率の向上は
勿論のこと、電極としてPtを用いる場合にはその結晶性
の改質も行われるが、同時に、導電性金属膜に対しては
２つの作用が施される。つまり、電極側の導電性金属膜
では酸化が進行して導電性酸化膜が形成され、また基体
界面では金属シリサイド膜が形成される。後者の生成は
接触抵抗の低減に寄与する。導電金属膜としては二面性
のある金属で、Ru,Re,Moのいずれかの金属か、それらの
２以上の混合物とすることが望ましい。
図面の簡単な説明 図１は本発明の実施例１に係る強誘電体キャパシタを
備えた半導体装置を示す主要断面図である。
備えた半導体装置を示す主要断面図である。
図２は本発明の実施例２に係る強誘電体キャパシタを
備えた半導体装置を示す主要断面図である。
備えた半導体装置を示す主要断面図である。
図３（Ａ），（Ｂ），（Ｃ）は実施例２の主要製造プ
ロセスをそれぞれ説明するための断面図である。
ロセスをそれぞれ説明するための断面図である。
図４は実施例２に係る別の半導体構造を示す主要断面
図である。
図である。
図５は本発明の実施例３に係る強誘電体キャパシタを
備えた半導体装置を示す主要断面図である。
備えた半導体装置を示す主要断面図である。
図６は実施例３に係る別の半導体構造を示す主要断面
図である。
図である。
図７は実施例３に係る変形例を示す主要断面図であ
る。
る。
図８は不揮発性メモリセルを示す回路図である。
図９は先行技術に係る強誘電体キャパシタを備えた半
導体装置を示す主要断面図である。
導体装置を示す主要断面図である。
図10は先行技術に係る強誘電体キャパシタを備えた半
導体装置の別例を示す主要断面図である。
導体装置の別例を示す主要断面図である。
図11（Ａ），（Ｂ）は同別例に係る半導体構造の不揮
発性メモリセルの等価回路をそれぞれ示す回路図であ
る。
発性メモリセルの等価回路をそれぞれ示す回路図であ
る。
発明を実施するための最良の形態 次に本発明に係る実施例を添付図面に基づいて説明す
る。
る。
（実施例１） 図１は本発明の実施例１に係る強誘電体キャパシタを
備えた半導体装置を示す主要断面図である。
備えた半導体装置を示す主要断面図である。
この半導体装置は不揮発性メモリで、等価回路的には
図８に示すメモリセルを有するものである。この実施例
では例えば20オーム・cmの比抵抗のウェハたるＰ型シリ
コン基板20を用い、それにＮ型MOSトランジスタTrと強
誘電体キャパシタＣの構造が形成されている。周知のよ
うに、Ｎ型MOSトランジスタTrの半導体構造は、シリコ
ン基板20上のゲート絶縁膜（シリコン酸化膜）21を介し
て形成された燐ドープのポリシリコンたるゲート電極22
と、このゲート電極22をマスクとしセルフアライン（自
己整合）により燐を加速電圧80KeV,注入密度５×e15cm
-2でイオン注入して形成された基板内の高濃度Ｎ型不純
物拡散領域たるソース領域23及びドレイン領域24とから
なる。ドレイン領域24にはコンタクト孔を介して蒸着法
により形成されたAlの配線電極25が接続されている。26
は厚さ約6000Åの素子分離用の局所酸化膜（LOCOS）で
ある。また27は第１層間絶縁膜、28は第２層間絶縁膜
で、例えば気相形成法による厚さ約4000Åの燐ガラスで
ある。
図８に示すメモリセルを有するものである。この実施例
では例えば20オーム・cmの比抵抗のウェハたるＰ型シリ
コン基板20を用い、それにＮ型MOSトランジスタTrと強
誘電体キャパシタＣの構造が形成されている。周知のよ
うに、Ｎ型MOSトランジスタTrの半導体構造は、シリコ
ン基板20上のゲート絶縁膜（シリコン酸化膜）21を介し
て形成された燐ドープのポリシリコンたるゲート電極22
と、このゲート電極22をマスクとしセルフアライン（自
己整合）により燐を加速電圧80KeV,注入密度５×e15cm
-2でイオン注入して形成された基板内の高濃度Ｎ型不純
物拡散領域たるソース領域23及びドレイン領域24とから
なる。ドレイン領域24にはコンタクト孔を介して蒸着法
により形成されたAlの配線電極25が接続されている。26
は厚さ約6000Åの素子分離用の局所酸化膜（LOCOS）で
ある。また27は第１層間絶縁膜、28は第２層間絶縁膜
で、例えば気相形成法による厚さ約4000Åの燐ガラスで
ある。
本実施例では、ゲート電極22と局所酸化膜26との間の
ソース領域23上において強誘電体形成構造たる強誘電体
キャパシタＣの構造体が設けられている。この構造体
は、基本となる強誘電体膜29とこれを上下に挟む極板層
たる上部電極30及び下部電極31を有し、その下部電極31
とソース領域23との間に導電性酸化膜32を備えるもので
ある。強誘電体膜29としてはPbTiO3,PZT（PbZrO3,PbTiO
3），又はPLZT（La,PbZrO3,PbTiO3）で、例えばスパッ
タ法で形成されている。上部電極30としては低比抵抗の
アルミニウム（Al）又はその合金で、例えば蒸着法で形
成されている。下部電極31としては白金（Pt）又はパラ
ジウム（Pd）で、例えばスパッタ法で形成されている。
白金（Pt）を下部電極31として選択した場合には、強誘
電体膜29のPbTiO3,PZT,又はPLZTと格子定数が近いの
で、強誘電体膜29に対する酸素アニール処理により同時
に結晶性が改質され、良好な電気特性が得られる。活性
領域23と下部電極31とに挟み込まれた導電性酸化膜32
は、ITO（インジウム・スズ・オキサド），酸化レニウ
ム（ReO2），酸化ルテニウム（RuO2），酸化モリブデン
（MoO3）などであり、例えばスパッタ法で形成される。
この導電性酸化膜32は燐ガラスの第１層間絶縁膜27に窓
明けしたコンタクト孔33に埋め込まれ高濃度Ｎ型のソー
ス領域23に導電接触している。
ソース領域23上において強誘電体形成構造たる強誘電体
キャパシタＣの構造体が設けられている。この構造体
は、基本となる強誘電体膜29とこれを上下に挟む極板層
たる上部電極30及び下部電極31を有し、その下部電極31
とソース領域23との間に導電性酸化膜32を備えるもので
ある。強誘電体膜29としてはPbTiO3,PZT（PbZrO3,PbTiO
3），又はPLZT（La,PbZrO3,PbTiO3）で、例えばスパッ
タ法で形成されている。上部電極30としては低比抵抗の
アルミニウム（Al）又はその合金で、例えば蒸着法で形
成されている。下部電極31としては白金（Pt）又はパラ
ジウム（Pd）で、例えばスパッタ法で形成されている。
白金（Pt）を下部電極31として選択した場合には、強誘
電体膜29のPbTiO3,PZT,又はPLZTと格子定数が近いの
で、強誘電体膜29に対する酸素アニール処理により同時
に結晶性が改質され、良好な電気特性が得られる。活性
領域23と下部電極31とに挟み込まれた導電性酸化膜32
は、ITO（インジウム・スズ・オキサド），酸化レニウ
ム（ReO2），酸化ルテニウム（RuO2），酸化モリブデン
（MoO3）などであり、例えばスパッタ法で形成される。
この導電性酸化膜32は燐ガラスの第１層間絶縁膜27に窓
明けしたコンタクト孔33に埋め込まれ高濃度Ｎ型のソー
ス領域23に導電接触している。
このような強誘電体キャパシタＣの形成法としては、
先ず、ソース領域23上を被覆した第１層間絶縁膜27を窓
明けし、スパッタ法で導電性酸化物層を堆積してその窓
明け部に埋め込み導電性酸化膜32を形成し、更に下部電
極31及び強誘電体膜29をそれぞれスパッタ法で積層し、
しかる後全面を第２層間絶縁膜28で被覆する。その後、
ホトリソグラフィー技術により上部電極30及びその配線
（プレート線）やドレイン電極配線25を形成する。
先ず、ソース領域23上を被覆した第１層間絶縁膜27を窓
明けし、スパッタ法で導電性酸化物層を堆積してその窓
明け部に埋め込み導電性酸化膜32を形成し、更に下部電
極31及び強誘電体膜29をそれぞれスパッタ法で積層し、
しかる後全面を第２層間絶縁膜28で被覆する。その後、
ホトリソグラフィー技術により上部電極30及びその配線
（プレート線）やドレイン電極配線25を形成する。
このようにソース領域23の上に導電性酸化膜32を介し
て強誘電体キャパシタＣが積み上げ的に積層されてい
る。このため、ソース領域23と下部電極31との間の配線
平面占有面積を有効的に節約できるので、セル面積の縮
小化が実現されている。またソース領域23の表面にはシ
リコン酸化膜が寄生していないので、強誘電体キャパシ
タＣだけの記憶キャパシタが実現される。
て強誘電体キャパシタＣが積み上げ的に積層されてい
る。このため、ソース領域23と下部電極31との間の配線
平面占有面積を有効的に節約できるので、セル面積の縮
小化が実現されている。またソース領域23の表面にはシ
リコン酸化膜が寄生していないので、強誘電体キャパシ
タＣだけの記憶キャパシタが実現される。
ところで、上述の製造プロセスにおいては、強誘電体
膜29の形成後、酸素を含む雰囲気中で熱処理（酸素アニ
ール処理）を行う。これは強誘電体膜29の結晶性を改質
して比誘電率εｒを例えば1000以上に高めるためであ
る。この酸素アニール処理においては酸素が強誘電体膜
29及び下部電極31の結晶粒界に進入し、また更に導電性
酸化膜32にも若干進入する。しかし、その酸素進入によ
って導電性酸化膜32が更に酸化されても一行に差支えな
い。依然として導電性を有しているからである。むしろ
導電性酸化膜32との酸化反応を留保しておく方はソース
領域23の界面でのシリコン酸化膜の生成を減じる作用が
あり、その意味では導電性酸化膜32がいわば酸化バリア
ないしダミー層を言える。このため、ソース領域23の界
面でのシリコン酸化膜の生成は殆ど起こらないので、接
触抵抗の低減ないし直列寄生容量の回避を達成すること
ができる。下部電極31に白金（Pt）を用いた場合、前述
したように、酸素アニール処理において強誘電体膜29と
同時に結晶性が改質される。例えば、白金（Pt）の下部
電極31がソース領域23に直接接触していると、白金とシ
リコン（Si）の反応性が強過ぎて、Ptの基板内への拡散
を招く。しかし、それらの間に介在する導電性酸化膜32
によって下方拡散を防止することができる。なお、導電
性酸化膜32とソース領域23との間にチタン（Ti）シリサ
イド膜などの金属シリサイドを形成しても良い。更に、
導電性酸化膜32と下部電極31との間にTi膜などを挟んで
も良い。
膜29の形成後、酸素を含む雰囲気中で熱処理（酸素アニ
ール処理）を行う。これは強誘電体膜29の結晶性を改質
して比誘電率εｒを例えば1000以上に高めるためであ
る。この酸素アニール処理においては酸素が強誘電体膜
29及び下部電極31の結晶粒界に進入し、また更に導電性
酸化膜32にも若干進入する。しかし、その酸素進入によ
って導電性酸化膜32が更に酸化されても一行に差支えな
い。依然として導電性を有しているからである。むしろ
導電性酸化膜32との酸化反応を留保しておく方はソース
領域23の界面でのシリコン酸化膜の生成を減じる作用が
あり、その意味では導電性酸化膜32がいわば酸化バリア
ないしダミー層を言える。このため、ソース領域23の界
面でのシリコン酸化膜の生成は殆ど起こらないので、接
触抵抗の低減ないし直列寄生容量の回避を達成すること
ができる。下部電極31に白金（Pt）を用いた場合、前述
したように、酸素アニール処理において強誘電体膜29と
同時に結晶性が改質される。例えば、白金（Pt）の下部
電極31がソース領域23に直接接触していると、白金とシ
リコン（Si）の反応性が強過ぎて、Ptの基板内への拡散
を招く。しかし、それらの間に介在する導電性酸化膜32
によって下方拡散を防止することができる。なお、導電
性酸化膜32とソース領域23との間にチタン（Ti）シリサ
イド膜などの金属シリサイドを形成しても良い。更に、
導電性酸化膜32と下部電極31との間にTi膜などを挟んで
も良い。
図９に示すような従来の強誘電体キャパシタ構造を有
する不揮発性メモリにおいては、導電性酸化膜32が存在
しない場合の情報書き換え回数は高々105回であった
が、本実施例において導電性酸化膜32として酸化レニウ
ム（ReO2）を用いた場合には、情報書換回数は1010回に
まで達した。また強誘電体膜の比誘電率εｒとしては20
00前後の値が得られた。
する不揮発性メモリにおいては、導電性酸化膜32が存在
しない場合の情報書き換え回数は高々105回であった
が、本実施例において導電性酸化膜32として酸化レニウ
ム（ReO2）を用いた場合には、情報書換回数は1010回に
まで達した。また強誘電体膜の比誘電率εｒとしては20
00前後の値が得られた。
このようにソース領域23上に縦積み構造の強誘電体キ
ャパシタＣを構築できる利益は、セル面積の縮小化は勿
論のこと、図９の構造と比較して電極接触部分（接触抵
抗部分）を１つ減らすことができる。実質的に図９に示
す配線12部分を排除できるためである。その故、情報書
込み・読出時間の短縮化に寄与する。また図１と図９の
比較から明らかなように、図９の上部電極10が本例の下
部電極31に、図９の下部電極８が本例の上部電極30にト
ポロジー的に対応している。本例における下部電極31は
Ptを選択することが望ましいが、PtはAlに比して比抵抗
が大である。しかし、本例の下部電極31は膜厚が薄く接
触面積がコンタクト孔のそれをより大であるので、ソー
ス領域23と強誘電体キャパシタＣとの間の抵抗値は殆ど
問題とならない。またプレート線Ｐたる上部電極30及び
その配線はAlで形成可能である。つまりプレート線Ｐが
強誘電体29の上に形成できるからである。このため、従
来に比してセル毎のプレート電位のバラツキが顕著に改
善される。さらに、従来は厚いLOCOS上に強誘電体キャ
パシタＣが縦積み構成されており、各膜の段差被覆性に
問題があったが、本例ではゲート電極22の両脇に強誘電
体キャパシタＣが形成されているので、段差被覆性が改
善されている。
ャパシタＣを構築できる利益は、セル面積の縮小化は勿
論のこと、図９の構造と比較して電極接触部分（接触抵
抗部分）を１つ減らすことができる。実質的に図９に示
す配線12部分を排除できるためである。その故、情報書
込み・読出時間の短縮化に寄与する。また図１と図９の
比較から明らかなように、図９の上部電極10が本例の下
部電極31に、図９の下部電極８が本例の上部電極30にト
ポロジー的に対応している。本例における下部電極31は
Ptを選択することが望ましいが、PtはAlに比して比抵抗
が大である。しかし、本例の下部電極31は膜厚が薄く接
触面積がコンタクト孔のそれをより大であるので、ソー
ス領域23と強誘電体キャパシタＣとの間の抵抗値は殆ど
問題とならない。またプレート線Ｐたる上部電極30及び
その配線はAlで形成可能である。つまりプレート線Ｐが
強誘電体29の上に形成できるからである。このため、従
来に比してセル毎のプレート電位のバラツキが顕著に改
善される。さらに、従来は厚いLOCOS上に強誘電体キャ
パシタＣが縦積み構成されており、各膜の段差被覆性に
問題があったが、本例ではゲート電極22の両脇に強誘電
体キャパシタＣが形成されているので、段差被覆性が改
善されている。
（実施例２） 図２は本発明の実施例２に係る強誘電体キャパシタを
備えた半導体装置を示す主要断面図である。なお、同図
において図１に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。この実施例においてもソー
ス領域23上には強誘電体キャパシタＣが積み上げ形成さ
れている。ソース領域23と下部電極31との間には金属シ
リサイド膜40,導電性金属膜41及び導電性酸化膜42が順
次積み上げ形成されている。導電性金属膜41としてはレ
ニウム（Re），ルテニウム（Ru），モリブデン（Mo）な
どの金属で、導電性を有する。この導電性金属膜41の下
層はその金属を主成分とする金属シリサイド膜40であ
る。導電性金属膜41と下部電極30との間には、酸化レニ
ウム（ReO2），酸化ルテニウム（RuO2），酸化モリブデ
ン（MoO3）などの導電性酸化膜41が挟まれている。実施
例１と異なる点は、ソース領域23と導電性酸化膜42と間
に金属シリサイド膜40及び導電性金属膜41が介在してい
るところにある。
備えた半導体装置を示す主要断面図である。なお、同図
において図１に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。この実施例においてもソー
ス領域23上には強誘電体キャパシタＣが積み上げ形成さ
れている。ソース領域23と下部電極31との間には金属シ
リサイド膜40,導電性金属膜41及び導電性酸化膜42が順
次積み上げ形成されている。導電性金属膜41としてはレ
ニウム（Re），ルテニウム（Ru），モリブデン（Mo）な
どの金属で、導電性を有する。この導電性金属膜41の下
層はその金属を主成分とする金属シリサイド膜40であ
る。導電性金属膜41と下部電極30との間には、酸化レニ
ウム（ReO2），酸化ルテニウム（RuO2），酸化モリブデ
ン（MoO3）などの導電性酸化膜41が挟まれている。実施
例１と異なる点は、ソース領域23と導電性酸化膜42と間
に金属シリサイド膜40及び導電性金属膜41が介在してい
るところにある。
レニウム（Re），ルテニウム（Ru），モリブデン（M
o）などの導電性金属膜41の存在意義は、金属シリサイ
ド膜40を形成させる目的と強誘電体膜29に対する酸素ア
ニール処理において同時に導電性酸化膜42を形成させる
目的を兼ねるものである。金属シリサイド膜40の存在は
接触抵抗を低減させる。
o）などの導電性金属膜41の存在意義は、金属シリサイ
ド膜40を形成させる目的と強誘電体膜29に対する酸素ア
ニール処理において同時に導電性酸化膜42を形成させる
目的を兼ねるものである。金属シリサイド膜40の存在は
接触抵抗を低減させる。
次に、上記実施例の構造方法を図３に基づいて説明す
る。
る。
先ず、図３（Ａ）に示すように、ゲート電極22を形成
した後、セルフアラインにより高濃度Ｎ型のソース領域
23及びドレイン領域24をＰ型半導体基板20内に作り込
む。次に、燐ガラスを全面に被覆して第１層間絶縁膜27
を形成する。次に、ソース領域23上の層間絶縁膜をエッ
チングによりコンタクト孔27aを窓明けする、次に、図
３（Ｂ）に示すように、例えばスパッタ法により導電性
酸化物を生成する金属としてレニウム（Re）膜45を厚さ
2000Åで全面被覆する。これによりコンタクト孔内はレ
ニウム（Re）で埋め込みされる。しかる後、酸素を含む
雰囲気中で熱処理を施す。この酸素アニールによって、
レニウム（Re）膜45の表面側が酸化され、酸化レニウム
（ReO2）の導電性酸化膜42が形成される。またレニウム
（Re）膜のソース領域22に接触する側にはReを主体とす
る金属シリサイド膜40が形成される。この酸素アニール
処理の結果、図４に示すように、レニウム（Re）膜の
（上面側）表面側が酸化レニウム（ReO2）の導電性酸化
膜42に、その下面側（裏面側）が金属シリサイド膜40に
それぞれ変化しても良いし、図３（Ｃ）に示すように、
一部にレニウム（Re）の導電性金属膜41が無変化のまま
残っていても良い。導電性酸化物を生成する金属膜45を
ソース領域23上に直接堆積する意義は、実施例１のよう
に導電性酸化膜を形成する方法に比して、機能上もプロ
セス上も好都合である。金属シリサイド膜40の自己生成
によりコンタクト抵抗の低減に寄与しアクセスタイムの
短縮化に資する利益が追加プロセスのない態様で首尾良
く得られるからである。
した後、セルフアラインにより高濃度Ｎ型のソース領域
23及びドレイン領域24をＰ型半導体基板20内に作り込
む。次に、燐ガラスを全面に被覆して第１層間絶縁膜27
を形成する。次に、ソース領域23上の層間絶縁膜をエッ
チングによりコンタクト孔27aを窓明けする、次に、図
３（Ｂ）に示すように、例えばスパッタ法により導電性
酸化物を生成する金属としてレニウム（Re）膜45を厚さ
2000Åで全面被覆する。これによりコンタクト孔内はレ
ニウム（Re）で埋め込みされる。しかる後、酸素を含む
雰囲気中で熱処理を施す。この酸素アニールによって、
レニウム（Re）膜45の表面側が酸化され、酸化レニウム
（ReO2）の導電性酸化膜42が形成される。またレニウム
（Re）膜のソース領域22に接触する側にはReを主体とす
る金属シリサイド膜40が形成される。この酸素アニール
処理の結果、図４に示すように、レニウム（Re）膜の
（上面側）表面側が酸化レニウム（ReO2）の導電性酸化
膜42に、その下面側（裏面側）が金属シリサイド膜40に
それぞれ変化しても良いし、図３（Ｃ）に示すように、
一部にレニウム（Re）の導電性金属膜41が無変化のまま
残っていても良い。導電性酸化物を生成する金属膜45を
ソース領域23上に直接堆積する意義は、実施例１のよう
に導電性酸化膜を形成する方法に比して、機能上もプロ
セス上も好都合である。金属シリサイド膜40の自己生成
によりコンタクト抵抗の低減に寄与しアクセスタイムの
短縮化に資する利益が追加プロセスのない態様で首尾良
く得られるからである。
（実施例３） 図５は本発明の実施例３に係る強誘電体キャパシタを
備えた半導体装置を示す主要断面図である。なお、同図
において図１に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。この実施例においてもソー
ス領域23上に強誘電体キャパシタＣが積み上げ形成され
ている。ソース領域23と下部電極31との間にはPtシリサ
イド膜50,導電性酸化膜52が順次積み上げ形成されてい
る。導電性酸化膜52としては、ITO,酸化レニウム（Re
O2），酸化ルテニウム（RuO2），酸化モリブデン（Mo
O3）などである。ソース領域23と導電性酸化膜52との間
にはPtシリサイド膜50が挟み込まれている。これは接触
抵抗を低減させるためである。Ptシリサイド膜50の形成
法としては、Ptをスパッタ法で厚さ1000Åで堆積し、コ
ンタクト孔を埋めた後、熱処理によりコンタクト孔のPt
とソース領域23のSiとを反応させてPtシリサイドを生成
させる。その後、王水で未反応のPtを除去する。Ptシリ
サイド膜50の上には例えばスパッタ法で導電性酸化膜52
を形成する。勿論、導電性酸化物を直接スパッタするの
ではなく、前述したように、導電性酸化物（Re,Ru,Moな
ど）を生成する金属をスパッタして金属膜を形成し、そ
の後、酸素アニール処理によって導電性酸化膜を形成し
ても差支えない。かかる場合は図６に示すように、一部
に金属膜41が残っても構わない。両者の導電率はほぼ等
しいからである。
備えた半導体装置を示す主要断面図である。なお、同図
において図１に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。この実施例においてもソー
ス領域23上に強誘電体キャパシタＣが積み上げ形成され
ている。ソース領域23と下部電極31との間にはPtシリサ
イド膜50,導電性酸化膜52が順次積み上げ形成されてい
る。導電性酸化膜52としては、ITO,酸化レニウム（Re
O2），酸化ルテニウム（RuO2），酸化モリブデン（Mo
O3）などである。ソース領域23と導電性酸化膜52との間
にはPtシリサイド膜50が挟み込まれている。これは接触
抵抗を低減させるためである。Ptシリサイド膜50の形成
法としては、Ptをスパッタ法で厚さ1000Åで堆積し、コ
ンタクト孔を埋めた後、熱処理によりコンタクト孔のPt
とソース領域23のSiとを反応させてPtシリサイドを生成
させる。その後、王水で未反応のPtを除去する。Ptシリ
サイド膜50の上には例えばスパッタ法で導電性酸化膜52
を形成する。勿論、導電性酸化物を直接スパッタするの
ではなく、前述したように、導電性酸化物（Re,Ru,Moな
ど）を生成する金属をスパッタして金属膜を形成し、そ
の後、酸素アニール処理によって導電性酸化膜を形成し
ても差支えない。かかる場合は図６に示すように、一部
に金属膜41が残っても構わない。両者の導電率はほぼ等
しいからである。
図７は本実施例の変形例を示す半導体装置を示す主要
断面図である。上記の実施例においてはコンタクト孔内
のみにPtシリサイド膜50が形成されているが、この変形
例においてはセルフ・アライド・シリサイド（金属シリ
サイド）によりソース領域23,ドレイン領域24及びゲー
ト電極22上にPtシリサイド膜60が形成されている。かよ
うなプロセスを援用しても、ソース・コンタクト部の接
触抵抗が低減する。
断面図である。上記の実施例においてはコンタクト孔内
のみにPtシリサイド膜50が形成されているが、この変形
例においてはセルフ・アライド・シリサイド（金属シリ
サイド）によりソース領域23,ドレイン領域24及びゲー
ト電極22上にPtシリサイド膜60が形成されている。かよ
うなプロセスを援用しても、ソース・コンタクト部の接
触抵抗が低減する。
なお、上記各実施例ではPtシリサイド膜を形成してあ
るが、シリコンとチタン（Ti）の混合膜を堆積させてか
ら熱処理によりTiシリサイド膜を成形しても良いし、R
u,Re,Mo,W,Ta,Pdのような金属シリサイドでも良い。
るが、シリコンとチタン（Ti）の混合膜を堆積させてか
ら熱処理によりTiシリサイド膜を成形しても良いし、R
u,Re,Mo,W,Ta,Pdのような金属シリサイドでも良い。
上述の強誘電体の拡散領域ないし基板上の形成構造と
しては、主に不揮発性メモリについて説明したが、比誘
電率が大きいことを利用したメモリ（DRAM）などに応用
することができることは言う迄もなく、また高容量性を
必要とする回路網に適用できる。更に、本発明は圧電素
子，弾性波素子，焦電性素子を半導体基板上に形成する
のに適用できる。
しては、主に不揮発性メモリについて説明したが、比誘
電率が大きいことを利用したメモリ（DRAM）などに応用
することができることは言う迄もなく、また高容量性を
必要とする回路網に適用できる。更に、本発明は圧電素
子，弾性波素子，焦電性素子を半導体基板上に形成する
のに適用できる。
産業上の利用可能性 以上のように、本発明に係る強誘電体を備えた半導体
装置及びその製造方法は、シリコン基板等の主平面又は
内部における強誘電体の形成構造を提供する。酸素結合
性のある基体に対して強誘電体を形成できる。強誘電体
形成構造の領域は真性半導体領域でも良いし、不純物拡
散領域のＮ型又はＰ型領域でも構わない。MIS型トラン
ジスタのソース領域又はドレイン領域やバイポーラ・ト
ランジスタの３電極の不純物拡散領域どが代表例である
が、能動素子の活性領域に限らず、拡散抵抗層やストッ
パ領域などの受動素子の各領域の上に強誘電体形成構造
を実現することができる。拡散領域上に積み上げ的に強
誘電体キャパシタ構造を実現する場合は勿論のこと、ト
レンチ内にも強誘電体形成構造を実現できる。高密度集
積化が要請されている不揮発性メモリに用いるのに適し
ている。
装置及びその製造方法は、シリコン基板等の主平面又は
内部における強誘電体の形成構造を提供する。酸素結合
性のある基体に対して強誘電体を形成できる。強誘電体
形成構造の領域は真性半導体領域でも良いし、不純物拡
散領域のＮ型又はＰ型領域でも構わない。MIS型トラン
ジスタのソース領域又はドレイン領域やバイポーラ・ト
ランジスタの３電極の不純物拡散領域どが代表例である
が、能動素子の活性領域に限らず、拡散抵抗層やストッ
パ領域などの受動素子の各領域の上に強誘電体形成構造
を実現することができる。拡散領域上に積み上げ的に強
誘電体キャパシタ構造を実現する場合は勿論のこと、ト
レンチ内にも強誘電体形成構造を実現できる。高密度集
積化が要請されている不揮発性メモリに用いるのに適し
ている。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (9)
- 【請求項１】酸素結合性のある半導体基体の主平面上ま
たは内部において電極を介して形成された強誘電体膜を
素子要素とする半導体装置であって、該半導体基体と該
電極との間には導電性酸化膜が形成されてなることを特
徴とする強誘電体を備えた半導体装置。 - 【請求項２】請求項１において、前記導電性酸化膜は、
Ru酸化膜,Re酸化膜,Mo酸化膜,ITO（インジウム・スズ・
オキサイド）膜のいずれか又はそれらの金属の混合膜で
あることを特徴とする強誘電体を備えた半導体装置。 - 【請求項３】酸素結合性のある半導体基体の主平面上ま
たは内部において電極を介して形成された強誘電体膜を
素子要素とする半導体装置であって、該半導体基体と該
電極との間には導電性酸化膜が形成され、また前記半導
体基体と前記導電性酸化膜との間には導電金属膜が形成
されてなることを特徴とする強誘電体を備えた半導体装
置。 - 【請求項４】請求項３において、前記導電金属膜は前記
導電性酸化膜を生成可能の金属膜であることを特徴とす
る強誘電体膜を有する半導体装置。 - 【請求項５】請求項４において、前記導電金属膜は、Ru
膜,Re膜,Mo膜のいずれか又はそれら金属の混合膜である
ことを特徴とする強誘電体を備えた半導体装置。 - 【請求項６】請求項１ないし請求項５のいずれか一項に
おいて、前記半導体基体の界面には金属シリサイド膜が
形成されてなることを特徴とする強誘電体を備えた半導
体装置。 - 【請求項７】請求項６において、前記金属シリサイド膜
は、Ti,Pt,Ru,Re,Mo,W,Taのうちいずれかの金属を主成
分としたシリサイド膜であることを特徴とする強誘電体
を備えた半導体装置。 - 【請求項８】酸素結合性のある半導体基体の主平面上ま
たは内部において電極を介して形成された強誘電体膜を
素子要素とする半導体装置の製造方法であって、該半導
体基体の主平面又は内部面に導電性酸化物を生成可能の
導電金属膜を堆積し、その導電性金属層の上に前記電極
及び前記強誘電体膜を順次積層した後、酸素を含む雰囲
気中で熱処理を施すことを特徴とする強誘電体を備えた
半導体装置の製造方法。 - 【請求項９】請求項８において、前記導電金属膜はRu,R
e,Moのいずれかの金属又はそれらの混合物からなること
を特徴とする強誘電体を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3507551A JP3003049B2 (ja) | 1990-04-24 | 1991-04-23 | 強誘電体を備えた半導体装置及びその製造方法 |
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10801190 | 1990-04-24 | ||
| JP2-108013 | 1990-04-24 | ||
| JP2-108012 | 1990-04-24 | ||
| JP10801290 | 1990-04-24 | ||
| JP2-108011 | 1990-04-24 | ||
| JP10801390 | 1990-04-24 | ||
| PCT/JP1991/000539 WO1991016731A1 (en) | 1990-04-24 | 1991-04-23 | Semiconductor device having ferroelectric material and method of producing the same |
| JP3507551A JP3003049B2 (ja) | 1990-04-24 | 1991-04-23 | 強誘電体を備えた半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3003049B2 true JP3003049B2 (ja) | 2000-01-24 |
Family
ID=27469588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3507551A Expired - Lifetime JP3003049B2 (ja) | 1990-04-24 | 1991-04-23 | 強誘電体を備えた半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003049B2 (ja) |
-
1991
- 1991-04-23 JP JP3507551A patent/JP3003049B2/ja not_active Expired - Lifetime
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