JP2918098B2 - 半導体不揮発性メモリ - Google Patents

半導体不揮発性メモリ

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JP2918098B2
JP2918098B2 JP8073551A JP7355196A JP2918098B2 JP 2918098 B2 JP2918098 B2 JP 2918098B2 JP 8073551 A JP8073551 A JP 8073551A JP 7355196 A JP7355196 A JP 7355196A JP 2918098 B2 JP2918098 B2 JP 2918098B2
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ferroelectric
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幸彦 前島
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体不揮発性メ
モリに関し、特に強誘電体容量素子を用いた半導体不揮
発性メモリの構造に関する。
【0002】
【従来の技術】半導体と強誘電体、例えば、チタン酸ジ
ルコン鉛〔Pb(ZrX Ti1-X )O 3 :PZT〕を用
いた容量素子とを組み合わせたいわゆる強誘電体メモリ
は強誘電体の残留分極を利用して“1”、“0”を記憶
する。この内容は電源を切断しても保持されるために、
不揮発性メモリとして動作することが知られている。
【0003】その基本的な構成を図3に示す。図3は、
単位セルを示す回路図であって、単位セルは一つのセル
トランジスタ(通常nチヤネルのMOSFET)Trと
強誘電体容量素子Cfの組み合わせにより構成される。
Trのゲートはワード線WLに、ドレインはビット線B
Lに、ソースは強誘電体容量素子Cfを介してプレート
線PLに接続されている。
【0004】強誘電体容量素子Cfの分極と印加電圧の
関係を図4に示す。これは強誘電体のヒステリシスとし
て知られている特性である。情報の書き込みは次のよう
に行われる。いま、WL、BLに正の電圧を印加した
後、印加電圧を零に落とした場合、Cfに正の残留分極
が残る。この状態を例えば“0”とする。また、WLに
正の電圧を印加した状態で、BLに負の電圧を印加し、
その後印加電圧を零に落とした場合には負の残留分極が
残る。この状態を例えば“1”に対応させる。読み出し
は、TrをオンさせCfの残留分極状態をBLに読み出
すことによって行う。このように強誘電体メモリにおい
てはセルトランジスタTrの動作と強誘電体容量素子C
fのヒステリシス特性がメモリセルの動作を決定する。
【0005】図3の回路を実現する構造は例えば、1995
Symposium on VLSI Technology Digest of Techni
cal Papers 123頁に紹介されている。図5(a)は、同
文献に記載されたメモリセルの平面図であり、図5
(b)、図5(c)は、それぞれ図5(a)のC−C′
線、D−D′線の断面図である。同図において、1は、
ポリシリコンにより形成された、セルトランジスタのゲ
ート電極を兼ねるワード線、2は、Ptにより形成され
た、強誘電体容量素子の下部電極を兼ねるプレート線、
3は、WSi2 からなるビット線、4は、Ptからなる
強誘電体容量素子の上部電極、5は、Alからなる局所
配線、6は、n+型拡散層、7は、SiO2 からなる層
間膜、8は、Pb(Zr0.53Ti0.47)O 3 により形成
された強誘電体膜、9は、p型シリコン基板である。こ
の構成においては、図3中のワード線WLはポリシリコ
ン、プレート線PLはPt、ビット線BLはWSi2
用いて形成されている。
【0006】
【発明が解決しようとする課題】上述した図5の従来例
には以下の問題点があった。強誘電体メモリの動作はセ
ルトランジスタの安定した動作と強誘電体容量の良好な
ヒステリシス特性に依存する。而して、一般に強誘電体
材料として良好な特性を示し、よく用いられるPb(Z
0.53Ti0.47)O3 のような材料は、Pb、Zrのよ
うな重金属を含む酸化物である。そして、この成膜温度
としてはPZTの場合で600℃以上が必要となる。さ
らに、PZTの成膜後もAl配線のアニール等の熱処理
が加わる。このような熱処理により、強誘電体の構成元
素であるPb、Zr等がシリコン基板側に層間膜7を通
して拡散する。特にこれらがセルトランジスタのチャネ
ル部(二つのn+ 型拡散層6の間のワード線の直下部)
に拡散した場合にはトランジスタ特性に大きな影響を及
ぼす。
【0007】例えば、トランジスタのチャネル部に予め
ドーピングされた不純物(As等)と反応して予め設定
されたトランジスタの閾値電圧を変化させる。また、シ
リコン中での電子の散乱中心となり、キャリア移動度を
低下させ、トランジスタのオン時の動作電流を減少させ
るとなどの現象が生じる。このため、特にメモリの集積
規模が大きくなった時に、チップの歩留まりが低下した
り、信頼性が低下するなどの問題が生ずる。したがっ
て、本発明の解決すべき課題は、上述した重金属のセル
トランジスタの能動部への拡散を抑制して、信頼性の高
い半導体不揮発性メモリを提供できるようにすることで
ある。
【0008】
【課題を解決するための手段】上記の課題は、セルトラ
ンジスタの能動領域上を配線層によって覆うことによっ
て解決することができる。
【0009】セルトランジスタの能動領域(チャネル領
域)を覆う配線層には例えばビット線が用いられる。こ
の構造によれば、強請電体成膜時の高温プロセス時、あ
るいは容量素子形成後の各種熱処理工程においてもビッ
ト線が重金属のセルトランジスタのチャネル部への拡散
に対するバリアとなり、トランジスタ特性の劣化を抑制
できる。
【0010】
【発明の実施の形態】本発明による半導体不揮発性メモ
リは、セルトランジスタと強誘電体を用いた容量素子と
を有する単位メモリセルを複数個備えるものであって、
前記セルトランジスタと前記容量素子との間の中間層の
配線の一部が上方から見て前記セルトランジスタのゲー
ト上を覆う形状をなしていることを特徴としている。
【0011】前記セルトランジスタの能動領域上を覆う
配線としては、例えばビット線が用いられる。ビット線
は、WSi2 、CoSi2 、TiSi2 、W、TiW、
TiNなどにより形成される。また、前記強誘電体は、
Pb(ZrX Ti1-X )O3 またはSrBi2 Ta29
を用いて形成される。
【0012】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図1(a)は、本発明の一実施例の半導体
不揮発性メモリの単位セルの構造を示す平面図であり、
図1(b)、図1(c)は、それぞれ図1(a)のA−
A′線、B−B′線での断面図である。本実施例の単位
メモリセルの等価回路は図3に示した従来例のものと変
わらない。図1において、1は、ポリシリコンにより形
成された、セルトランジスタのゲート電極を兼ねるワー
ド線、2は、Ptにより形成された、強誘電体容量素子
の下部電極を兼ねるプレート線、3は、WSi2 からな
るビット線、4は、Ptからなる強誘電体容量素子の上
部電極、5は、Alからなる局所配線、6は、セルトラ
ンジスタのソース・ドレイン領域を構成するn+ 型拡散
層、7は、SiO2からなる層間膜、8は、PZTから
なる強誘電体膜、9は、p型シリコン基板である。図1
に示す本実施例の構造において、図5に示した従来例と
相違する点は、ビット線3がセルトランジスタ上でその
チャネル領域を覆うように広げられている点である。
【0013】この構造の不揮発性メモリを製造するにあ
たっての強誘電体成膜時の断面図を図2(a)、(b)
に示す。図2(a)、(b)は、それぞれ図1(b)、
図1(c)に相当する断面での製造途中段階での状態を
示している。図示された製造段階では、ワード線1およ
びn+ 型拡散層6からなるセルトランジスタは形成され
ており、さらにセルトランジスタのチャネル領域を覆う
ビット線3もすでに形成されている。その上に層間膜7
が成膜され、その上に容量素子の下部電極を兼ねるプレ
ート線を形成するためのPt膜10が全面に成膜されて
おり、その上に全面にPZTからなる強誘電体膜8が成
膜されている。
【0014】PZTが全面に成膜される時には、前記の
ように600℃程度の温度となるため、PZTの構成元
素であるPb等がPt膜10および層間膜7を通って下
地のシリコンまで拡散するが、この際にビット線3の広
がった部分がPb等の拡散を阻止する働きをし、これに
より特にチヤネル部への拡散を抑制することができる。
この後に強誘電体膜8、Pt膜10がエッチングにより
加工され、プレート線2が形成される。
【0015】そして、強誘電体膜8(プレート線2と同
一パターンに形成されている)上に選択的にPt(また
はPt/Ti)からなる上部電極4を形成した後、さら
にその上に再び層間膜が追加される。層間膜7にn+
拡散層6の表面を露出させるコンタクトホールを開孔し
た後、Al膜を堆積し、エッチングにより局部配線5を
形成することにより図1に示すメモリセルが得られる。
層間膜7やAl膜の成膜後に熱処理が行われた場合には
再びPbなどの重金属が拡散するが、セルトランジスタ
のチャネル領域上はビット線3の拡張部により保護され
ているため、能動領域が汚染されることはない。したが
って、セルトランジスタヘの重金属の影響を低減して、
信頼性が高く、歩留まりの高い半導体不揮発性メモリを
得ることができる。
【0016】以上のように、本発明においてはビット線
を重金属のバリアとして用いることにより、そのセルト
ランジスタヘの影響を低減することができるが、この場
合のビット線の材料に要求される条件としては、デバイ
スの配線として使用可能な程度に配線抵抗が小さいこ
と、少なくとも層間膜となるSiO2 りも重金属の拡散
係数が小さいことである。上記実施例ではこの材料とし
てWSi2 を用いたが、他にはCoSi2 、TiSi
2 、W、TiW、TiN等が使用できる。
【0017】
【発明の効果】以上説明したように、本発明の半導体不
揮発性メモリは、セルトランジスタの能動領域上を配線
により覆ったものであるので、強誘電体を構成する重金
属のチャネル領域への拡散を抑制することができる。し
たがって、本発明によれば、重金属の拡散によるトラン
ジスタヘの悪影響を抑えて、信頼性の高い半導体不揮発
性メモリを高い歩留まりで生産することができるように
なる。
【図面の簡単な説明】
【図1】本発明の一実施例の平面図と断面図。
【図2】本発明の一実施例の製造途中段階での断面図。
【図3】強誘電体を用いた不揮発性メモリの単位セルの
回路図。
【図4】強誘電体のヒステリシス特性図。
【図5】従来例の平面図と断面図。
【符号の説明】
1 ワード線 2 強誘電体容量素子の下部電極を兼ねるプレート線 3 ビット線 4 強誘電体容量素子の上部電極 5 局所配線 6 n+ 型拡散層 7 層間膜 8 強誘電体膜 9 p型シリコン基板 10 Pt膜 BL ビット線 PL プレート線 WL ワード線 Cf 強誘電体容量素子 Tr セルトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/108 29/788 29/792 (58)調査した分野(Int.Cl.6,DB名) H01L 27/10 451 G11C 11/22 G11C 14/00 H01L 21/8242 H01L 21/8247 H01L 27/108 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 セルトランジスタと強誘電体を用いた容
    量素子とを有する単位メモリセルを複数個備える半導体
    不揮発性メモリにおいて、前記セルトランジスタと前記
    容量素子との間の中間層の配線の一部が上方から見て
    記セルトランジスタのゲート上を覆う形状をなしている
    ことを特徴とする半導体不揮発性メモリ。
  2. 【請求項2】 前記強誘電体の材料がPb(ZrX Ti
    1-X )O3 またはSrBi2 Ta29 であることを特
    徴とする請求項1記載の半導体不揮発性メモリ。
  3. 【請求項3】 前記配線がビット線であることを特徴と
    する請求項1記載の半導体不揮発性メモリ。
  4. 【請求項4】 前記配線がWSi2 、CoSi2 、Ti
    Si2 、W、TiW、TiNのいずれかで形成されてい
    ることを特徴とする請求項1記載の半導体不揮発性メモ
    リ。
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KR100291182B1 (ko) * 1998-10-28 2001-07-12 박종섭 강유전체메모리장치

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