JPH07169864A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07169864A JPH07169864A JP5316860A JP31686093A JPH07169864A JP H07169864 A JPH07169864 A JP H07169864A JP 5316860 A JP5316860 A JP 5316860A JP 31686093 A JP31686093 A JP 31686093A JP H07169864 A JPH07169864 A JP H07169864A
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- gate electrode
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Abstract
(57)【要約】
【目的】 平坦化及び高集積化を達成し、安定したメモ
リ特性が得られ且つ配線の信頼性が向上した不揮発性半
導体記憶装置を提供する。 【構成】 半導体基板１に形成した凹部２内に、シリコ
ン酸化膜４を介してアドレスゲート電極４を設け、一部
が第１のゲート絶縁膜１０を介してアドレスゲート電極
４上に，他の一部が第１のゲート絶縁膜１０を介して一
方のチャネル上に設けられた第１のメモリゲート電極９
と、一部が第２のゲート絶縁膜１２を介してアドレスゲ
ート電極４上に，他の一部が第２のゲート絶縁膜１２を
介して他方のチャネル上に設けられた第２のメモリゲー
ト電極１１と、を備えた。
リ特性が得られ且つ配線の信頼性が向上した不揮発性半
導体記憶装置を提供する。 【構成】 半導体基板１に形成した凹部２内に、シリコ
ン酸化膜４を介してアドレスゲート電極４を設け、一部
が第１のゲート絶縁膜１０を介してアドレスゲート電極
４上に，他の一部が第１のゲート絶縁膜１０を介して一
方のチャネル上に設けられた第１のメモリゲート電極９
と、一部が第２のゲート絶縁膜１２を介してアドレスゲ
ート電極４上に，他の一部が第２のゲート絶縁膜１２を
介して他方のチャネル上に設けられた第２のメモリゲー
ト電極１１と、を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の改良に関する。
置の改良に関する。
【０００２】
【従来の技術】従来から、一般的な不揮発性半導体記憶
装置として、ＥＰＲＯＭ（Electrically Programmable
Read Only Memory）や、ＥＥＰＲＯＭ（Electrically E
rasable Programmable ＲＯＭ）等がある。この不揮発
性半導体記憶装置では、通常、ゲート絶縁膜とゲート電
極との間にシリコン窒化膜を介在させたＭＮＯＳ型の不
揮発性半導体記憶装置や、半導体基板側から順に、シリ
コン酸化膜等から構成されるトンネル絶縁体層，シリコ
ン窒化膜等から構成される絶縁体層及びシリコン酸化膜
等から構成されるトップ絶縁体層からなる三層構造のゲ
ート絶縁膜を有し、この上にゲート電極が形成されたＭ
ＯＮＯＳ型の不揮発性半導体記憶装置がある。
装置として、ＥＰＲＯＭ（Electrically Programmable
Read Only Memory）や、ＥＥＰＲＯＭ（Electrically E
rasable Programmable ＲＯＭ）等がある。この不揮発
性半導体記憶装置では、通常、ゲート絶縁膜とゲート電
極との間にシリコン窒化膜を介在させたＭＮＯＳ型の不
揮発性半導体記憶装置や、半導体基板側から順に、シリ
コン酸化膜等から構成されるトンネル絶縁体層，シリコ
ン窒化膜等から構成される絶縁体層及びシリコン酸化膜
等から構成されるトップ絶縁体層からなる三層構造のゲ
ート絶縁膜を有し、この上にゲート電極が形成されたＭ
ＯＮＯＳ型の不揮発性半導体記憶装置がある。
【０００３】このような不揮発性半導体記憶装置では、
通常のメモリゲートにおいて、書き込み後は、エンハン
スメント型、消去後は、ディプリーション型の特性を示
すように設定される。従って、消去状態にあるメモリセ
ルの非読み出し時に、チャネル領域が短絡しないよう
に、１ビットセルが、メモリゲートに加えて、エンハン
スメント型特性を持つアドレスゲートを有する構造を備
えている。、即ち、実質的には、２つのトランジスタで
１つの半導体記憶装置を構成する構造を有していた。
通常のメモリゲートにおいて、書き込み後は、エンハン
スメント型、消去後は、ディプリーション型の特性を示
すように設定される。従って、消去状態にあるメモリセ
ルの非読み出し時に、チャネル領域が短絡しないよう
に、１ビットセルが、メモリゲートに加えて、エンハン
スメント型特性を持つアドレスゲートを有する構造を備
えている。、即ち、実質的には、２つのトランジスタで
１つの半導体記憶装置を構成する構造を有していた。
【０００４】
【発明が解決しようとする課題】しかしながら、前記構
造の不揮発性半導体記憶装置は、１ビットに２つのゲー
ト電極が必要となるため、１ビット当たりの面積が大き
くなるという欠点を有していた。また、アドレスゲート
電極の一部とメモリゲート電極の一部とが重なった構造
を備えているため、この重なり部分における段差が大き
くなり、配線の信頼性が低下するという問題があった。
造の不揮発性半導体記憶装置は、１ビットに２つのゲー
ト電極が必要となるため、１ビット当たりの面積が大き
くなるという欠点を有していた。また、アドレスゲート
電極の一部とメモリゲート電極の一部とが重なった構造
を備えているため、この重なり部分における段差が大き
くなり、配線の信頼性が低下するという問題があった。
【０００５】本発明は、このような従来の問題点を解決
することを課題とするものであり、平坦化及び高集積化
を達成し、安定したメモリ特性が得られ且つ配線の信頼
性が向上した不揮発性半導体記憶装置を提供することを
目的とする。
することを課題とするものであり、平坦化及び高集積化
を達成し、安定したメモリ特性が得られ且つ配線の信頼
性が向上した不揮発性半導体記憶装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板に形成された凹部と、前記凹
部を挟んで形成されたソース及びドレインと、前記凹部
内に絶縁膜を介して設けられたアドレスゲートと、一部
が絶縁膜を介して前記アドレスゲート上に設けられ且つ
他の一部が絶縁膜を介してソース及び前記アドレスゲー
ト間に形成されたチャネル上に設けられた第１のメモリ
ゲートと、一部が絶縁膜を介して前記アドレスゲート上
に設けられ且つ他の一部が絶縁膜を介してドレイン及び
前記アドレスゲート間に形成されたチャネル上に設けら
れた第２のメモリゲートと、を備えたことを特徴とする
不揮発性半導体記憶装置を提供するものである。
に、本発明は、半導体基板に形成された凹部と、前記凹
部を挟んで形成されたソース及びドレインと、前記凹部
内に絶縁膜を介して設けられたアドレスゲートと、一部
が絶縁膜を介して前記アドレスゲート上に設けられ且つ
他の一部が絶縁膜を介してソース及び前記アドレスゲー
ト間に形成されたチャネル上に設けられた第１のメモリ
ゲートと、一部が絶縁膜を介して前記アドレスゲート上
に設けられ且つ他の一部が絶縁膜を介してドレイン及び
前記アドレスゲート間に形成されたチャネル上に設けら
れた第２のメモリゲートと、を備えたことを特徴とする
不揮発性半導体記憶装置を提供するものである。
【０００７】
【作用】本発明に係る不揮発性半導体記憶装置は、半導
体基板に形成した凹部内にアドレスゲートを設けたた
め、該アドレスゲートを形成した後の半導体基板表面と
アドレスゲート上面との間に段差が生じることがない。
従って、この上にメモリゲートを形成した際に生じる段
差は、最低限に抑制される。
体基板に形成した凹部内にアドレスゲートを設けたた
め、該アドレスゲートを形成した後の半導体基板表面と
アドレスゲート上面との間に段差が生じることがない。
従って、この上にメモリゲートを形成した際に生じる段
差は、最低限に抑制される。
【０００８】さらにまた、前記アドレスゲート上に２つ
のメモリゲートを設けたため、当該アドレスゲートの占
有面積は、実行的に小さくなる。従って、１ビット当た
りのセル面積が縮小され、高集積化が可能となる。
のメモリゲートを設けたため、当該アドレスゲートの占
有面積は、実行的に小さくなる。従って、１ビット当た
りのセル面積が縮小され、高集積化が可能となる。
【０００９】
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１は、本発明の実施例に係る不
揮発性半導体記憶装置（ＭＯＮＯＳ型）の製造工程の一
部を示す部分断面図である。図１（１）に示す工程で
は、所望の処理が行われたｐ形半導体基板１のアドレス
ゲート電極形成位置を選択的にエッチングし、深さが３
０００〜５０００Å程度の凹部２を形成する。次に、前
記半導体基板１の全面に、膜厚が１００〜２００Å程度
のシリコン酸化膜３を堆積する。次いで、シリコン酸化
膜３上に、アドレスゲート電極形成材料として、膜厚が
３０００〜５０００Å程度の多結晶シリコン膜を形成し
た後、これを選択的にエッチングし、凹部２内にシリコ
ン酸化膜３を介してアドレスゲート電極４を形成する。
このようにすることで、アドレスゲート電極４の上面と
半導体基板１表面との間に段差を生じることなく、アド
レスゲート電極４を形成した。
を参照して説明する。図１は、本発明の実施例に係る不
揮発性半導体記憶装置（ＭＯＮＯＳ型）の製造工程の一
部を示す部分断面図である。図１（１）に示す工程で
は、所望の処理が行われたｐ形半導体基板１のアドレス
ゲート電極形成位置を選択的にエッチングし、深さが３
０００〜５０００Å程度の凹部２を形成する。次に、前
記半導体基板１の全面に、膜厚が１００〜２００Å程度
のシリコン酸化膜３を堆積する。次いで、シリコン酸化
膜３上に、アドレスゲート電極形成材料として、膜厚が
３０００〜５０００Å程度の多結晶シリコン膜を形成し
た後、これを選択的にエッチングし、凹部２内にシリコ
ン酸化膜３を介してアドレスゲート電極４を形成する。
このようにすることで、アドレスゲート電極４の上面と
半導体基板１表面との間に段差を生じることなく、アド
レスゲート電極４を形成した。
【００１０】次に、図１（２）に示す工程では、図１
（１）に示す工程で得た半導体基板１の全面に、膜厚が
２０Å程度のシリコン酸化膜５を形成する。次いで、シ
リコン酸化膜５上に、膜厚が７０〜１５０Å程度のシリ
コン窒化膜６を形成する。次に、シリコン窒化膜６を酸
化し、膜厚が４０〜８０Å程度のシリコン酸化膜７を形
成する。次に、シリコン酸化膜７上に、メモリゲート電
極形成材料として、膜厚が３０００〜５０００Å程度の
多結晶シリコン膜８を形成する。
（１）に示す工程で得た半導体基板１の全面に、膜厚が
２０Å程度のシリコン酸化膜５を形成する。次いで、シ
リコン酸化膜５上に、膜厚が７０〜１５０Å程度のシリ
コン窒化膜６を形成する。次に、シリコン窒化膜６を酸
化し、膜厚が４０〜８０Å程度のシリコン酸化膜７を形
成する。次に、シリコン酸化膜７上に、メモリゲート電
極形成材料として、膜厚が３０００〜５０００Å程度の
多結晶シリコン膜８を形成する。
【００１１】次いで、図１（３）に示す工程では、図１
（２）に示す工程で得た多結晶シリコン膜８，シリコン
酸化膜７，シリコン窒化膜６及びシリコン酸化膜５を、
選択的にエッチングし、第１のメモリゲート電極９，第
１のゲート絶縁膜１０，第２のメモリゲート電極１１，
第２のゲート絶縁膜１２を形成する。次いで、図１
（４）に示す工程では、第１のメモリゲート電極９及び
第２のメモリゲート電極１１をマスクとして、不純物導
入を行い、ソース１３及びドレイン１４を形成する。
（２）に示す工程で得た多結晶シリコン膜８，シリコン
酸化膜７，シリコン窒化膜６及びシリコン酸化膜５を、
選択的にエッチングし、第１のメモリゲート電極９，第
１のゲート絶縁膜１０，第２のメモリゲート電極１１，
第２のゲート絶縁膜１２を形成する。次いで、図１
（４）に示す工程では、第１のメモリゲート電極９及び
第２のメモリゲート電極１１をマスクとして、不純物導
入を行い、ソース１３及びドレイン１４を形成する。
【００１２】その後、層間絶縁膜形成や配線平成等、所
望の工程を行い不揮発性半導体記憶装置を完成する。な
お、本実施例では、ｐ形半導体基板１を用いて、ｎ形の
不揮発性半導体記憶装置を形成する場合について説明し
たが、これに限らず、ｎ形半導体基板を用いてｐ形の不
揮発性半導体記憶装置を形成してもよい。また、ｎ形半
導体基板中にｐ形領域を形成し、その上に不揮発性半導
体記憶装置を形成する等、種々の方法により形成してよ
い。
望の工程を行い不揮発性半導体記憶装置を完成する。な
お、本実施例では、ｐ形半導体基板１を用いて、ｎ形の
不揮発性半導体記憶装置を形成する場合について説明し
たが、これに限らず、ｎ形半導体基板を用いてｐ形の不
揮発性半導体記憶装置を形成してもよい。また、ｎ形半
導体基板中にｐ形領域を形成し、その上に不揮発性半導
体記憶装置を形成する等、種々の方法により形成してよ
い。
【００１３】そして、本実施例では、第１のゲート絶縁
膜１０及び第２のゲート絶縁膜１２を、シリコン酸化膜
７，シリコン窒化膜６及びシリコン酸化膜５からなる三
層構造で構成したが、これに限らず、第１のゲート絶縁
膜１０及び第２のゲート絶縁膜１２は、シリコン酸化膜
及びシリコン窒化膜の二層構造で構成してもよく、ま
た、シリコン酸化膜のみで構成してもよい。
膜１０及び第２のゲート絶縁膜１２を、シリコン酸化膜
７，シリコン窒化膜６及びシリコン酸化膜５からなる三
層構造で構成したが、これに限らず、第１のゲート絶縁
膜１０及び第２のゲート絶縁膜１２は、シリコン酸化膜
及びシリコン窒化膜の二層構造で構成してもよく、ま
た、シリコン酸化膜のみで構成してもよい。
【００１４】また、本実施例では、シリコン窒化膜６を
酸化してシリコン酸化膜７を形成したが、これに限ら
ず、シリコン酸化膜７は、ＣＶＤ法により堆積する等、
任意の方法で形成してよい。
酸化してシリコン酸化膜７を形成したが、これに限ら
ず、シリコン酸化膜７は、ＣＶＤ法により堆積する等、
任意の方法で形成してよい。
【００１５】
【発明の効果】以上説明したように、本発明に係る不揮
発性半導体記憶装置は、半導体基板に形成した凹部内に
アドレスゲートを設けた構造を備えているため、当該ア
ドレスゲートの上面と半導体基板表面との間に段差が生
じることがない。従って、この上にメモリゲートを形成
した際に生じる半導体基板表面との段差を最低限に抑制
することができ、平坦化を達成することができる。この
結果、配線に、エレクトロマイグレーション，ストレス
マイグレーションが発生することを抑制でき、配線の信
頼性を向上することができる。
発性半導体記憶装置は、半導体基板に形成した凹部内に
アドレスゲートを設けた構造を備えているため、当該ア
ドレスゲートの上面と半導体基板表面との間に段差が生
じることがない。従って、この上にメモリゲートを形成
した際に生じる半導体基板表面との段差を最低限に抑制
することができ、平坦化を達成することができる。この
結果、配線に、エレクトロマイグレーション，ストレス
マイグレーションが発生することを抑制でき、配線の信
頼性を向上することができる。
【００１６】さらにまた、本発明に係る不揮発性半導体
記憶装置は、アドレスゲート上に２つのメモリゲートを
設けた構造を備えているため、当該アドレスゲートの占
有面積を実行的に小さくすることができる。この結果、
１ビット当たりのセル面積を縮小することができ、高集
積化を達成することができる。
記憶装置は、アドレスゲート上に２つのメモリゲートを
設けた構造を備えているため、当該アドレスゲートの占
有面積を実行的に小さくすることができる。この結果、
１ビット当たりのセル面積を縮小することができ、高集
積化を達成することができる。
【図１】本発明の実施例に係る不揮発性半導体記憶装置
（ＭＯＮＯＳ型）の製造工程の一部を示す部分断面図で
ある。
（ＭＯＮＯＳ型）の製造工程の一部を示す部分断面図で
ある。
１ 半導体基板 ２ 凹部 ３ シリコン酸化膜 ４ アドレスゲート電極 ９ 第１のメモリゲート電極 １０ 第１のゲート絶縁膜 １１ 第２のメモリゲート電極 １２ 第２のゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (1)
- 【請求項１】 半導体基板に形成された凹部と、前記凹
部を挟んで形成されたソース及びドレインと、前記凹部
内に絶縁膜を介して設けられたアドレスゲートと、一部
が絶縁膜を介して前記アドレスゲート上に設けられ且つ
他の一部が絶縁膜を介してソース及び前記アドレスゲー
ト間に形成されたチャネル上に設けられた第１のメモリ
ゲートと、一部が絶縁膜を介して前記アドレスゲート上
に設けられ且つ他の一部が絶縁膜を介してドレイン及び
前記アドレスゲート間に形成されたチャネル上に設けら
れた第２のメモリゲートと、を備えたことを特徴とする
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316860A JPH07169864A (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316860A JPH07169864A (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169864A true JPH07169864A (ja) | 1995-07-04 |
Family
ID=18081723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316860A Pending JPH07169864A (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169864A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19811080A1 (de) * | 1998-03-13 | 1999-09-16 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| JP2003508921A (ja) * | 1999-08-27 | 2003-03-04 | マクロニックス・アメリカ・インコーポレーテッド | 割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法 |
| KR100440095B1 (ko) * | 2000-07-03 | 2004-07-14 | 샤프 가부시키가이샤 | 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법 |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| KR100763918B1 (ko) * | 2006-07-28 | 2007-10-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| WO2008059768A1 (fr) * | 2006-11-14 | 2008-05-22 | Nec Corporation | Dispositif à semi-conducteur |
-
1993
- 1993-12-16 JP JP5316860A patent/JPH07169864A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19811080A1 (de) * | 1998-03-13 | 1999-09-16 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19811080C2 (de) * | 1998-03-13 | 2000-10-26 | Siemens Ag | Elektrisch schreib- und löschbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
| JP2003508921A (ja) * | 1999-08-27 | 2003-03-04 | マクロニックス・アメリカ・インコーポレーテッド | 割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法 |
| JP4969748B2 (ja) * | 1999-08-27 | 2012-07-04 | マクロニックス・アメリカ・インコーポレーテッド | 不揮発性半導体記憶装置デバイス及び不揮発性記憶装置セルの製造方法 |
| KR100440095B1 (ko) * | 2000-07-03 | 2004-07-14 | 샤프 가부시키가이샤 | 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법 |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| KR100763918B1 (ko) * | 2006-07-28 | 2007-10-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| WO2008059768A1 (fr) * | 2006-11-14 | 2008-05-22 | Nec Corporation | Dispositif à semi-conducteur |
| US8106444B2 (en) | 2006-11-14 | 2012-01-31 | Nec Corporation | Semiconductor device |
| JP2013058795A (ja) * | 2006-11-14 | 2013-03-28 | Nec Corp | 半導体装置 |
| JP5376122B2 (ja) * | 2006-11-14 | 2013-12-25 | 日本電気株式会社 | 半導体装置 |
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