JPH08181231A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH08181231A JPH08181231A JP6324414A JP32441494A JPH08181231A JP H08181231 A JPH08181231 A JP H08181231A JP 6324414 A JP6324414 A JP 6324414A JP 32441494 A JP32441494 A JP 32441494A JP H08181231 A JPH08181231 A JP H08181231A
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- gate electrode
- insulating film
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- semiconductor memory
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Abstract
(57)【要約】
【目的】電荷保持特性の向上を図り、高信頼な不揮発性
半導体記憶装置およびその製造方法を提供する。 【構成】半導体基板1にゲート絶縁膜3を介して形成さ
れた浮遊ゲート電極4とその上部に層間絶縁膜5を介し
て形成された制御ゲート電極6を備えた不揮発性半導体
記憶装置において、浮遊ゲート電極を形成する工程と、
前記電極上端部を丸める工程と層間絶縁膜を形成する工
程を含む。 【効果】浮遊ゲート電極上端部を円弧状とすることによ
り、層間絶縁膜での電界集中を防止でき、絶縁耐圧およ
びディスターブ耐性の低下がなくなるため、これによっ
て層間絶縁膜の薄膜化が可能となり、大容量不揮発性半
導体記憶装置を実現できる。
半導体記憶装置およびその製造方法を提供する。 【構成】半導体基板1にゲート絶縁膜3を介して形成さ
れた浮遊ゲート電極4とその上部に層間絶縁膜5を介し
て形成された制御ゲート電極6を備えた不揮発性半導体
記憶装置において、浮遊ゲート電極を形成する工程と、
前記電極上端部を丸める工程と層間絶縁膜を形成する工
程を含む。 【効果】浮遊ゲート電極上端部を円弧状とすることによ
り、層間絶縁膜での電界集中を防止でき、絶縁耐圧およ
びディスターブ耐性の低下がなくなるため、これによっ
て層間絶縁膜の薄膜化が可能となり、大容量不揮発性半
導体記憶装置を実現できる。
Description
【0001】
【産業上の利用分野】本発明は、浮遊ゲート電極を備え
た不揮発性半導体記憶装置に係り、特に、メモリセル電
荷保持耐性向上を可能とする不揮発性半導体記憶装置及
びその製造方法に関する。
た不揮発性半導体記憶装置に係り、特に、メモリセル電
荷保持耐性向上を可能とする不揮発性半導体記憶装置及
びその製造方法に関する。
【0002】
【従来の技術】従来、不揮発性半導体記憶装置には、紫
外線消去型や電気的書き換え可能な不揮発性半導体記憶
装置などがある。
外線消去型や電気的書き換え可能な不揮発性半導体記憶
装置などがある。
【0003】これらは、浮遊ゲート電極中に情報電荷を
蓄積するもので、その代表的な構造として例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ,1987 第556項から第559項 (Internatio
nal Electron Devices meeting 1987 PP556−559)
および、アイ・イー・イー・イー,インターナショナル
リライアビリティー フィジクス シンポジウム,1
988 第158項から第166項(IEEE Internationa
l Reliability Physics Symposium 1988 PP158−166)
において論じられているNOR型メモリセルや、特願平
1−42404 号のNAND型メモリセルなどがある。
蓄積するもので、その代表的な構造として例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ,1987 第556項から第559項 (Internatio
nal Electron Devices meeting 1987 PP556−559)
および、アイ・イー・イー・イー,インターナショナル
リライアビリティー フィジクス シンポジウム,1
988 第158項から第166項(IEEE Internationa
l Reliability Physics Symposium 1988 PP158−166)
において論じられているNOR型メモリセルや、特願平
1−42404 号のNAND型メモリセルなどがある。
【0004】図2にNOR型メモリセルの断面構造を示
す。半導体基板1上に絶縁膜3を介して浮遊ゲート電極
4があり、浮遊ゲート電極4は半導体基板1上の素子分
離用絶縁膜2の上部まで重なるようにように配置されて
いる。さらに、浮遊ゲート電極4の上部には層間絶縁膜
5を介して制御ゲート電極6が置かれている。これらの
上部には絶縁膜7を介してデータ線の金属配線8が配置
されている。また、図では示していないが、金属配線8
および絶縁膜7上には絶縁膜が覆われている。
す。半導体基板1上に絶縁膜3を介して浮遊ゲート電極
4があり、浮遊ゲート電極4は半導体基板1上の素子分
離用絶縁膜2の上部まで重なるようにように配置されて
いる。さらに、浮遊ゲート電極4の上部には層間絶縁膜
5を介して制御ゲート電極6が置かれている。これらの
上部には絶縁膜7を介してデータ線の金属配線8が配置
されている。また、図では示していないが、金属配線8
および絶縁膜7上には絶縁膜が覆われている。
【0005】図3にNOR型メモリセルの平面レイアウ
トを示す。ワード線22にあるメモリセル21は島上に
形成された素子分離領域20によって隣のセルと分離さ
れ、2つのワード線22と素子分離領域20によって挾
まれた領域にコンタクトホール23が形成されている。
このコンタクトホール23は上下2つのメモリセルが共
有する形となっている。
トを示す。ワード線22にあるメモリセル21は島上に
形成された素子分離領域20によって隣のセルと分離さ
れ、2つのワード線22と素子分離領域20によって挾
まれた領域にコンタクトホール23が形成されている。
このコンタクトホール23は上下2つのメモリセルが共
有する形となっている。
【0006】図4に図3中のB−B′断面を示す。デー
タ線の金属配線8はコンタクトホール23を介してメモ
リセルのドレイン拡散層12に接続されている。ソース
拡散層11は共通の拡散層配線に接続されている。ここ
で、図3中のA−A′断面は先に説明した図2である。
タ線の金属配線8はコンタクトホール23を介してメモ
リセルのドレイン拡散層12に接続されている。ソース
拡散層11は共通の拡散層配線に接続されている。ここ
で、図3中のA−A′断面は先に説明した図2である。
【0007】次に、NOR型メモリの書き換え方式につ
いて説明する。
いて説明する。
【0008】まず、図4の左側のメモリセルに情報を書
込む場合、ソース11を接地した状態でドレイン拡散層
12および制御ゲート6aに正電圧を加え、ドレイン接
合表面近傍で発生するホットエレクトロンを浮遊ゲート
電極4aに注入させる。本書き込みによって浮遊ゲート
4a上に設けられた制御ゲート6aからみたしきい値電
圧は高くなる。
込む場合、ソース11を接地した状態でドレイン拡散層
12および制御ゲート6aに正電圧を加え、ドレイン接
合表面近傍で発生するホットエレクトロンを浮遊ゲート
電極4aに注入させる。本書き込みによって浮遊ゲート
4a上に設けられた制御ゲート6aからみたしきい値電
圧は高くなる。
【0009】図5のアレイ構成図においてアレイ内の1
ビット(メモリセル40)に情報を書き込むには、表1
の電圧条件に示したように、任意のワード線W1および
データ線D1に電圧を印加し、それ以外のワード線W2
〜W4およびデータ線D2は接地する。
ビット(メモリセル40)に情報を書き込むには、表1
の電圧条件に示したように、任意のワード線W1および
データ線D1に電圧を印加し、それ以外のワード線W2
〜W4およびデータ線D2は接地する。
【0010】消去はファウラ・ノルドハイム(Fowler-No
rdheim:F−N)トンネル方式により行われる。図4の
制御ゲート6a,6bを接地しソース拡散層11に正電
圧を加えることにより、浮遊ゲート4a,4bとソース
拡散層11間のゲート酸化膜3に高電界を与え、ゲート
酸化膜3を介したトンネル現象を利用して、浮遊ゲート
電極中に蓄積された電子をソース側11に引き抜くこと
ができる。本消去によって、制御電極6a,6bからみ
たしきい値電圧は低くなる。
rdheim:F−N)トンネル方式により行われる。図4の
制御ゲート6a,6bを接地しソース拡散層11に正電
圧を加えることにより、浮遊ゲート4a,4bとソース
拡散層11間のゲート酸化膜3に高電界を与え、ゲート
酸化膜3を介したトンネル現象を利用して、浮遊ゲート
電極中に蓄積された電子をソース側11に引き抜くこと
ができる。本消去によって、制御電極6a,6bからみ
たしきい値電圧は低くなる。
【0011】
【表1】
【0012】この際、図5に示すようにソース線Sは共
通化されているため、まとまった単位の消去となる。
通化されているため、まとまった単位の消去となる。
【0013】読み出しは、図4のドレイン拡散層12に
低電圧を加え、制御ゲート電極6aに電圧を加え、メモ
リセルに流れるチャネル電流の大小を情報の“1”また
は“0”に対応させることにより行う。
低電圧を加え、制御ゲート電極6aに電圧を加え、メモ
リセルに流れるチャネル電流の大小を情報の“1”また
は“0”に対応させることにより行う。
【0014】図5においてアレイ内の1ビット(メモリ
セル40)を読み出すには、任意のワード線W1および
データ線D1に電圧を印加し、それ以外のワード線W2
〜W4およびデータ線D2は接地する。
セル40)を読み出すには、任意のワード線W1および
データ線D1に電圧を印加し、それ以外のワード線W2
〜W4およびデータ線D2は接地する。
【0015】次にNOR型メモリセルの形成方法を説明
する。
する。
【0016】図2に示すように、p型シリコン基板1上
に素子分離用の酸化膜領域2を形成した後、犠牲酸化お
よび犠牲酸化膜の除去工程を行い、ゲート酸化膜3を形
成する。次にポリシリコン膜を全面に形成し、ホトエッ
チングプロセスにより上記ゲート酸化領域を覆うように
浮遊ゲート電極4を加工する。
に素子分離用の酸化膜領域2を形成した後、犠牲酸化お
よび犠牲酸化膜の除去工程を行い、ゲート酸化膜3を形
成する。次にポリシリコン膜を全面に形成し、ホトエッ
チングプロセスにより上記ゲート酸化領域を覆うように
浮遊ゲート電極4を加工する。
【0017】そして、全面に層間絶縁膜5、およびポリ
シリコン膜6を被着させる。この層間絶縁膜5の材料と
して、ポリシリコン膜上を熱酸化したものや、ポリシリ
コン膜を酸化した後、窒化シリコン膜,酸化膜を重ねた
多層構造などがある。
シリコン膜6を被着させる。この層間絶縁膜5の材料と
して、ポリシリコン膜上を熱酸化したものや、ポリシリ
コン膜を酸化した後、窒化シリコン膜,酸化膜を重ねた
多層構造などがある。
【0018】次に、ホトエッチングプロセスにより図3
のワード線22となるようにポリシリコン膜6,層間絶
縁膜5、をエッチングするとともに、ポリシリコン膜4
も同時に加工する。この後は、イオン打ち込みによりソ
ースおよびドレイン拡散層形成11,12を行い、全面
を絶縁膜7で覆った後、拡散層領域11にコンタクトホ
ールを開け、金属配線材料を全面に形成しデータ線8と
なるように加工を行う。
のワード線22となるようにポリシリコン膜6,層間絶
縁膜5、をエッチングするとともに、ポリシリコン膜4
も同時に加工する。この後は、イオン打ち込みによりソ
ースおよびドレイン拡散層形成11,12を行い、全面
を絶縁膜7で覆った後、拡散層領域11にコンタクトホ
ールを開け、金属配線材料を全面に形成しデータ線8と
なるように加工を行う。
【0019】以上がNOR型メモリセルの説明だが、N
AND型メモリセルについてもメモリセルの断面構造は
ほぼNOR型と同様であり、ここでの説明は行わない。
AND型メモリセルについてもメモリセルの断面構造は
ほぼNOR型と同様であり、ここでの説明は行わない。
【0020】
【発明が解決しようとする課題】上記に示した、浮遊ゲ
ート電極を有する不揮発性半導体記憶装置では、微細化
および低電圧化に伴うゲート絶縁膜,層間絶縁膜の薄膜
化につれ、データ保持耐性に問題が生じる。浮遊ゲート
電極を有する不揮発性メモリセルは、不揮発性の観点か
ら、電圧が印加されない状態や、電圧が印加される読み
出し状態においてもデータ(情報電荷)を保持し続けな
ければならない。しかし、電圧が印加されない状態や、
読み出し状態(選択ワード線上にある非選択セル)にお
いても浮遊ゲート内に蓄積された電荷によりゲート絶縁
膜および層間絶縁膜には弱い電界が発生する。この電界
の向きにしたがい情報電荷が外部に抜け或いは過剰な電
荷が外部から注入される。
ート電極を有する不揮発性半導体記憶装置では、微細化
および低電圧化に伴うゲート絶縁膜,層間絶縁膜の薄膜
化につれ、データ保持耐性に問題が生じる。浮遊ゲート
電極を有する不揮発性メモリセルは、不揮発性の観点か
ら、電圧が印加されない状態や、電圧が印加される読み
出し状態においてもデータ(情報電荷)を保持し続けな
ければならない。しかし、電圧が印加されない状態や、
読み出し状態(選択ワード線上にある非選択セル)にお
いても浮遊ゲート内に蓄積された電荷によりゲート絶縁
膜および層間絶縁膜には弱い電界が発生する。この電界
の向きにしたがい情報電荷が外部に抜け或いは過剰な電
荷が外部から注入される。
【0021】例えば、図5で示した読み出しの状態で
は、選択セル(メモリセル40)のワード線に低い電圧
が印加される。この時、選択ワード線上の非選択メモリ
セル(メモリセル42)に電荷が蓄積されている場合、
ゲート絶縁膜に比べ層間絶縁膜の電界強度が高くなり、
この電界に起因したリーク現象により浮遊ゲートから制
御ゲート側へ電荷の放出が起きる。一方、メモリセル4
2に電荷が蓄積されていない場合では、層間絶縁膜に比
べゲート絶縁膜の電界強度が強くなり、基板から浮遊ゲ
ートに電荷の注入が生じる。
は、選択セル(メモリセル40)のワード線に低い電圧
が印加される。この時、選択ワード線上の非選択メモリ
セル(メモリセル42)に電荷が蓄積されている場合、
ゲート絶縁膜に比べ層間絶縁膜の電界強度が高くなり、
この電界に起因したリーク現象により浮遊ゲートから制
御ゲート側へ電荷の放出が起きる。一方、メモリセル4
2に電荷が蓄積されていない場合では、層間絶縁膜に比
べゲート絶縁膜の電界強度が強くなり、基板から浮遊ゲ
ートに電荷の注入が生じる。
【0022】これらの現象は、メモリセルの微細化,低
電圧化が進むにつれてゲート絶縁膜および層間膜が薄膜
になることから、上記部分からの電荷の抜けがさらに厳
しくなる。
電圧化が進むにつれてゲート絶縁膜および層間膜が薄膜
になることから、上記部分からの電荷の抜けがさらに厳
しくなる。
【0023】特に、図2に示すように従来の形状では、
浮遊ゲート電極4は異方性加工によりエッジ部が垂直形
状になっている。このような形状で層間絶縁膜を形成し
た場合、浮遊ゲートと制御ゲート間で生じる電界はこの
部分に集中する。
浮遊ゲート電極4は異方性加工によりエッジ部が垂直形
状になっている。このような形状で層間絶縁膜を形成し
た場合、浮遊ゲートと制御ゲート間で生じる電界はこの
部分に集中する。
【0024】また、この状況は層間絶縁膜に熱酸化膜、
あるいはその一部に熱酸化膜を用いた場合、エッジ部分
の膜厚が薄くなるため、この部分に発生する電界がさら
に強められる。この結果、層間絶縁膜を介しての電荷の
放出が発生し、データ保持耐性は低下する。
あるいはその一部に熱酸化膜を用いた場合、エッジ部分
の膜厚が薄くなるため、この部分に発生する電界がさら
に強められる。この結果、層間絶縁膜を介しての電荷の
放出が発生し、データ保持耐性は低下する。
【0025】これらの問題はNOR型のメモリセルだけ
ではなくNAND型についても同様である。
ではなくNAND型についても同様である。
【0026】本発明の目的は、紫外線あるいは電気的に
書き換え可能な浮遊ゲート電極を用いた不揮発性半導体
記憶装置において、電荷保持特性に優れ、微細化,低電
圧化を可能とした大容量の不揮発性半導体記憶装置およ
びその製造方法を提供することにある。
書き換え可能な浮遊ゲート電極を用いた不揮発性半導体
記憶装置において、電荷保持特性に優れ、微細化,低電
圧化を可能とした大容量の不揮発性半導体記憶装置およ
びその製造方法を提供することにある。
【0027】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、図1に示すような、第1導電
型半導体基板1にゲート絶縁膜3を介して形成された浮
遊ゲート電極4と、前記浮遊ゲート電極4上に層間絶縁
膜5を介して形成された制御ゲート電極6と、浮遊ゲー
ト電極下部の半導体基板内に設けられた第2導電型のソ
ース,ドレイン領域(図示略)により構成されたメモリ
構造において、層間絶縁膜5の膜厚が浮遊ゲート電極4
の上面から側面にかけて連続的に均一な構造であるメモ
リセル構造を備えている。
めに、本発明においては、図1に示すような、第1導電
型半導体基板1にゲート絶縁膜3を介して形成された浮
遊ゲート電極4と、前記浮遊ゲート電極4上に層間絶縁
膜5を介して形成された制御ゲート電極6と、浮遊ゲー
ト電極下部の半導体基板内に設けられた第2導電型のソ
ース,ドレイン領域(図示略)により構成されたメモリ
構造において、層間絶縁膜5の膜厚が浮遊ゲート電極4
の上面から側面にかけて連続的に均一な構造であるメモ
リセル構造を備えている。
【0028】本発明の不揮発性半導体記憶装置は、以下
の形成工程により製作できる。
の形成工程により製作できる。
【0029】第1導電型半導体基板にゲート絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
上に層間絶縁膜を介して形成された制御ゲート電極と、
浮遊ゲート電極下部の半導体基板内に設けられた第2導
電型のソース,ドレイン領域により構成された不揮発性
半導体記憶装置の製造方法において、浮遊ゲート材料上
に第1の絶縁膜を形成する工程と、前記絶縁膜および浮
遊ゲート材料を浮遊ゲートとなるように加工する工程
と、第1の絶縁膜の側面をエッチングする工程と、CV
D法により形成される第2の絶縁膜を被着させ、第2お
よび第1の絶縁膜を異方性のエッチングにより除去する
工程と、以降、従来と同様のワード線形成工程,パシベ
ーション工程,コンタクト形成工程,メタル配線工程を
経た後、図1に示すメモリセルを得る。
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
上に層間絶縁膜を介して形成された制御ゲート電極と、
浮遊ゲート電極下部の半導体基板内に設けられた第2導
電型のソース,ドレイン領域により構成された不揮発性
半導体記憶装置の製造方法において、浮遊ゲート材料上
に第1の絶縁膜を形成する工程と、前記絶縁膜および浮
遊ゲート材料を浮遊ゲートとなるように加工する工程
と、第1の絶縁膜の側面をエッチングする工程と、CV
D法により形成される第2の絶縁膜を被着させ、第2お
よび第1の絶縁膜を異方性のエッチングにより除去する
工程と、以降、従来と同様のワード線形成工程,パシベ
ーション工程,コンタクト形成工程,メタル配線工程を
経た後、図1に示すメモリセルを得る。
【0030】
【作用】以下、図9,図10,図1を用いて本発明の浮
遊ゲート電極を有する不揮発性メモリの作用の詳細を説
明する。
遊ゲート電極を有する不揮発性メモリの作用の詳細を説
明する。
【0031】図9から図10,図1は本発明の第1の実
施例における断面図である。図9に示したように、浮遊
ゲート電極上にある第1の絶縁膜とその上部にある第2
の絶縁膜を異方性エッチングした場合、浮遊ゲート上端
部には第1の絶縁膜がないためこの部分の浮遊ゲートは
第1の絶縁膜を除去する間削れることになる。また、第
2の絶縁膜はCVD法により形成されているため、浮遊
ゲート段差部の第2の絶縁膜形状は、上面が円弧を描い
た形状となる。このため、図10に示すような浮遊ゲー
ト上端部は第2の絶縁膜形状を反映した形となる。
施例における断面図である。図9に示したように、浮遊
ゲート電極上にある第1の絶縁膜とその上部にある第2
の絶縁膜を異方性エッチングした場合、浮遊ゲート上端
部には第1の絶縁膜がないためこの部分の浮遊ゲートは
第1の絶縁膜を除去する間削れることになる。また、第
2の絶縁膜はCVD法により形成されているため、浮遊
ゲート段差部の第2の絶縁膜形状は、上面が円弧を描い
た形状となる。このため、図10に示すような浮遊ゲー
ト上端部は第2の絶縁膜形状を反映した形となる。
【0032】浮遊ゲートの端部が円弧状の形状では、図
1に示すように上部の層間絶縁膜が均一に形成できるた
め、局部的な電界集中を防止できる。
1に示すように上部の層間絶縁膜が均一に形成できるた
め、局部的な電界集中を防止できる。
【0033】図6は本発明と従来の構造における層間絶
縁膜耐圧を比較したものである。両者共、浮遊ゲート平
坦部に同じ膜厚の熱酸化膜を形成し、その上部に制御ゲ
ート電極を設けている。縦軸は、浮遊ゲートを接地し、
制御ゲートに正電圧を加えこの時に層間絶縁膜に流れる
電流を示している。
縁膜耐圧を比較したものである。両者共、浮遊ゲート平
坦部に同じ膜厚の熱酸化膜を形成し、その上部に制御ゲ
ート電極を設けている。縦軸は、浮遊ゲートを接地し、
制御ゲートに正電圧を加えこの時に層間絶縁膜に流れる
電流を示している。
【0034】従来の構造に対して本発明の構造では絶縁
破壊耐圧が向上している。また、低電圧部でも電流レベ
ルは低く押さえられている。このことは、本発明の構造
によれば高信頼でかつ、データ保持に優れた層間膜特性
可能にするものである。
破壊耐圧が向上している。また、低電圧部でも電流レベ
ルは低く押さえられている。このことは、本発明の構造
によれば高信頼でかつ、データ保持に優れた層間膜特性
可能にするものである。
【0035】図7はメモリセルを用い書き込み状態(浮
遊ゲートに電荷を蓄えた状態)の電荷保持特性を示して
いる。図の横軸は電圧印加時間、縦軸はメモリセルのし
きい値を示している。評価条件は、拡散層および基板を
接地電位とし、制御ゲートは読み出し時の低い正電圧を
印加している。本発明の構造によれば、従来構造に比べ
電荷の層間絶縁膜を介した電荷の放出に伴うしきい値の
低下は改善されている。
遊ゲートに電荷を蓄えた状態)の電荷保持特性を示して
いる。図の横軸は電圧印加時間、縦軸はメモリセルのし
きい値を示している。評価条件は、拡散層および基板を
接地電位とし、制御ゲートは読み出し時の低い正電圧を
印加している。本発明の構造によれば、従来構造に比べ
電荷の層間絶縁膜を介した電荷の放出に伴うしきい値の
低下は改善されている。
【0036】
(実施例1)本発明の第1の実施例を図1,図3,図
4,図8から図10,図13,図14を用いて説明す
る。
4,図8から図10,図13,図14を用いて説明す
る。
【0037】本実施例は、本発明をNOR型フラッシュ
メモリに適用した場合について述べる。
メモリに適用した場合について述べる。
【0038】図3はNOR型フラッシュメモリを用いた
不揮発性半導体記憶装置の平面図、図1,図8から図1
0は図3のA−A′断面、図4は図3のB−B′断面、
図13,図14は浮遊ゲート電極端部の断面模式図を示
している。
不揮発性半導体記憶装置の平面図、図1,図8から図1
0は図3のA−A′断面、図4は図3のB−B′断面、
図13,図14は浮遊ゲート電極端部の断面模式図を示
している。
【0039】まず図3を用いてNOR型フラッシュメモ
リセルの平面図を説明する。ワード線22にあるメモリ
セル21は島上に形成された素子分離領域20によって
隣のセルと分離され、2つのワード線と素子分離領域2
0によって挾まれた領域にコンタクトホール23が形成
されている。このコンタクトホール23は上下2つのメ
モリセルが共有する形となっている。
リセルの平面図を説明する。ワード線22にあるメモリ
セル21は島上に形成された素子分離領域20によって
隣のセルと分離され、2つのワード線と素子分離領域2
0によって挾まれた領域にコンタクトホール23が形成
されている。このコンタクトホール23は上下2つのメ
モリセルが共有する形となっている。
【0040】図4は図3のB−B′断面を示す。データ
線8はコンタクトホール13を介してメモリセルのドレ
イン拡散層12に接続されている。ソース拡散層11は
共通の拡散層配線に接続されている。
線8はコンタクトホール13を介してメモリセルのドレ
イン拡散層12に接続されている。ソース拡散層11は
共通の拡散層配線に接続されている。
【0041】次に断面構造を図1により説明する。図1
は先に説明した図3のA−A′断面である。素子分離領
域2によって囲まれた部分のp型シリコン基板1の表面
は、膜厚が約9nmのトンネル酸化膜3により覆われ、
この上部にポリシリコン層により形成された第1の浮遊
ゲート4が、素子分離領域2にオーバーラップするよう
配置されている。
は先に説明した図3のA−A′断面である。素子分離領
域2によって囲まれた部分のp型シリコン基板1の表面
は、膜厚が約9nmのトンネル酸化膜3により覆われ、
この上部にポリシリコン層により形成された第1の浮遊
ゲート4が、素子分離領域2にオーバーラップするよう
配置されている。
【0042】浮遊ゲート4の上部には公知の技術のCV
D法によるシリコン酸化膜からなる層間絶縁膜5が形成
されている。
D法によるシリコン酸化膜からなる層間絶縁膜5が形成
されている。
【0043】層間絶縁膜5上には、ポリシリコン層また
はタングステンなどによるシリサイド層を用いた制御ゲ
ート(ワード線)6が形成されている。制御ゲート6上
に絶縁膜7を形成し,この上に制御ゲート6と直交する
ように配置されたデータ線となるメタル配線8が形成さ
れている。
はタングステンなどによるシリサイド層を用いた制御ゲ
ート(ワード線)6が形成されている。制御ゲート6上
に絶縁膜7を形成し,この上に制御ゲート6と直交する
ように配置されたデータ線となるメタル配線8が形成さ
れている。
【0044】図4に示したソース側11には、エッジト
ンネル放出を用いた書き込み効率を高めるためn型高濃
度不純物層(ピーク濃度が約1020/cm3 )が形成され
ている。また、ドレイン側12には、ソース不純物層よ
りも濃度の低いn型不純物層が形成されている。
ンネル放出を用いた書き込み効率を高めるためn型高濃
度不純物層(ピーク濃度が約1020/cm3 )が形成され
ている。また、ドレイン側12には、ソース不純物層よ
りも濃度の低いn型不純物層が形成されている。
【0045】図1,図4に示すように、本実施例のメモ
リセルは、p型シリコン基板上に形成されているが、p
型シリコン基板上でCMOSプロセスにより形成された
p型ウェル領域上,n型シリコン基板上のp型ウェル領
域上においても形成できる。
リセルは、p型シリコン基板上に形成されているが、p
型シリコン基板上でCMOSプロセスにより形成された
p型ウェル領域上,n型シリコン基板上のp型ウェル領
域上においても形成できる。
【0046】図8から図10、および図1,図4を用い
て、本実施例で述べる製造方法について説明する。
て、本実施例で述べる製造方法について説明する。
【0047】図8に示すように、p型シリコン基板1の
表面に公知のLOCOS法による素子分離用酸化膜2を
形成した後、犠牲酸化および酸化膜除去工程を経て、約
9nmのトンネル酸化膜3を形成し、浮遊ゲート電極で
ある第1のポリシリコン(120nm)膜4および上部
に公知のCVD法による第1の絶縁膜34を50nm程
度堆積させる。
表面に公知のLOCOS法による素子分離用酸化膜2を
形成した後、犠牲酸化および酸化膜除去工程を経て、約
9nmのトンネル酸化膜3を形成し、浮遊ゲート電極で
ある第1のポリシリコン(120nm)膜4および上部
に公知のCVD法による第1の絶縁膜34を50nm程
度堆積させる。
【0048】絶縁膜34上に公知のホトレジストプロセ
スを用いレジストを浮遊ゲートパターン30となるよう
に加工する。その後、異方性のドライエッチング33に
より第1のCVD絶縁膜34,第1のポリシリコン4を
加工する。
スを用いレジストを浮遊ゲートパターン30となるよう
に加工する。その後、異方性のドライエッチング33に
より第1のCVD絶縁膜34,第1のポリシリコン4を
加工する。
【0049】次に、レジストを除去した後、図9に示す
ように第2のCVD絶縁膜35を全面に被着させる。こ
こで、CVD絶縁膜形成前の前洗浄等により、第1のC
VD酸化膜34は図のように後退する。図13の断面は
図8の浮遊ゲート加工後に、第1のCVD酸化膜の側面
をエッチングした状態を示したものである。
ように第2のCVD絶縁膜35を全面に被着させる。こ
こで、CVD絶縁膜形成前の前洗浄等により、第1のC
VD酸化膜34は図のように後退する。図13の断面は
図8の浮遊ゲート加工後に、第1のCVD酸化膜の側面
をエッチングした状態を示したものである。
【0050】その後、第1および第2のCVD酸化膜を
除去するための異方性エッチング33を行い第1のポリ
シリコン4上の第1及び第2のCVD酸化膜を除去す
る。その結果、図10に示すように浮遊ゲート4の上端
部はCVD酸化膜の異方的なエッチングにより、図のよ
うな円弧状の形状となる。図14はその断面である。
除去するための異方性エッチング33を行い第1のポリ
シリコン4上の第1及び第2のCVD酸化膜を除去す
る。その結果、図10に示すように浮遊ゲート4の上端
部はCVD酸化膜の異方的なエッチングにより、図のよ
うな円弧状の形状となる。図14はその断面である。
【0051】この構造では、層間絶縁膜が接する浮遊ゲ
ート面は丸みをおびた形状であり、さらに、浮遊ゲート
と素子分離用酸化膜2が接する部分はCVD酸化膜35
で覆われるためこれらの領域での電界集中は発生しな
い。
ート面は丸みをおびた形状であり、さらに、浮遊ゲート
と素子分離用酸化膜2が接する部分はCVD酸化膜35
で覆われるためこれらの領域での電界集中は発生しな
い。
【0052】ここで、浮遊ゲート4上部の絶縁膜は、C
VD酸化膜を用いていたが、Si3N4膜を用いることで
も実現できる。
VD酸化膜を用いていたが、Si3N4膜を用いることで
も実現できる。
【0053】また、上記内容では第1のCVD絶縁膜を
浮遊ゲート端部より後退させる方法として、浮遊ゲート
のレジストパターンを除去した後に行っているが、レジ
ストパターンがある状態すなわち浮遊ゲート電極加工中
で絶縁膜のエッチングを行うこともできる。
浮遊ゲート端部より後退させる方法として、浮遊ゲート
のレジストパターンを除去した後に行っているが、レジ
ストパターンがある状態すなわち浮遊ゲート電極加工中
で絶縁膜のエッチングを行うこともできる。
【0054】この後は、上部のレジスト膜30を除去
し、図1に示す公知のCVD法によるシリコン酸化膜か
らなる層間絶縁膜5を形成する。酸化膜厚は約15nm
である。CVD法を用いることにより、層間絶縁膜5は
ポリシリコン膜4の周辺形状に従い均一な膜厚でポリシ
リコン膜4を覆うことができる。
し、図1に示す公知のCVD法によるシリコン酸化膜か
らなる層間絶縁膜5を形成する。酸化膜厚は約15nm
である。CVD法を用いることにより、層間絶縁膜5は
ポリシリコン膜4の周辺形状に従い均一な膜厚でポリシ
リコン膜4を覆うことができる。
【0055】ここで、層間絶縁膜5はシリコン酸化膜/
シリコン窒化膜/シリコン酸化膜の多層構造や、ポリシ
リコン膜4上を熱酸化法によって形成することもでき
る。層間絶縁膜5に多層膜を用いた場合の膜厚構成は、
シリコン酸化膜5nm/シリコン窒化膜約10nm/シ
リコン酸化膜5nm程度である。
シリコン窒化膜/シリコン酸化膜の多層構造や、ポリシ
リコン膜4上を熱酸化法によって形成することもでき
る。層間絶縁膜5に多層膜を用いた場合の膜厚構成は、
シリコン酸化膜5nm/シリコン窒化膜約10nm/シ
リコン酸化膜5nm程度である。
【0056】次に、200nmのポリシリコン層6を形
成し、公知のホトレジストプロセスを用い図4のワード
配線6となるようにレジストを加工する。
成し、公知のホトレジストプロセスを用い図4のワード
配線6となるようにレジストを加工する。
【0057】その後、レジストをマスクとしポリシリコ
ン層6をワード線となるように加工すると共に、層間絶
縁膜5,浮遊ゲート4をメモリセルとなるように加工す
る。
ン層6をワード線となるように加工すると共に、層間絶
縁膜5,浮遊ゲート4をメモリセルとなるように加工す
る。
【0058】この後は、公知のCVD法による酸化膜お
よび燐ガラスからなる層間絶縁膜7を全面に600nm
程度形成し、アニール工程およびドライエッチング工程
により上記絶縁膜を平坦化する。続いて、制御ゲート6
およびドレイン拡散層12に導通を図るため図4に示す
ようにコンタクトホール13を開け、その上部に形成し
た金属配線材料を、データ線8となるようにホトエッチ
ング工程を用い加工する。
よび燐ガラスからなる層間絶縁膜7を全面に600nm
程度形成し、アニール工程およびドライエッチング工程
により上記絶縁膜を平坦化する。続いて、制御ゲート6
およびドレイン拡散層12に導通を図るため図4に示す
ようにコンタクトホール13を開け、その上部に形成し
た金属配線材料を、データ線8となるようにホトエッチ
ング工程を用い加工する。
【0059】(実施例2)図11,図12は、第2の実
施例を示している。第1の実施例では浮遊ゲートエッジ
を円弧状にするために、浮遊ゲート上部に第1,第2の
CVD絶縁膜を形成し、それら絶縁膜を異方性のドライ
エッチングにより除去する方法を用いていたが、本実施
例では浮遊ゲートを加工する際のレジスト形状を制御す
ることで同様の形状を実現する。
施例を示している。第1の実施例では浮遊ゲートエッジ
を円弧状にするために、浮遊ゲート上部に第1,第2の
CVD絶縁膜を形成し、それら絶縁膜を異方性のドライ
エッチングにより除去する方法を用いていたが、本実施
例では浮遊ゲートを加工する際のレジスト形状を制御す
ることで同様の形状を実現する。
【0060】本実施例はメモリセルの形成工程が異なる
が、平面および断面構造は概ね第1の実施例と同様であ
る。
が、平面および断面構造は概ね第1の実施例と同様であ
る。
【0061】図11,図12,図1を用いて,本実施例
の製造方法について説明する。
の製造方法について説明する。
【0062】図11に示すように、第1の実施例と同様
に浮遊ゲート上にホトレジストプロセス30を用い浮遊
ゲートパターンを形成する。レジスト形状は図の通りテ
ーパー形状になるよう加工する。これは、レジストを図
8の第1の実施例で示したように公知のホトレジストプ
ロセスにより加工を行った後、熱処理を行いレジストを
軟化させ、表面張力作用を活用することにより実現でき
る。
に浮遊ゲート上にホトレジストプロセス30を用い浮遊
ゲートパターンを形成する。レジスト形状は図の通りテ
ーパー形状になるよう加工する。これは、レジストを図
8の第1の実施例で示したように公知のホトレジストプ
ロセスにより加工を行った後、熱処理を行いレジストを
軟化させ、表面張力作用を活用することにより実現でき
る。
【0063】その後、図12に示すように異方性のエッ
チング32によりポリシリコン4の加工を行う。エッチ
ングはポリシリコンのエッチング速度がレジストのエッ
チング速度に対して極端に速くならないよう、ここでは
レジストに対して30倍以下の条件で行う。このように
してエッチングを行うとレジスト形状が下地のポリシリ
コンに転写される。
チング32によりポリシリコン4の加工を行う。エッチ
ングはポリシリコンのエッチング速度がレジストのエッ
チング速度に対して極端に速くならないよう、ここでは
レジストに対して30倍以下の条件で行う。このように
してエッチングを行うとレジスト形状が下地のポリシリ
コンに転写される。
【0064】次に、レジスト30を除去した後、第1の
実施例と同様に図1に示す層間絶縁膜5,ポリシリコン
層6の形成工程およびその加工工程により図1に示した
メモリセルが実現できる。
実施例と同様に図1に示す層間絶縁膜5,ポリシリコン
層6の形成工程およびその加工工程により図1に示した
メモリセルが実現できる。
【0065】
【発明の効果】本発明によれば、浮遊ゲート電極中に電
荷を蓄える不揮発性半導体記憶装置において、浮遊ゲー
ト電極と制御ゲート電極の間にある層間絶縁膜の絶縁破
壊耐圧が向上できると共に、低電界部分でのリーク電流
も低減できる。
荷を蓄える不揮発性半導体記憶装置において、浮遊ゲー
ト電極と制御ゲート電極の間にある層間絶縁膜の絶縁破
壊耐圧が向上できると共に、低電界部分でのリーク電流
も低減できる。
【0066】また、不揮発性半導体記憶装置において、
浮遊ゲート電極から層間絶縁膜を介して制御ゲート電極
へ電荷が抜けるあるいは注入されるようなディスターブ
現象を抑制できる。
浮遊ゲート電極から層間絶縁膜を介して制御ゲート電極
へ電荷が抜けるあるいは注入されるようなディスターブ
現象を抑制できる。
【0067】さらに、微細化に伴うゲート絶縁膜および
層間絶縁膜の薄膜化においても加工形状起因による絶縁
耐圧およびディスターブ耐性の低下がない。
層間絶縁膜の薄膜化においても加工形状起因による絶縁
耐圧およびディスターブ耐性の低下がない。
【0068】以上のことから、本発明を用いたメモリセ
ルにより、高信頼でかつ大容量な不揮発性記憶装置を実
現することができる。
ルにより、高信頼でかつ大容量な不揮発性記憶装置を実
現することができる。
【図1】本発明の不揮発性半導体装置に用いられるメモ
リセルの断面図。
リセルの断面図。
【図2】従来の不揮発性半導体記憶装置の断面図。
【図3】本発明および従来の不揮発性半導体装置の平面
図。
図。
【図4】本発明および従来の不揮発性半導体装置の断面
図。
図。
【図5】本発明および従来の不揮発性半導体装置のマッ
ト構成図。
ト構成図。
【図6】本発明の効果の説明図。
【図7】本発明の効果の説明図。
【図8】本発明の一実施例のメモリセル部の製造工程を
示す断面図。
示す断面図。
【図9】本発明の一実施例のメモリセル部の製造工程を
示す断面図。
示す断面図。
【図10】本発明の一実施例のメモリセル部の製造工程
を示す断面図。
を示す断面図。
【図11】本発明の一実施例のメモリセル部の製造工程
を示す断面図。
を示す断面図。
【図12】本発明の一実施例のメモリセル部の製造工程
を示す断面図。
を示す断面図。
【図13】本発明の一実施例におけるメモリセル形状を
示す断面模式図。
示す断面模式図。
【図14】本発明の一実施例におけるメモリセル形状を
示す断面模式図。
示す断面模式図。
1…p型半導体基板、2,20…LOCOS領域、3…
ゲート絶縁膜、4,21…浮遊ゲート電極、5…層間絶
縁膜、6a,6b,22…制御ゲート、7…絶縁膜領
域、8,24…メタルのデータ線、10…電荷放出、1
1…ソース側n型不純物層領域、12…ドレインn型不
純物層領域、13,23…コンタクトホール、40,4
1,42,43,44,45,46,47…メモリセ
ル、30…ホトレジスト、32…異方性エッチング、3
3…異方性エッチング、34…第1のCVD酸化膜、3
5…第2のCVD酸化膜。
ゲート絶縁膜、4,21…浮遊ゲート電極、5…層間絶
縁膜、6a,6b,22…制御ゲート、7…絶縁膜領
域、8,24…メタルのデータ線、10…電荷放出、1
1…ソース側n型不純物層領域、12…ドレインn型不
純物層領域、13,23…コンタクトホール、40,4
1,42,43,44,45,46,47…メモリセ
ル、30…ホトレジスト、32…異方性エッチング、3
3…異方性エッチング、34…第1のCVD酸化膜、3
5…第2のCVD酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/115 (72)発明者 足立 哲生 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加藤 正高 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小林 孝 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森本 忠雄 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (8)
- 【請求項1】第1導電型半導体基板にゲート絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
上に層間絶縁膜を介して形成された制御ゲート電極と、
浮遊ゲート電極下部の半導体基板内に設けられた第2導
電型のソース,ドレイン領域により構成されたメモリ構
造において、層間絶縁膜の膜厚が浮遊ゲート電極上面か
ら側面にかけて連続的に均一な構造であることを特徴と
する不揮発性半導体記憶装置。 - 【請求項2】第1導電型半導体基板にゲート絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
上に層間絶縁膜を介して形成された制御ゲート電極と、
浮遊ゲート電極下部の半導体基板内に設けられた第2導
電型のソース,ドレイン領域により構成されたメモリ構
造において、浮遊ゲート電極と層間絶縁膜の接合面が曲
面をなすことを特徴とする不揮発性半導体記憶装置。 - 【請求項3】請求項1および2記載の不揮発性半導体記
憶装置において、浮遊ゲート電極が単層の多結晶シリコ
ン層により形成されている不揮発性半導体記憶装置。 - 【請求項4】請求項1から3記載の不揮発性半導体記憶
装置において、浮遊ゲート電極側面に絶縁膜のサイドウ
ォールがある不揮発性半導体記憶装置。 - 【請求項5】請求項4記載の不揮発性半導体記憶装置の
製造方法において、浮遊ゲート材料上に第1の絶縁膜を
形成する工程と、前記絶縁膜および浮遊ゲート材料を浮
遊ゲートとなるように加工する工程と、第1の絶縁膜の
側面をエッチングする工程と、CVD法により形成され
る第2の絶縁膜を被着させ、第2および第1の絶縁膜を
異方性のエッチングにより除去する工程を含む不揮発性
半導体記憶装置の製造方法。 - 【請求項6】請求項5記載の不揮発性半導体記憶装置の
製造方法において、第1および第2の絶縁膜はCVD法
により形成される酸化膜である不揮発性半導体記憶装置
の製造方法。 - 【請求項7】第1導電型半導体基板にゲート絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
上に層間絶縁膜を介して形成された制御ゲート電極と、
浮遊ゲート電極下部の半導体基板内に設けられた第2導
電型のソース,ドレイン領域により構成された不揮発性
半導体記憶装置の製造方法において、ホトエッチング工
程により浮遊ゲート電極パターンを形成する際、少なく
とも下地に接するレジストパターンのエッジは鋭角であ
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項8】請求項7記載の不揮発性半導体記憶装置の
製造方法において、ホトエッチング工程により浮遊ゲー
ト電極パターンを形成する際、レジストパターンを形成
する工程と、前記レジストパターンをマスクとして浮遊
ゲート電極パターンをエッチングする前に、少なくとも
100℃以上の熱処理工程を行う不揮発性半導体記憶装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6324414A JPH08181231A (ja) | 1994-12-27 | 1994-12-27 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6324414A JPH08181231A (ja) | 1994-12-27 | 1994-12-27 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08181231A true JPH08181231A (ja) | 1996-07-12 |
Family
ID=18165535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6324414A Pending JPH08181231A (ja) | 1994-12-27 | 1994-12-27 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08181231A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2799050A1 (fr) * | 1999-09-24 | 2001-03-30 | St Microelectronics Sa | Procede de fabrication de points memoire eprom a surface reduite |
KR100466192B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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JP2006121009A (ja) * | 2004-10-25 | 2006-05-11 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
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-
1994
- 1994-12-27 JP JP6324414A patent/JPH08181231A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030603 |