JPH08181231A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】電荷保持特性の向上を図り、高信頼な不揮発性
半導体記憶装置およびその製造方法を提供する。 【構成】半導体基板１にゲート絶縁膜３を介して形成さ
れた浮遊ゲート電極４とその上部に層間絶縁膜５を介し
て形成された制御ゲート電極６を備えた不揮発性半導体
記憶装置において、浮遊ゲート電極を形成する工程と、
前記電極上端部を丸める工程と層間絶縁膜を形成する工
程を含む。 【効果】浮遊ゲート電極上端部を円弧状とすることによ
り、層間絶縁膜での電界集中を防止でき、絶縁耐圧およ
びディスターブ耐性の低下がなくなるため、これによっ
て層間絶縁膜の薄膜化が可能となり、大容量不揮発性半
導体記憶装置を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲート電極を備え
た不揮発性半導体記憶装置に係り、特に、メモリセル電
荷保持耐性向上を可能とする不揮発性半導体記憶装置及
びその製造方法に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置には、紫
外線消去型や電気的書き換え可能な不揮発性半導体記憶
装置などがある。

【０００３】これらは、浮遊ゲート電極中に情報電荷を
蓄積するもので、その代表的な構造として例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ，１９８７ 第５５６項から第５５９項 (Internatio
nal Electron Devices meeting 1987 PP556−559)
および、アイ・イー・イー・イー，インターナショナル
リライアビリティー フィジクス シンポジウム，１
９８８ 第１５８項から第１６６項(IEEE Internationa
l Reliability Physics Symposium 1988 PP158−166）
において論じられているＮＯＲ型メモリセルや、特願平
1−42404 号のＮＡＮＤ型メモリセルなどがある。

【０００４】図２にＮＯＲ型メモリセルの断面構造を示
す。半導体基板１上に絶縁膜３を介して浮遊ゲート電極
４があり、浮遊ゲート電極４は半導体基板１上の素子分
離用絶縁膜２の上部まで重なるようにように配置されて
いる。さらに、浮遊ゲート電極４の上部には層間絶縁膜
５を介して制御ゲート電極６が置かれている。これらの
上部には絶縁膜７を介してデータ線の金属配線８が配置
されている。また、図では示していないが、金属配線８
および絶縁膜７上には絶縁膜が覆われている。

【０００５】図３にＮＯＲ型メモリセルの平面レイアウ
トを示す。ワード線２２にあるメモリセル２１は島上に
形成された素子分離領域２０によって隣のセルと分離さ
れ、２つのワード線２２と素子分離領域２０によって挾
まれた領域にコンタクトホール２３が形成されている。
このコンタクトホール２３は上下２つのメモリセルが共
有する形となっている。

【０００６】図４に図３中のＢ−Ｂ′断面を示す。デー
タ線の金属配線８はコンタクトホール２３を介してメモ
リセルのドレイン拡散層１２に接続されている。ソース
拡散層１１は共通の拡散層配線に接続されている。ここ
で、図３中のＡ−Ａ′断面は先に説明した図２である。

【０００７】次に、ＮＯＲ型メモリの書き換え方式につ
いて説明する。

【０００８】まず、図４の左側のメモリセルに情報を書
込む場合、ソース１１を接地した状態でドレイン拡散層
１２および制御ゲート６ａに正電圧を加え、ドレイン接
合表面近傍で発生するホットエレクトロンを浮遊ゲート
電極４ａに注入させる。本書き込みによって浮遊ゲート
４ａ上に設けられた制御ゲート６ａからみたしきい値電
圧は高くなる。

【０００９】図５のアレイ構成図においてアレイ内の１
ビット（メモリセル４０）に情報を書き込むには、表１
の電圧条件に示したように、任意のワード線Ｗ１および
データ線Ｄ１に電圧を印加し、それ以外のワード線Ｗ２
〜Ｗ４およびデータ線Ｄ２は接地する。

【００１０】消去はファウラ・ノルドハイム(Fowler-No
rdheim：Ｆ−Ｎ）トンネル方式により行われる。図４の
制御ゲート６ａ，６ｂを接地しソース拡散層１１に正電
圧を加えることにより、浮遊ゲート４ａ，４ｂとソース
拡散層１１間のゲート酸化膜３に高電界を与え、ゲート
酸化膜３を介したトンネル現象を利用して、浮遊ゲート
電極中に蓄積された電子をソース側１１に引き抜くこと
ができる。本消去によって、制御電極６ａ，６ｂからみ
たしきい値電圧は低くなる。

【００１１】

【表１】

【００１２】この際、図５に示すようにソース線Ｓは共
通化されているため、まとまった単位の消去となる。

【００１３】読み出しは、図４のドレイン拡散層１２に
低電圧を加え、制御ゲート電極６ａに電圧を加え、メモ
リセルに流れるチャネル電流の大小を情報の“１”また
は“０”に対応させることにより行う。

【００１４】図５においてアレイ内の１ビット（メモリ
セル４０）を読み出すには、任意のワード線Ｗ１および
データ線Ｄ１に電圧を印加し、それ以外のワード線Ｗ２
〜Ｗ４およびデータ線Ｄ２は接地する。

【００１５】次にＮＯＲ型メモリセルの形成方法を説明
する。

【００１６】図２に示すように、ｐ型シリコン基板１上
に素子分離用の酸化膜領域２を形成した後、犠牲酸化お
よび犠牲酸化膜の除去工程を行い、ゲート酸化膜３を形
成する。次にポリシリコン膜を全面に形成し、ホトエッ
チングプロセスにより上記ゲート酸化領域を覆うように
浮遊ゲート電極４を加工する。

【００１７】そして、全面に層間絶縁膜５、およびポリ
シリコン膜６を被着させる。この層間絶縁膜５の材料と
して、ポリシリコン膜上を熱酸化したものや、ポリシリ
コン膜を酸化した後、窒化シリコン膜，酸化膜を重ねた
多層構造などがある。

【００１８】次に、ホトエッチングプロセスにより図３
のワード線２２となるようにポリシリコン膜６，層間絶
縁膜５、をエッチングするとともに、ポリシリコン膜４
も同時に加工する。この後は、イオン打ち込みによりソ
ースおよびドレイン拡散層形成１１，１２を行い、全面
を絶縁膜７で覆った後、拡散層領域１１にコンタクトホ
ールを開け、金属配線材料を全面に形成しデータ線８と
なるように加工を行う。

【００１９】以上がＮＯＲ型メモリセルの説明だが、Ｎ
ＡＮＤ型メモリセルについてもメモリセルの断面構造は
ほぼＮＯＲ型と同様であり、ここでの説明は行わない。

【００２０】

【発明が解決しようとする課題】上記に示した、浮遊ゲ
ート電極を有する不揮発性半導体記憶装置では、微細化
および低電圧化に伴うゲート絶縁膜，層間絶縁膜の薄膜
化につれ、データ保持耐性に問題が生じる。浮遊ゲート
電極を有する不揮発性メモリセルは、不揮発性の観点か
ら、電圧が印加されない状態や、電圧が印加される読み
出し状態においてもデータ（情報電荷）を保持し続けな
ければならない。しかし、電圧が印加されない状態や、
読み出し状態（選択ワード線上にある非選択セル）にお
いても浮遊ゲート内に蓄積された電荷によりゲート絶縁
膜および層間絶縁膜には弱い電界が発生する。この電界
の向きにしたがい情報電荷が外部に抜け或いは過剰な電
荷が外部から注入される。

【００２１】例えば、図５で示した読み出しの状態で
は、選択セル（メモリセル４０）のワード線に低い電圧
が印加される。この時、選択ワード線上の非選択メモリ
セル（メモリセル４２）に電荷が蓄積されている場合、
ゲート絶縁膜に比べ層間絶縁膜の電界強度が高くなり、
この電界に起因したリーク現象により浮遊ゲートから制
御ゲート側へ電荷の放出が起きる。一方、メモリセル４
２に電荷が蓄積されていない場合では、層間絶縁膜に比
べゲート絶縁膜の電界強度が強くなり、基板から浮遊ゲ
ートに電荷の注入が生じる。

【００２２】これらの現象は、メモリセルの微細化，低
電圧化が進むにつれてゲート絶縁膜および層間膜が薄膜
になることから、上記部分からの電荷の抜けがさらに厳
しくなる。

【００２３】特に、図２に示すように従来の形状では、
浮遊ゲート電極４は異方性加工によりエッジ部が垂直形
状になっている。このような形状で層間絶縁膜を形成し
た場合、浮遊ゲートと制御ゲート間で生じる電界はこの
部分に集中する。

【００２４】また、この状況は層間絶縁膜に熱酸化膜、
あるいはその一部に熱酸化膜を用いた場合、エッジ部分
の膜厚が薄くなるため、この部分に発生する電界がさら
に強められる。この結果、層間絶縁膜を介しての電荷の
放出が発生し、データ保持耐性は低下する。

【００２５】これらの問題はＮＯＲ型のメモリセルだけ
ではなくＮＡＮＤ型についても同様である。

【００２６】本発明の目的は、紫外線あるいは電気的に
書き換え可能な浮遊ゲート電極を用いた不揮発性半導体
記憶装置において、電荷保持特性に優れ、微細化，低電
圧化を可能とした大容量の不揮発性半導体記憶装置およ
びその製造方法を提供することにある。

【００２７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、図１に示すような、第１導電
型半導体基板１にゲート絶縁膜３を介して形成された浮
遊ゲート電極４と、前記浮遊ゲート電極４上に層間絶縁
膜５を介して形成された制御ゲート電極６と、浮遊ゲー
ト電極下部の半導体基板内に設けられた第２導電型のソ
ース，ドレイン領域（図示略）により構成されたメモリ
構造において、層間絶縁膜５の膜厚が浮遊ゲート電極４
の上面から側面にかけて連続的に均一な構造であるメモ
リセル構造を備えている。

【００２８】本発明の不揮発性半導体記憶装置は、以下
の形成工程により製作できる。

【００２９】第１導電型半導体基板にゲート絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
上に層間絶縁膜を介して形成された制御ゲート電極と、
浮遊ゲート電極下部の半導体基板内に設けられた第２導
電型のソース，ドレイン領域により構成された不揮発性
半導体記憶装置の製造方法において、浮遊ゲート材料上
に第１の絶縁膜を形成する工程と、前記絶縁膜および浮
遊ゲート材料を浮遊ゲートとなるように加工する工程
と、第１の絶縁膜の側面をエッチングする工程と、ＣＶ
Ｄ法により形成される第２の絶縁膜を被着させ、第２お
よび第１の絶縁膜を異方性のエッチングにより除去する
工程と、以降、従来と同様のワード線形成工程，パシベ
ーション工程，コンタクト形成工程，メタル配線工程を
経た後、図１に示すメモリセルを得る。

【００３０】

【作用】以下、図９，図１０，図１を用いて本発明の浮
遊ゲート電極を有する不揮発性メモリの作用の詳細を説
明する。

【００３１】図９から図１０，図１は本発明の第１の実
施例における断面図である。図９に示したように、浮遊
ゲート電極上にある第１の絶縁膜とその上部にある第２
の絶縁膜を異方性エッチングした場合、浮遊ゲート上端
部には第１の絶縁膜がないためこの部分の浮遊ゲートは
第１の絶縁膜を除去する間削れることになる。また、第
２の絶縁膜はＣＶＤ法により形成されているため、浮遊
ゲート段差部の第２の絶縁膜形状は、上面が円弧を描い
た形状となる。このため、図１０に示すような浮遊ゲー
ト上端部は第２の絶縁膜形状を反映した形となる。

【００３２】浮遊ゲートの端部が円弧状の形状では、図
１に示すように上部の層間絶縁膜が均一に形成できるた
め、局部的な電界集中を防止できる。

【００３３】図６は本発明と従来の構造における層間絶
縁膜耐圧を比較したものである。両者共、浮遊ゲート平
坦部に同じ膜厚の熱酸化膜を形成し、その上部に制御ゲ
ート電極を設けている。縦軸は、浮遊ゲートを接地し、
制御ゲートに正電圧を加えこの時に層間絶縁膜に流れる
電流を示している。

【００３４】従来の構造に対して本発明の構造では絶縁
破壊耐圧が向上している。また、低電圧部でも電流レベ
ルは低く押さえられている。このことは、本発明の構造
によれば高信頼でかつ、データ保持に優れた層間膜特性
可能にするものである。

【００３５】図７はメモリセルを用い書き込み状態（浮
遊ゲートに電荷を蓄えた状態）の電荷保持特性を示して
いる。図の横軸は電圧印加時間、縦軸はメモリセルのし
きい値を示している。評価条件は、拡散層および基板を
接地電位とし、制御ゲートは読み出し時の低い正電圧を
印加している。本発明の構造によれば、従来構造に比べ
電荷の層間絶縁膜を介した電荷の放出に伴うしきい値の
低下は改善されている。

【００３６】

【実施例】

（実施例１）本発明の第１の実施例を図１，図３，図
４，図８から図１０，図１３，図１４を用いて説明す
る。

【００３７】本実施例は、本発明をＮＯＲ型フラッシュ
メモリに適用した場合について述べる。

【００３８】図３はＮＯＲ型フラッシュメモリを用いた
不揮発性半導体記憶装置の平面図、図１，図８から図１
０は図３のＡ−Ａ′断面、図４は図３のＢ−Ｂ′断面、
図１３，図１４は浮遊ゲート電極端部の断面模式図を示
している。

【００３９】まず図３を用いてＮＯＲ型フラッシュメモ
リセルの平面図を説明する。ワード線２２にあるメモリ
セル２１は島上に形成された素子分離領域２０によって
隣のセルと分離され、２つのワード線と素子分離領域２
０によって挾まれた領域にコンタクトホール２３が形成
されている。このコンタクトホール２３は上下２つのメ
モリセルが共有する形となっている。

【００４０】図４は図３のＢ−Ｂ′断面を示す。データ
線８はコンタクトホール１３を介してメモリセルのドレ
イン拡散層１２に接続されている。ソース拡散層１１は
共通の拡散層配線に接続されている。

【００４１】次に断面構造を図１により説明する。図１
は先に説明した図３のＡ−Ａ′断面である。素子分離領
域２によって囲まれた部分のｐ型シリコン基板１の表面
は、膜厚が約９ｎｍのトンネル酸化膜３により覆われ、
この上部にポリシリコン層により形成された第１の浮遊
ゲート４が、素子分離領域２にオーバーラップするよう
配置されている。

【００４２】浮遊ゲート４の上部には公知の技術のＣＶ
Ｄ法によるシリコン酸化膜からなる層間絶縁膜５が形成
されている。

【００４３】層間絶縁膜５上には、ポリシリコン層また
はタングステンなどによるシリサイド層を用いた制御ゲ
ート（ワード線）６が形成されている。制御ゲート６上
に絶縁膜７を形成し，この上に制御ゲート６と直交する
ように配置されたデータ線となるメタル配線８が形成さ
れている。

【００４４】図４に示したソース側１１には、エッジト
ンネル放出を用いた書き込み効率を高めるためｎ型高濃
度不純物層（ピーク濃度が約１０²⁰／cm³ ）が形成され
ている。また、ドレイン側１２には、ソース不純物層よ
りも濃度の低いｎ型不純物層が形成されている。

【００４５】図１，図４に示すように、本実施例のメモ
リセルは、ｐ型シリコン基板上に形成されているが、ｐ
型シリコン基板上でＣＭＯＳプロセスにより形成された
ｐ型ウェル領域上，ｎ型シリコン基板上のｐ型ウェル領
域上においても形成できる。

【００４６】図８から図１０、および図１，図４を用い
て、本実施例で述べる製造方法について説明する。

【００４７】図８に示すように、ｐ型シリコン基板１の
表面に公知のＬＯＣＯＳ法による素子分離用酸化膜２を
形成した後、犠牲酸化および酸化膜除去工程を経て、約
９ｎｍのトンネル酸化膜３を形成し、浮遊ゲート電極で
ある第１のポリシリコン（１２０ｎｍ）膜４および上部
に公知のＣＶＤ法による第１の絶縁膜３４を５０ｎｍ程
度堆積させる。

【００４８】絶縁膜３４上に公知のホトレジストプロセ
スを用いレジストを浮遊ゲートパターン３０となるよう
に加工する。その後、異方性のドライエッチング３３に
より第１のＣＶＤ絶縁膜３４，第１のポリシリコン４を
加工する。

【００４９】次に、レジストを除去した後、図９に示す
ように第２のＣＶＤ絶縁膜３５を全面に被着させる。こ
こで、ＣＶＤ絶縁膜形成前の前洗浄等により、第１のＣ
ＶＤ酸化膜３４は図のように後退する。図１３の断面は
図８の浮遊ゲート加工後に、第１のＣＶＤ酸化膜の側面
をエッチングした状態を示したものである。

【００５０】その後、第１および第２のＣＶＤ酸化膜を
除去するための異方性エッチング３３を行い第１のポリ
シリコン４上の第１及び第２のＣＶＤ酸化膜を除去す
る。その結果、図１０に示すように浮遊ゲート４の上端
部はＣＶＤ酸化膜の異方的なエッチングにより、図のよ
うな円弧状の形状となる。図１４はその断面である。

【００５１】この構造では、層間絶縁膜が接する浮遊ゲ
ート面は丸みをおびた形状であり、さらに、浮遊ゲート
と素子分離用酸化膜２が接する部分はＣＶＤ酸化膜３５
で覆われるためこれらの領域での電界集中は発生しな
い。

【００５２】ここで、浮遊ゲート４上部の絶縁膜は、Ｃ
ＶＤ酸化膜を用いていたが、Ｓｉ₃Ｎ₄膜を用いることで
も実現できる。

【００５３】また、上記内容では第１のＣＶＤ絶縁膜を
浮遊ゲート端部より後退させる方法として、浮遊ゲート
のレジストパターンを除去した後に行っているが、レジ
ストパターンがある状態すなわち浮遊ゲート電極加工中
で絶縁膜のエッチングを行うこともできる。

【００５４】この後は、上部のレジスト膜３０を除去
し、図１に示す公知のＣＶＤ法によるシリコン酸化膜か
らなる層間絶縁膜５を形成する。酸化膜厚は約１５ｎｍ
である。ＣＶＤ法を用いることにより、層間絶縁膜５は
ポリシリコン膜４の周辺形状に従い均一な膜厚でポリシ
リコン膜４を覆うことができる。

【００５５】ここで、層間絶縁膜５はシリコン酸化膜／
シリコン窒化膜／シリコン酸化膜の多層構造や、ポリシ
リコン膜４上を熱酸化法によって形成することもでき
る。層間絶縁膜５に多層膜を用いた場合の膜厚構成は、
シリコン酸化膜５ｎｍ／シリコン窒化膜約１０ｎｍ／シ
リコン酸化膜５ｎｍ程度である。

【００５６】次に、２００ｎｍのポリシリコン層６を形
成し、公知のホトレジストプロセスを用い図４のワード
配線６となるようにレジストを加工する。

【００５７】その後、レジストをマスクとしポリシリコ
ン層６をワード線となるように加工すると共に、層間絶
縁膜５，浮遊ゲート４をメモリセルとなるように加工す
る。

【００５８】この後は、公知のＣＶＤ法による酸化膜お
よび燐ガラスからなる層間絶縁膜７を全面に６００ｎｍ
程度形成し、アニール工程およびドライエッチング工程
により上記絶縁膜を平坦化する。続いて、制御ゲート６
およびドレイン拡散層１２に導通を図るため図４に示す
ようにコンタクトホール１３を開け、その上部に形成し
た金属配線材料を、データ線８となるようにホトエッチ
ング工程を用い加工する。

【００５９】（実施例２）図１１，図１２は、第２の実
施例を示している。第１の実施例では浮遊ゲートエッジ
を円弧状にするために、浮遊ゲート上部に第１，第２の
ＣＶＤ絶縁膜を形成し、それら絶縁膜を異方性のドライ
エッチングにより除去する方法を用いていたが、本実施
例では浮遊ゲートを加工する際のレジスト形状を制御す
ることで同様の形状を実現する。

【００６０】本実施例はメモリセルの形成工程が異なる
が、平面および断面構造は概ね第１の実施例と同様であ
る。

【００６１】図１１，図１２，図１を用いて，本実施例
の製造方法について説明する。

【００６２】図１１に示すように、第１の実施例と同様
に浮遊ゲート上にホトレジストプロセス３０を用い浮遊
ゲートパターンを形成する。レジスト形状は図の通りテ
ーパー形状になるよう加工する。これは、レジストを図
８の第１の実施例で示したように公知のホトレジストプ
ロセスにより加工を行った後、熱処理を行いレジストを
軟化させ、表面張力作用を活用することにより実現でき
る。

【００６３】その後、図１２に示すように異方性のエッ
チング３２によりポリシリコン４の加工を行う。エッチ
ングはポリシリコンのエッチング速度がレジストのエッ
チング速度に対して極端に速くならないよう、ここでは
レジストに対して３０倍以下の条件で行う。このように
してエッチングを行うとレジスト形状が下地のポリシリ
コンに転写される。

【００６４】次に、レジスト３０を除去した後、第１の
実施例と同様に図１に示す層間絶縁膜５，ポリシリコン
層６の形成工程およびその加工工程により図１に示した
メモリセルが実現できる。

【００６５】

【発明の効果】本発明によれば、浮遊ゲート電極中に電
荷を蓄える不揮発性半導体記憶装置において、浮遊ゲー
ト電極と制御ゲート電極の間にある層間絶縁膜の絶縁破
壊耐圧が向上できると共に、低電界部分でのリーク電流
も低減できる。

【００６６】また、不揮発性半導体記憶装置において、
浮遊ゲート電極から層間絶縁膜を介して制御ゲート電極
へ電荷が抜けるあるいは注入されるようなディスターブ
現象を抑制できる。

【００６７】さらに、微細化に伴うゲート絶縁膜および
層間絶縁膜の薄膜化においても加工形状起因による絶縁
耐圧およびディスターブ耐性の低下がない。

【００６８】以上のことから、本発明を用いたメモリセ
ルにより、高信頼でかつ大容量な不揮発性記憶装置を実
現することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体装置に用いられるメモ
リセルの断面図。

【図２】従来の不揮発性半導体記憶装置の断面図。

【図３】本発明および従来の不揮発性半導体装置の平面
図。

【図４】本発明および従来の不揮発性半導体装置の断面
図。

【図５】本発明および従来の不揮発性半導体装置のマッ
ト構成図。

【図６】本発明の効果の説明図。

【図７】本発明の効果の説明図。

【図８】本発明の一実施例のメモリセル部の製造工程を
示す断面図。

【図９】本発明の一実施例のメモリセル部の製造工程を
示す断面図。

【図１０】本発明の一実施例のメモリセル部の製造工程
を示す断面図。

【図１１】本発明の一実施例のメモリセル部の製造工程
を示す断面図。

【図１２】本発明の一実施例のメモリセル部の製造工程
を示す断面図。

【図１３】本発明の一実施例におけるメモリセル形状を
示す断面模式図。

【図１４】本発明の一実施例におけるメモリセル形状を
示す断面模式図。

【符号の説明】

１…ｐ型半導体基板、２，２０…ＬＯＣＯＳ領域、３…
ゲート絶縁膜、４，２１…浮遊ゲート電極、５…層間絶
縁膜、６ａ，６ｂ，２２…制御ゲート、７…絶縁膜領
域、８，２４…メタルのデータ線、１０…電荷放出、１
１…ソース側ｎ型不純物層領域、１２…ドレインｎ型不
純物層領域、１３，２３…コンタクトホール、４０，４
１，４２，４３，４４，４５，４６，４７…メモリセ
ル、３０…ホトレジスト、３２…異方性エッチング、３
３…異方性エッチング、３４…第１のＣＶＤ酸化膜、３
５…第２のＣＶＤ酸化膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 足立 哲生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加藤 正高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小林 孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森本 忠雄 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】第１導電型半導体基板にゲート絶縁膜を介
   して形成された浮遊ゲート電極と、前記浮遊ゲート電極
   上に層間絶縁膜を介して形成された制御ゲート電極と、
   浮遊ゲート電極下部の半導体基板内に設けられた第２導
   電型のソース，ドレイン領域により構成されたメモリ構
   造において、層間絶縁膜の膜厚が浮遊ゲート電極上面か
   ら側面にかけて連続的に均一な構造であることを特徴と
   する不揮発性半導体記憶装置。
2. 【請求項２】第１導電型半導体基板にゲート絶縁膜を介
   して形成された浮遊ゲート電極と、前記浮遊ゲート電極
   上に層間絶縁膜を介して形成された制御ゲート電極と、
   浮遊ゲート電極下部の半導体基板内に設けられた第２導
   電型のソース，ドレイン領域により構成されたメモリ構
   造において、浮遊ゲート電極と層間絶縁膜の接合面が曲
   面をなすことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】請求項１および２記載の不揮発性半導体記
   憶装置において、浮遊ゲート電極が単層の多結晶シリコ
   ン層により形成されている不揮発性半導体記憶装置。
4. 【請求項４】請求項１から３記載の不揮発性半導体記憶
   装置において、浮遊ゲート電極側面に絶縁膜のサイドウ
   ォールがある不揮発性半導体記憶装置。
5. 【請求項５】請求項４記載の不揮発性半導体記憶装置の
   製造方法において、浮遊ゲート材料上に第１の絶縁膜を
   形成する工程と、前記絶縁膜および浮遊ゲート材料を浮
   遊ゲートとなるように加工する工程と、第１の絶縁膜の
   側面をエッチングする工程と、ＣＶＤ法により形成され
   る第２の絶縁膜を被着させ、第２および第１の絶縁膜を
   異方性のエッチングにより除去する工程を含む不揮発性
   半導体記憶装置の製造方法。
6. 【請求項６】請求項５記載の不揮発性半導体記憶装置の
   製造方法において、第１および第２の絶縁膜はＣＶＤ法
   により形成される酸化膜である不揮発性半導体記憶装置
   の製造方法。
7. 【請求項７】第１導電型半導体基板にゲート絶縁膜を介
   して形成された浮遊ゲート電極と、前記浮遊ゲート電極
   上に層間絶縁膜を介して形成された制御ゲート電極と、
   浮遊ゲート電極下部の半導体基板内に設けられた第２導
   電型のソース，ドレイン領域により構成された不揮発性
   半導体記憶装置の製造方法において、ホトエッチング工
   程により浮遊ゲート電極パターンを形成する際、少なく
   とも下地に接するレジストパターンのエッジは鋭角であ
   ることを特徴とする不揮発性半導体記憶装置の製造方
   法。
8. 【請求項８】請求項７記載の不揮発性半導体記憶装置の
   製造方法において、ホトエッチング工程により浮遊ゲー
   ト電極パターンを形成する際、レジストパターンを形成
   する工程と、前記レジストパターンをマスクとして浮遊
   ゲート電極パターンをエッチングする前に、少なくとも
   １００℃以上の熱処理工程を行う不揮発性半導体記憶装
   置の製造方法。