JPH0864699A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0864699A JPH0864699A JP6195767A JP19576794A JPH0864699A JP H0864699 A JPH0864699 A JP H0864699A JP 6195767 A JP6195767 A JP 6195767A JP 19576794 A JP19576794 A JP 19576794A JP H0864699 A JPH0864699 A JP H0864699A
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Abstract
(57)【要約】
【目的】 本発明は、選択トランジスタの寄生容量を実
質的に低減し、より一層の安定動作、高速動作を可能と
した半導体記憶装置を提供する。 【構成】 本発明の半導体記憶装置は、半導体基板上に
電荷蓄積層と制御ゲートが積層され、電荷蓄積層の電荷
の授受により書き込みおよび消去を行うメモリセルを複
数個接続してなるメモリセルユニットが複数個配置さ
れ、隣接する少なくとも２個のメモリセルユニットがそ
れぞれ複数個の選択トランジスタを介して同一のデータ
線に接続される構成の不揮発性半導体記憶装置におい
て、前記複数個の選択トランジスタの少なくとも一つが
電荷蓄積層と制御ゲートが積層されてなることを特徴と
している。
質的に低減し、より一層の安定動作、高速動作を可能と
した半導体記憶装置を提供する。 【構成】 本発明の半導体記憶装置は、半導体基板上に
電荷蓄積層と制御ゲートが積層され、電荷蓄積層の電荷
の授受により書き込みおよび消去を行うメモリセルを複
数個接続してなるメモリセルユニットが複数個配置さ
れ、隣接する少なくとも２個のメモリセルユニットがそ
れぞれ複数個の選択トランジスタを介して同一のデータ
線に接続される構成の不揮発性半導体記憶装置におい
て、前記複数個の選択トランジスタの少なくとも一つが
電荷蓄積層と制御ゲートが積層されてなることを特徴と
している。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係わり、特にＭＯＳトランジスタ構造のメモリセル
を複数個接続し、さらに選択ゲートを接続してメモリセ
ルユニットを構成した半導体記憶装置に関する。
置に係わり、特にＭＯＳトランジスタ構造のメモリセル
を複数個接続し、さらに選択ゲートを接続してメモリセ
ルユニットを構成した半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電気的書換可能でかつ高集積化可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、
複数のメモリセルを１ユニットとして、これにデータ線
を接続し、データ線とのコンタクトの数を減らして高集
積化を図った構造のＥＥＰＲＯＭが知られている。例え
ば、複数のメモリセルを直列接続したＮＡＮＤセル型Ｅ
ＥＰＲＯＭがある。この記憶装置は、複数のメモリセル
をそれらのソース，ドレインを隣接するもの同士で共用
する形で直列接続し、一単位としてビット線に接続する
ことにより構成されている。メモリセルは通常、電荷蓄
積層としての浮遊ゲートと制御ゲートが積層されたＦＥ
ＴＭＯＳ構造を有する。メモリセルユニットは、ｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択トランジスタを介してビット
線（データ線）に接続され、ソース側はやはり選択トラ
ンジスタを介してソース線（基準電位配線）に接続され
る。各メモリセルの制御ゲートは、引き出し線（制御ゲ
ート線）に連続的に接続されてワード線となる。
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、
複数のメモリセルを１ユニットとして、これにデータ線
を接続し、データ線とのコンタクトの数を減らして高集
積化を図った構造のＥＥＰＲＯＭが知られている。例え
ば、複数のメモリセルを直列接続したＮＡＮＤセル型Ｅ
ＥＰＲＯＭがある。この記憶装置は、複数のメモリセル
をそれらのソース，ドレインを隣接するもの同士で共用
する形で直列接続し、一単位としてビット線に接続する
ことにより構成されている。メモリセルは通常、電荷蓄
積層としての浮遊ゲートと制御ゲートが積層されたＦＥ
ＴＭＯＳ構造を有する。メモリセルユニットは、ｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択トランジスタを介してビット
線（データ線）に接続され、ソース側はやはり選択トラ
ンジスタを介してソース線（基準電位配線）に接続され
る。各メモリセルの制御ゲートは、引き出し線（制御ゲ
ート線）に連続的に接続されてワード線となる。
【０００３】ところでビット線はメモリセルユニットの
上を絶縁膜を介して制御ゲート線と直交する形で形成さ
れる。高集積化に伴い単位セルの寸法が微細化するとと
もに、ビット線の幅も狭まり、メモリセルユニットとコ
ンタクトする面積の確保が難しくなってきている。そこ
で隣接する複数のメモリセルユニットに同一のビット線
を接続し、それぞれのメモリセルユニットに接続された
複数の選択トランジスタを使用して、いずれかのメモリ
セルユニットを選択する方法が考案されている。
上を絶縁膜を介して制御ゲート線と直交する形で形成さ
れる。高集積化に伴い単位セルの寸法が微細化するとと
もに、ビット線の幅も狭まり、メモリセルユニットとコ
ンタクトする面積の確保が難しくなってきている。そこ
で隣接する複数のメモリセルユニットに同一のビット線
を接続し、それぞれのメモリセルユニットに接続された
複数の選択トランジスタを使用して、いずれかのメモリ
セルユニットを選択する方法が考案されている。
【０００４】図１８はこの種のＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセル部の概略構成を示す平面図であり、８
個のメモリセルＭ11〜Ｍ24と８個の選択トランジスタＳ
11〜Ｓ24が２列に平行配列されたＮＡＮＤセルが示され
ている。ＣＧ１〜ＣＧ４は制御ゲート線、ＳＧ１〜ＳＧ
４は選択ゲート線、８は前記制御ゲート線と選択ゲート
線上に絶縁層を介して隔離して形成されたビット線（Ｂ
Ｌ）をそれぞれ表す。８ａはビット線８がメモリセル部
と電気的に接続するビット線コンタクト部である。２列
のメモリセルユニットは、素子分離領域１０によって分
離されており、この２列のメモリセルユニットに共通に
接続されるビット線は、そのコンタクト部８ａにおいて
十分なコンタクト面積を確保できる。なおメモリセルＭ
11〜Ｍ24に施された斜線は浮遊ゲートの形成領域を示
す。
ＯＭのメモリセル部の概略構成を示す平面図であり、８
個のメモリセルＭ11〜Ｍ24と８個の選択トランジスタＳ
11〜Ｓ24が２列に平行配列されたＮＡＮＤセルが示され
ている。ＣＧ１〜ＣＧ４は制御ゲート線、ＳＧ１〜ＳＧ
４は選択ゲート線、８は前記制御ゲート線と選択ゲート
線上に絶縁層を介して隔離して形成されたビット線（Ｂ
Ｌ）をそれぞれ表す。８ａはビット線８がメモリセル部
と電気的に接続するビット線コンタクト部である。２列
のメモリセルユニットは、素子分離領域１０によって分
離されており、この２列のメモリセルユニットに共通に
接続されるビット線は、そのコンタクト部８ａにおいて
十分なコンタクト面積を確保できる。なおメモリセルＭ
11〜Ｍ24に施された斜線は浮遊ゲートの形成領域を示
す。
【０００５】前記８個の選択トランジスタの内、Ｓ11、
Ｓ14，Ｓ22，Ｓ23はエンハンスメントタイプトランジス
タで、またＳ12，Ｓ13，Ｓ21，Ｓ24はディプリーション
タイプトランジスタで構成され、選択ゲート信号でいず
れかの列が選択されるようになっている。
Ｓ14，Ｓ22，Ｓ23はエンハンスメントタイプトランジス
タで、またＳ12，Ｓ13，Ｓ21，Ｓ24はディプリーション
タイプトランジスタで構成され、選択ゲート信号でいず
れかの列が選択されるようになっている。
【０００６】図１９は図１８の矢視Ａ−Ａ’線に沿った
断面図で、ｎ型シリコン基板１に形成されたｐ型ウェル
２の一部が示されている。ＮＡＮＤセルを構成するメモ
リセルＭ11〜Ｍ14は、ｐ型ウェル２上に第１ゲート絶縁
膜を介して多結晶シリコン膜による浮遊ゲート４（４1
〜４4 ）が形成され、さらにその上に第２ゲート絶縁膜
を介して多結晶シリコン膜による制御ゲート６（６1 〜
６4 ）が形成され、ｐ型ウェル２内に形成されたｎ型拡
散層９をソース・ドレインとすることにより構成されて
いる。各メモリセルの制御ゲート６は、行方向に連続的
に形成されてワード線になる（図１８のＣＧ１〜ＣＧ
４）。各メモリセル間には、ソース・ドレインとなる前
記ｎ型拡散層９が形成され、ソース・ドレインを隣接す
るセル同士で共用する形で直列接続されて、ＮＡＮＤセ
ルが構成されている。
断面図で、ｎ型シリコン基板１に形成されたｐ型ウェル
２の一部が示されている。ＮＡＮＤセルを構成するメモ
リセルＭ11〜Ｍ14は、ｐ型ウェル２上に第１ゲート絶縁
膜を介して多結晶シリコン膜による浮遊ゲート４（４1
〜４4 ）が形成され、さらにその上に第２ゲート絶縁膜
を介して多結晶シリコン膜による制御ゲート６（６1 〜
６4 ）が形成され、ｐ型ウェル２内に形成されたｎ型拡
散層９をソース・ドレインとすることにより構成されて
いる。各メモリセルの制御ゲート６は、行方向に連続的
に形成されてワード線になる（図１８のＣＧ１〜ＣＧ
４）。各メモリセル間には、ソース・ドレインとなる前
記ｎ型拡散層９が形成され、ソース・ドレインを隣接す
るセル同士で共用する形で直列接続されて、ＮＡＮＤセ
ルが構成されている。
【０００７】選択トランジスタＳ11〜Ｓ14も同様に、ｐ
型ウェル２上に第１ゲート絶縁膜よりも厚い第１’ゲー
ト絶縁膜を介して多結晶シリコン膜による第１ゲート４
０（４０1 〜４０4 ）が形成され、さらに第２’ゲート
絶縁膜を介して多結晶シリコン膜による第２ゲート６０
（６０1 〜６０4 ）が形成され、これら二つのゲート線
が不図示の場所で接続されて選択ゲートとなる。第１ゲ
ート４０と第２ゲート６０は、メモリセル部の浮遊ゲー
ト４および制御ゲート６とそれぞれ同時に形成される。
ビット線コンタクト８ａは、ｎ型拡散層９と同時に形成
されたｎ型拡散層９ａ（ビット線拡散層）に接続されて
いる。
型ウェル２上に第１ゲート絶縁膜よりも厚い第１’ゲー
ト絶縁膜を介して多結晶シリコン膜による第１ゲート４
０（４０1 〜４０4 ）が形成され、さらに第２’ゲート
絶縁膜を介して多結晶シリコン膜による第２ゲート６０
（６０1 〜６０4 ）が形成され、これら二つのゲート線
が不図示の場所で接続されて選択ゲートとなる。第１ゲ
ート４０と第２ゲート６０は、メモリセル部の浮遊ゲー
ト４および制御ゲート６とそれぞれ同時に形成される。
ビット線コンタクト８ａは、ｎ型拡散層９と同時に形成
されたｎ型拡散層９ａ（ビット線拡散層）に接続されて
いる。
【０００８】図２０は図１８の矢視Ｂ−Ｂ’線に沿った
断面図であり、メモリセル部の断面を示す。図１８と同
一部分には同一符号を付し詳細な説明は省略する。ｐ型
ウェル２上部の素子分離絶縁膜１０で挟まれた領域には
第１ゲート絶縁膜３が形成されており、その上に浮遊ゲ
ート４、第２ゲート絶縁膜５、さらに制御ゲート６、層
間絶縁膜７が順次形成されている。ビット線８は２列の
メモリセルを共通に覆うように層間絶縁膜７の上に形成
されている。なお素子分離絶縁膜１０は図１８の素子分
離領域１０に相当する。
断面図であり、メモリセル部の断面を示す。図１８と同
一部分には同一符号を付し詳細な説明は省略する。ｐ型
ウェル２上部の素子分離絶縁膜１０で挟まれた領域には
第１ゲート絶縁膜３が形成されており、その上に浮遊ゲ
ート４、第２ゲート絶縁膜５、さらに制御ゲート６、層
間絶縁膜７が順次形成されている。ビット線８は２列の
メモリセルを共通に覆うように層間絶縁膜７の上に形成
されている。なお素子分離絶縁膜１０は図１８の素子分
離領域１０に相当する。
【０００９】図２１は図１８の矢視Ｃ−Ｃ’線に沿った
断面図であり、選択トランジスタ部の断面を示す。図１
９と同一部分には同一符号を付してある。選択トランジ
スタの第１’ゲート絶縁膜３０はメモリセルと同時に形
成され、選択ゲート電極６０（６０1 〜６０4 ）は制御
ゲート６（図１９）と同時に形成されている。左側の選
択トランジスタはディプリーションタイプでチャネル領
域にｎ- 層２０が形成されており、図示されないソース
・ドレインに接続されている。
断面図であり、選択トランジスタ部の断面を示す。図１
９と同一部分には同一符号を付してある。選択トランジ
スタの第１’ゲート絶縁膜３０はメモリセルと同時に形
成され、選択ゲート電極６０（６０1 〜６０4 ）は制御
ゲート６（図１９）と同時に形成されている。左側の選
択トランジスタはディプリーションタイプでチャネル領
域にｎ- 層２０が形成されており、図示されないソース
・ドレインに接続されている。
【００１０】上記の従来例では素子分離が厚いフィール
ド酸化膜により行われているが、トレンチ分離が採用さ
れる場合もある。図２２はメモリセルの他の構成を示し
た断面図で、素子分離領域がトレンチ分離の場合であ
る。ｎ型基板１０１に形成されたｐ型ウェル１０２にト
レンチ構造の素子分離領域１１０が形成され、第１ゲー
ト絶縁膜１０３を介して浮遊ゲート１０４が形成されて
いる。さらに第２ゲート絶縁膜１０５を介して制御ゲー
ト１０６が形成され、層間絶縁膜１０７を介してビット
線１０８が形成されている。
ド酸化膜により行われているが、トレンチ分離が採用さ
れる場合もある。図２２はメモリセルの他の構成を示し
た断面図で、素子分離領域がトレンチ分離の場合であ
る。ｎ型基板１０１に形成されたｐ型ウェル１０２にト
レンチ構造の素子分離領域１１０が形成され、第１ゲー
ト絶縁膜１０３を介して浮遊ゲート１０４が形成されて
いる。さらに第２ゲート絶縁膜１０５を介して制御ゲー
ト１０６が形成され、層間絶縁膜１０７を介してビット
線１０８が形成されている。
【００１１】さらにゲート電極とトレンチ分離が自己整
合的に形成される場合がある。図２３はこのような場合
のメモリセル部の平面図である。図１８とほぼ同一の構
成であるがメモリセルの浮遊ゲートの形成領域を表す斜
線部が素子分離領域１１０にはみだしていないのが特徴
である。１０８はビット線、１０８ａはビット線コンタ
クトを表す。図２４は図２３におけるＡ−Ａ’線に沿っ
た断面図であり、ｎ型シリコン基板１０１に形成された
ｐ型ウェル１０２の一部が示されている。ＮＡＮＤセル
を構成するメモリセルＭ11〜Ｍ14は、ｐ型ウェル１０２
上に第１ゲート絶縁膜１０３を介して多結晶シリコン膜
による浮遊ゲート１０４（１０４1 〜１０４4 ）が形成
され、さらにその上に第２ゲート絶縁膜１０５を介して
多結晶シリコン膜による制御ゲート１０６（１０６1 〜
１０６4 ）が形成され、ｐ型ウェル１０２表面に形成さ
れたｎ型拡散層１０９をソース・ドレインとすることに
より構成されている。各メモリセルの制御ゲート１０６
は、行方向に連続的に形成されてワード線になる（図２
３のＣＧ１〜ＣＧ４）。各メモリセル間には、ソース・
ドレインとなる前記ｎ型拡散層１０９が形成され、ソー
ス・ドレインを隣接するセル同士で共用する形で直列接
続されて、ＮＡＮＤセルが構成されている。選択トラン
ジスタＳ11〜Ｓ14は、ｐ型ウェル１０２上に第１’ゲー
ト絶縁膜１３０を介して多結晶シリコン膜による第１ゲ
ート１４０（１４０1 〜１４０4 ）が形成され、その上
に多結晶シリコン膜による第２ゲート１６０（１６０1
〜１６０4 ）が直接形成され、積層型の選択ゲートとな
っている。１０８ａはビット線コンタクトであり、ｎ型
拡散層９ａ（ビット線拡散層）に接続されている。
合的に形成される場合がある。図２３はこのような場合
のメモリセル部の平面図である。図１８とほぼ同一の構
成であるがメモリセルの浮遊ゲートの形成領域を表す斜
線部が素子分離領域１１０にはみだしていないのが特徴
である。１０８はビット線、１０８ａはビット線コンタ
クトを表す。図２４は図２３におけるＡ−Ａ’線に沿っ
た断面図であり、ｎ型シリコン基板１０１に形成された
ｐ型ウェル１０２の一部が示されている。ＮＡＮＤセル
を構成するメモリセルＭ11〜Ｍ14は、ｐ型ウェル１０２
上に第１ゲート絶縁膜１０３を介して多結晶シリコン膜
による浮遊ゲート１０４（１０４1 〜１０４4 ）が形成
され、さらにその上に第２ゲート絶縁膜１０５を介して
多結晶シリコン膜による制御ゲート１０６（１０６1 〜
１０６4 ）が形成され、ｐ型ウェル１０２表面に形成さ
れたｎ型拡散層１０９をソース・ドレインとすることに
より構成されている。各メモリセルの制御ゲート１０６
は、行方向に連続的に形成されてワード線になる（図２
３のＣＧ１〜ＣＧ４）。各メモリセル間には、ソース・
ドレインとなる前記ｎ型拡散層１０９が形成され、ソー
ス・ドレインを隣接するセル同士で共用する形で直列接
続されて、ＮＡＮＤセルが構成されている。選択トラン
ジスタＳ11〜Ｓ14は、ｐ型ウェル１０２上に第１’ゲー
ト絶縁膜１３０を介して多結晶シリコン膜による第１ゲ
ート１４０（１４０1 〜１４０4 ）が形成され、その上
に多結晶シリコン膜による第２ゲート１６０（１６０1
〜１６０4 ）が直接形成され、積層型の選択ゲートとな
っている。１０８ａはビット線コンタクトであり、ｎ型
拡散層９ａ（ビット線拡散層）に接続されている。
【００１２】図２５は図２３の矢視Ｂ−Ｂ’線に沿った
断面図であり、メモリセル部の断面を示す。図２４と同
一部分には同一符号を付し詳細な説明は省略する。ｐ型
ウェル１０２上部のトレンチ分離領域１１０で挟まれた
領域には第１ゲート絶縁膜１０３とその上に浮遊ゲート
１０４が自己整合的に形成されており、さらに第２ゲー
ト絶縁膜１０５、さらに制御ゲート１０６、層間絶縁膜
１０７が順次形成されている。ビット線１０８は２列の
メモリセルを共通に覆うように層間絶縁膜１０７の上に
形成されている。
断面図であり、メモリセル部の断面を示す。図２４と同
一部分には同一符号を付し詳細な説明は省略する。ｐ型
ウェル１０２上部のトレンチ分離領域１１０で挟まれた
領域には第１ゲート絶縁膜１０３とその上に浮遊ゲート
１０４が自己整合的に形成されており、さらに第２ゲー
ト絶縁膜１０５、さらに制御ゲート１０６、層間絶縁膜
１０７が順次形成されている。ビット線１０８は２列の
メモリセルを共通に覆うように層間絶縁膜１０７の上に
形成されている。
【００１３】図２６は図２３の矢視Ｃ−Ｃ’線に沿った
断面図であり、選択トランジスタ部の断面を示す。図２
４と同一部分には同一符号を付してある。選択トランジ
スタのゲート絶縁膜１３０は第２ゲート絶縁膜１０５
（図２４）と同時に形成され、それらのゲート電極１６
０（１６０1 〜１６０4 ）は制御ゲート１０６（図２
４）と同時に形成されている。左側の選択トランジスタ
はディプリーションタイプでチャネル領域にｎ- 層１２
０が形成されており、図示されないソース・ドレインに
接続されている。
断面図であり、選択トランジスタ部の断面を示す。図２
４と同一部分には同一符号を付してある。選択トランジ
スタのゲート絶縁膜１３０は第２ゲート絶縁膜１０５
（図２４）と同時に形成され、それらのゲート電極１６
０（１６０1 〜１６０4 ）は制御ゲート１０６（図２
４）と同時に形成されている。左側の選択トランジスタ
はディプリーションタイプでチャネル領域にｎ- 層１２
０が形成されており、図示されないソース・ドレインに
接続されている。
【００１４】これらの例では各ＮＡＮＤ型セル列に対
し、それぞれビット線側に二つ、ソース線側に二つの選
択トランジスタを有し、その二つのトランジスタはそれ
ぞれエンハンスメントタイプとディプリーションタイプ
のトランジスタの組み合わせであり、ＳＧ１，ＳＧ２の
電圧を”Ｌ”、”Ｈ”に制御し、どちらかのＮＡＮＤ型
セル列を選択することが可能なように構成している。
し、それぞれビット線側に二つ、ソース線側に二つの選
択トランジスタを有し、その二つのトランジスタはそれ
ぞれエンハンスメントタイプとディプリーションタイプ
のトランジスタの組み合わせであり、ＳＧ１，ＳＧ２の
電圧を”Ｌ”、”Ｈ”に制御し、どちらかのＮＡＮＤ型
セル列を選択することが可能なように構成している。
【００１５】しかし乍らこの種のＥＥＰＲＯＭを高速に
動作させようとすると以下のような問題が生じる。すな
わち図１８において、例えばビット線の電圧を５Ｖと
し、選択ゲート線ＳＧ１の電圧を０Ｖ、選択ゲート線Ｓ
Ｇ２の電圧を５Ｖとして、エンハンスメントタイプトラ
ンジスタＳ22をオンさせて右側のＮＡＮＤ列を選択した
とする。このときＳＧ１に接続された右側のディプリー
ションタイプトランジスタＳ21のチャネル部と選択ゲー
ト電極の寄生容量が大きいため、ビット線電圧の５Ｖに
カップリングしてＳＧ１の電圧が０Ｖから上昇してしま
う。このＳＧ１の電圧上昇によりＳＧ１につながる左側
のエンハンスタイプトランジスタＳ11がオン状態とな
り、左側のＮＡＮＤ列も選択されてしまう。このため安
定な高速動作が不可能となっていた。
動作させようとすると以下のような問題が生じる。すな
わち図１８において、例えばビット線の電圧を５Ｖと
し、選択ゲート線ＳＧ１の電圧を０Ｖ、選択ゲート線Ｓ
Ｇ２の電圧を５Ｖとして、エンハンスメントタイプトラ
ンジスタＳ22をオンさせて右側のＮＡＮＤ列を選択した
とする。このときＳＧ１に接続された右側のディプリー
ションタイプトランジスタＳ21のチャネル部と選択ゲー
ト電極の寄生容量が大きいため、ビット線電圧の５Ｖに
カップリングしてＳＧ１の電圧が０Ｖから上昇してしま
う。このＳＧ１の電圧上昇によりＳＧ１につながる左側
のエンハンスタイプトランジスタＳ11がオン状態とな
り、左側のＮＡＮＤ列も選択されてしまう。このため安
定な高速動作が不可能となっていた。
【００１６】
【発明が解決しようとする課題】このように従来の半導
体記憶装置では、選択トランジスタ部のカップリング容
量により安定動作をさせることができず、これがさらな
る高速動作を阻害する要因となっていた。
体記憶装置では、選択トランジスタ部のカップリング容
量により安定動作をさせることができず、これがさらな
る高速動作を阻害する要因となっていた。
【００１７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、選択トランジスタの寄
生容量を実質的に低減することができ、より一層の安定
動作、高速動作を可能とした不揮発性半導体記憶装置を
提供することにある。
ので、その目的とするところは、選択トランジスタの寄
生容量を実質的に低減することができ、より一層の安定
動作、高速動作を可能とした不揮発性半導体記憶装置を
提供することにある。
【００１８】
【課題を解決するための手段】本発明の骨子は、メモリ
セルユニットに接続されている選択トランジスタの寄生
容量を低減し、安定した高速動作を実現することにあ
る。
セルユニットに接続されている選択トランジスタの寄生
容量を低減し、安定した高速動作を実現することにあ
る。
【００１９】そこで本発明の不揮発性半導体記憶装置
は、半導体基板上に電荷蓄積層と制御ゲートが積層さ
れ、電荷蓄積層の電荷の授受により書き込みおよび消去
を行うメモリセルを複数個接続してなるメモリセルユニ
ットが複数個配置され、隣接する少なくとも２個のメモ
リセルユニットがそれぞれ複数個の選択トランジスタを
介して同一のデータ線に接続される構成の不揮発性半導
体記憶装置において、前記複数個の選択トランジスタの
少なくとも一つが電荷蓄積層と制御ゲートが積層されて
なることを特徴としている。
は、半導体基板上に電荷蓄積層と制御ゲートが積層さ
れ、電荷蓄積層の電荷の授受により書き込みおよび消去
を行うメモリセルを複数個接続してなるメモリセルユニ
ットが複数個配置され、隣接する少なくとも２個のメモ
リセルユニットがそれぞれ複数個の選択トランジスタを
介して同一のデータ線に接続される構成の不揮発性半導
体記憶装置において、前記複数個の選択トランジスタの
少なくとも一つが電荷蓄積層と制御ゲートが積層されて
なることを特徴としている。
【００２０】また本発明の他の半導体記憶装置は、半導
体基板上に電荷蓄積層と制御ゲートが積層され、電荷蓄
積層の電荷の授受により書き込みおよび消去を行うメモ
リセルを複数個接続してなるメモリセルユニットが複数
個配置され、少なくとも２個のメモリセルユニットがそ
れぞれ複数個の選択トランジスタを介して同一データ線
に接続される構成の不揮発性半導体記憶装置において、
前記複数個の選択トランジスタの少なくとも一つは、他
の選択トランジスタのゲート絶縁膜より厚いゲート絶縁
膜を有することを特徴としている。
体基板上に電荷蓄積層と制御ゲートが積層され、電荷蓄
積層の電荷の授受により書き込みおよび消去を行うメモ
リセルを複数個接続してなるメモリセルユニットが複数
個配置され、少なくとも２個のメモリセルユニットがそ
れぞれ複数個の選択トランジスタを介して同一データ線
に接続される構成の不揮発性半導体記憶装置において、
前記複数個の選択トランジスタの少なくとも一つは、他
の選択トランジスタのゲート絶縁膜より厚いゲート絶縁
膜を有することを特徴としている。
【００２１】また本発明のさらに他の不揮発性半導体記
憶装置は、半導体基板上に電荷蓄積層と制御ゲートが積
層され、電荷蓄積層の電荷の授受により書き込みおよび
消去を行うメモリセルを複数個接続してなるメモリセル
ユニットが複数個配置され、少なくとも２個のメモリセ
ルユニットがそれぞれ複数個の選択トランジスタを介し
て同一のデータ線に接続される構成の不揮発性半導体記
憶装置において、前記複数個の選択トランジスタの少な
くとも一つは、基板中のソースおよびドレインと同一導
電型の層を有し、前記ソースおよびドレインと電気的に
接続されていることを特徴としている。
憶装置は、半導体基板上に電荷蓄積層と制御ゲートが積
層され、電荷蓄積層の電荷の授受により書き込みおよび
消去を行うメモリセルを複数個接続してなるメモリセル
ユニットが複数個配置され、少なくとも２個のメモリセ
ルユニットがそれぞれ複数個の選択トランジスタを介し
て同一のデータ線に接続される構成の不揮発性半導体記
憶装置において、前記複数個の選択トランジスタの少な
くとも一つは、基板中のソースおよびドレインと同一導
電型の層を有し、前記ソースおよびドレインと電気的に
接続されていることを特徴としている。
【００２２】ここで本発明の望ましい実施態様としては
次のものがあげられる。
次のものがあげられる。
【００２３】(1) メモリセルユニットは、複数個のメモ
リセルを直列接続したＮＡＮＤセルであること。
リセルを直列接続したＮＡＮＤセルであること。
【００２４】(2) メモリセルユニットのドレイン側の選
択トランジスタが、ディプリーションタイプとエンハン
スタイプの二つであること。
択トランジスタが、ディプリーションタイプとエンハン
スタイプの二つであること。
【００２５】(3) ディプリーションタイプのトランジス
タのゲート電極は電荷蓄積層を有すること。
タのゲート電極は電荷蓄積層を有すること。
【００２６】(4) ディプリーションタイプの選択トラン
ジスタのゲート絶縁膜はエンハンスメントタイプの選択
トランジスタのゲート絶縁膜に比べて厚いこと。
ジスタのゲート絶縁膜はエンハンスメントタイプの選択
トランジスタのゲート絶縁膜に比べて厚いこと。
【００２７】(5) ディプリーションタイプの選択トラン
ジスタ下の基板中にソース・ドレインと同じ導電層があ
ってソース・ドレイン間をつないでおり、この導電層が
ゲート絶縁膜に接触せず、基板中に深く形成されている
こと。
ジスタ下の基板中にソース・ドレインと同じ導電層があ
ってソース・ドレイン間をつないでおり、この導電層が
ゲート絶縁膜に接触せず、基板中に深く形成されている
こと。
【００２８】
【作用】本発明の不揮発性半導体記憶装置では、ディプ
リーションタイプ選択トランジスタに浮遊ゲートを持た
せる、あるいはゲート絶縁膜を実質的に厚くする、ある
いはゲート絶縁膜下にソース・ドレイン間をつなぐこれ
らと同一導電型のチャネル層を設けるなどの手段によ
り、選択ゲート電極の寄生容量を減少させている。この
ため、選択ゲートの電位を所望の値にほぼ固定すること
ができるので、誤動作することがなくなり、選択トラン
ジスタを高速に動作させることが可能になる。
リーションタイプ選択トランジスタに浮遊ゲートを持た
せる、あるいはゲート絶縁膜を実質的に厚くする、ある
いはゲート絶縁膜下にソース・ドレイン間をつなぐこれ
らと同一導電型のチャネル層を設けるなどの手段によ
り、選択ゲート電極の寄生容量を減少させている。この
ため、選択ゲートの電位を所望の値にほぼ固定すること
ができるので、誤動作することがなくなり、選択トラン
ジスタを高速に動作させることが可能になる。
【００２９】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００３０】図１は本発明の第１の実施例に係るＮＡＮ
Ｄセル型ＥＥＰＲＯＭの選択トランジスタ部の断面図で
ある。図１の説明に先立ち、本発明のＮＡＮＤセル型Ｅ
ＥＰＲＯＭメモリセル部の全体構成について説明する。
Ｄセル型ＥＥＰＲＯＭの選択トランジスタ部の断面図で
ある。図１の説明に先立ち、本発明のＮＡＮＤセル型Ｅ
ＥＰＲＯＭメモリセル部の全体構成について説明する。
【００３１】本発明のメモリセル部の概略構成および等
価回路を図２および図３に示す。図１には、８個のメモ
リセルＭ11〜Ｍ24と８個の選択トランジスタＳ11〜Ｓ24
が２列に平行配列されたＮＡＮＤセルが示されている。
ＣＧ１〜ＣＧ４は制御ゲート線、ＳＧ１〜ＳＧ４は選択
ゲート線、８は前記制御ゲート線と選択ゲート線上に絶
縁層を介して形成されたビット線（ＢＬ）をそれぞれ表
す。８ａは前記ビット線８と前記ＮＡＮＤセルとを接続
するコンタクト部であり、１０は素子分離領域を表して
いる。
価回路を図２および図３に示す。図１には、８個のメモ
リセルＭ11〜Ｍ24と８個の選択トランジスタＳ11〜Ｓ24
が２列に平行配列されたＮＡＮＤセルが示されている。
ＣＧ１〜ＣＧ４は制御ゲート線、ＳＧ１〜ＳＧ４は選択
ゲート線、８は前記制御ゲート線と選択ゲート線上に絶
縁層を介して形成されたビット線（ＢＬ）をそれぞれ表
す。８ａは前記ビット線８と前記ＮＡＮＤセルとを接続
するコンタクト部であり、１０は素子分離領域を表して
いる。
【００３２】図２の等価回路に示すように選択トランジ
スタＳ11、Ｓ14，Ｓ22、Ｓ23はエンハンスメントタイプ
トランジスタであり、Ｓ12，Ｓ13，Ｓ21，Ｓ24はディプ
リーションタイプトランジスタである。これらはいずれ
かのＮＡＮＤセル列を選択する用に供せられている。
スタＳ11、Ｓ14，Ｓ22、Ｓ23はエンハンスメントタイプ
トランジスタであり、Ｓ12，Ｓ13，Ｓ21，Ｓ24はディプ
リーションタイプトランジスタである。これらはいずれ
かのＮＡＮＤセル列を選択する用に供せられている。
【００３３】本実施例のメモリセルは従来技術の図２０
と同様なので詳細な説明は省略する。本発明の不揮発性
半導体記憶装置は選択ゲートの構造に特徴がある。これ
を図１を用いて説明する。図１は図２のＣ−Ｃ’線に沿
った断面図であり、ｎ型基板１上のｐ型ウェル２に形成
された二つの選択トランジスタが示されている。素子分
離領域１０で分離された第１ゲート絶縁膜３１の部分が
選択トランジスタの形成領域である。第１ゲート絶縁膜
３１はシリコンの熱酸化膜（比誘電率３．９）で例えば
膜厚２５ｎｍに形成されている。
と同様なので詳細な説明は省略する。本発明の不揮発性
半導体記憶装置は選択ゲートの構造に特徴がある。これ
を図１を用いて説明する。図１は図２のＣ−Ｃ’線に沿
った断面図であり、ｎ型基板１上のｐ型ウェル２に形成
された二つの選択トランジスタが示されている。素子分
離領域１０で分離された第１ゲート絶縁膜３１の部分が
選択トランジスタの形成領域である。第１ゲート絶縁膜
３１はシリコンの熱酸化膜（比誘電率３．９）で例えば
膜厚２５ｎｍに形成されている。
【００３４】図の左側の選択トランジスタはディプリー
ションタイプであり、第１ゲート絶縁膜３１の直下にｎ
- 拡散層２１が形成されている。このトランジスタはさ
らに、第１ゲート酸化膜３１の上にポリシリコンの浮遊
ゲート４１が膜厚２００ｎｍで形成され、ＯＮＯ膜（比
誘電率５．０）の第２ゲート酸化膜５１（膜厚２５ｎ
ｍ）を介してポリシリコンのゲート電極６１が膜厚３０
０ｎｍで形成されている。このゲート電極６１は、ｎ-
拡散層２１との間に浮遊ゲート４１を第１ゲート絶縁膜
（２５ｎｍ）と第２ゲート絶縁膜（２５ｎｍ）を介して
挟んでいるため、実質的なゲート絶縁膜を従来（図２
１）に比べて約２倍とすることができ、ゲート電極６１
から見た寄生容量を減少させることができる。
ションタイプであり、第１ゲート絶縁膜３１の直下にｎ
- 拡散層２１が形成されている。このトランジスタはさ
らに、第１ゲート酸化膜３１の上にポリシリコンの浮遊
ゲート４１が膜厚２００ｎｍで形成され、ＯＮＯ膜（比
誘電率５．０）の第２ゲート酸化膜５１（膜厚２５ｎ
ｍ）を介してポリシリコンのゲート電極６１が膜厚３０
０ｎｍで形成されている。このゲート電極６１は、ｎ-
拡散層２１との間に浮遊ゲート４１を第１ゲート絶縁膜
（２５ｎｍ）と第２ゲート絶縁膜（２５ｎｍ）を介して
挟んでいるため、実質的なゲート絶縁膜を従来（図２
１）に比べて約２倍とすることができ、ゲート電極６１
から見た寄生容量を減少させることができる。
【００３５】前記ｎ- 拡散層２１は第１ゲート絶縁膜３
１形成前に、例えばＡｓを濃度１×１０18atoms/cm3 に
なるようにイオン注入して形成され、ソース・ドレイン
と接続されている。この結果このトランジスタは常にオ
ン状態になっている。この状態は単なる抵抗と変わらな
いが、製造が容易なためこのようなトランジスタの形を
採っている。
１形成前に、例えばＡｓを濃度１×１０18atoms/cm3 に
なるようにイオン注入して形成され、ソース・ドレイン
と接続されている。この結果このトランジスタは常にオ
ン状態になっている。この状態は単なる抵抗と変わらな
いが、製造が容易なためこのようなトランジスタの形を
採っている。
【００３６】一方右側のトランジスタはエンハンスメン
トタイプであり、前記ゲート電極６１が延在して第１ゲ
ート酸化膜３１に直接接触している。ゲート電極６１の
上には層間絶縁膜７が形成され、さらにその上にアルミ
ニウム配線によりビット線８が形成されている。
トタイプであり、前記ゲート電極６１が延在して第１ゲ
ート酸化膜３１に直接接触している。ゲート電極６１の
上には層間絶縁膜７が形成され、さらにその上にアルミ
ニウム配線によりビット線８が形成されている。
【００３７】層間絶縁膜７はＣＶＤで形成されたＳｉＯ
2 膜（比誘電率３．９）あるいはＢＰＳＧ膜であり、そ
の膜厚は左側のディプリーションタイプトランジスタ部
においても１０００ｎｍと厚く形成されている。従って
ゲート電極６１とビット線８そのものとの間の結合容量
は、ｎ+ 拡散層２１を介して形成されるビット線拡散層
９ａとゲート電極６１との間の結合容量に比べて無視さ
れる程小さい。
2 膜（比誘電率３．９）あるいはＢＰＳＧ膜であり、そ
の膜厚は左側のディプリーションタイプトランジスタ部
においても１０００ｎｍと厚く形成されている。従って
ゲート電極６１とビット線８そのものとの間の結合容量
は、ｎ+ 拡散層２１を介して形成されるビット線拡散層
９ａとゲート電極６１との間の結合容量に比べて無視さ
れる程小さい。
【００３８】上記の如き構成をとることによりビット線
拡散層９ａと選択ゲート電極６１との間の容量は減少
し、容量結合による選択ゲートの電位の揺れは抑制でき
る。なお上記実施例では第１ゲート酸化膜の膜厚を左右
のトランジスタで同一としたが、エンハンスメントタイ
プとディプリーションタイプのゲート酸化膜は別々の膜
厚で形成することも可能である。またソースライン（Ｓ
Ｌ）側の選択トランジスタは、Ｓ13＋Ｓ14あるいはＳ23
＋Ｓ24の２個づつではなく、図４の等価回路に示すよう
にエンハンスメントタイプのトランジスタを１個づつを
使用することでも、メモリセルユニットの選択は可能で
ある。
拡散層９ａと選択ゲート電極６１との間の容量は減少
し、容量結合による選択ゲートの電位の揺れは抑制でき
る。なお上記実施例では第１ゲート酸化膜の膜厚を左右
のトランジスタで同一としたが、エンハンスメントタイ
プとディプリーションタイプのゲート酸化膜は別々の膜
厚で形成することも可能である。またソースライン（Ｓ
Ｌ）側の選択トランジスタは、Ｓ13＋Ｓ14あるいはＳ23
＋Ｓ24の２個づつではなく、図４の等価回路に示すよう
にエンハンスメントタイプのトランジスタを１個づつを
使用することでも、メモリセルユニットの選択は可能で
ある。
【００３９】次に本発明の他の実施例を数例説明する
が、これら実施例のメモリセル部の基本構成および等価
回路は、図２および図３で示したものと同じであり、選
択トランジスタの構成のみが異なる。そこで以下の実施
例では選択トランジスタ部のみを説明する。また特に記
述した部分を除き、第１の実施例と同一番号で参照した
部分は同一材料、同一寸法、同一製法で形成されてい
る。
が、これら実施例のメモリセル部の基本構成および等価
回路は、図２および図３で示したものと同じであり、選
択トランジスタの構成のみが異なる。そこで以下の実施
例では選択トランジスタ部のみを説明する。また特に記
述した部分を除き、第１の実施例と同一番号で参照した
部分は同一材料、同一寸法、同一製法で形成されてい
る。
【００４０】本発明に係わる第２の実施例を図５を参照
して説明する。図５は図２のＣ−Ｃ’線に沿った断面図
に相当し、図１と同一部分には同一番号を付し、詳細な
説明は省略する。この実施例では左側のディプリーショ
ンタイプトランジスタの構成は第１の実施例と同じであ
り、右側のエンハンスメントタイプトランジスタのゲー
ト電極はデプリーションタイプトランジスタの浮遊電極
４１と同時に形成された電極４２とゲート電極６１とを
電気的に接触させ積層した構造になっている。このよう
な構成によってもビット線８（ビット線拡散層９ａ）と
選択ゲート６１との間の容量は減少し、容量結合による
選択ゲートの電位の揺れは抑制できる。
して説明する。図５は図２のＣ−Ｃ’線に沿った断面図
に相当し、図１と同一部分には同一番号を付し、詳細な
説明は省略する。この実施例では左側のディプリーショ
ンタイプトランジスタの構成は第１の実施例と同じであ
り、右側のエンハンスメントタイプトランジスタのゲー
ト電極はデプリーションタイプトランジスタの浮遊電極
４１と同時に形成された電極４２とゲート電極６１とを
電気的に接触させ積層した構造になっている。このよう
な構成によってもビット線８（ビット線拡散層９ａ）と
選択ゲート６１との間の容量は減少し、容量結合による
選択ゲートの電位の揺れは抑制できる。
【００４１】次に本発明の第３の実施例を図６を参照し
て説明する。図６は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例では右側のエンハンスタイプ
トランジスタの第１ゲート絶縁膜３１の膜厚が２５ｎｍ
であるのに対し、左側のディプリーションタイプトラン
ジスタの第１ゲート絶縁膜３２は５０ｎｍと厚く形成さ
れている。左側のトランジスタの第１ゲート絶縁膜３２
の直下にはｎ- 拡散層２１が形成されている。第１ゲー
ト絶縁膜３１、３２の上には、ポリシリコンの第１ゲー
ト電極４３（膜厚２００ｎｍ）、ＯＮＯ膜による第２ゲ
ート絶縁膜５１（膜厚２５ｎｍ）、ポリシリコンの第２
ゲート電極６１（膜厚３００ｎｍ）が順次形成されてい
る。この第１ゲート電極４３と第２ゲート電極６１は不
図示の場所でコンタクトして選択ゲート線となる。さら
にその上にＣＶＤによる層間絶縁膜７（膜厚１０００ｎ
ｍ）、ビット線８を形成することにより、選択トランジ
スタ部が構成される。このような構成により選択ゲート
６１とｎ+ 拡散層２１との間の容量は減少し、容量結合
による選択ゲートの電位の揺れは抑制できる。
て説明する。図６は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例では右側のエンハンスタイプ
トランジスタの第１ゲート絶縁膜３１の膜厚が２５ｎｍ
であるのに対し、左側のディプリーションタイプトラン
ジスタの第１ゲート絶縁膜３２は５０ｎｍと厚く形成さ
れている。左側のトランジスタの第１ゲート絶縁膜３２
の直下にはｎ- 拡散層２１が形成されている。第１ゲー
ト絶縁膜３１、３２の上には、ポリシリコンの第１ゲー
ト電極４３（膜厚２００ｎｍ）、ＯＮＯ膜による第２ゲ
ート絶縁膜５１（膜厚２５ｎｍ）、ポリシリコンの第２
ゲート電極６１（膜厚３００ｎｍ）が順次形成されてい
る。この第１ゲート電極４３と第２ゲート電極６１は不
図示の場所でコンタクトして選択ゲート線となる。さら
にその上にＣＶＤによる層間絶縁膜７（膜厚１０００ｎ
ｍ）、ビット線８を形成することにより、選択トランジ
スタ部が構成される。このような構成により選択ゲート
６１とｎ+ 拡散層２１との間の容量は減少し、容量結合
による選択ゲートの電位の揺れは抑制できる。
【００４２】次に本発明の第４の実施例を図７を参照し
て説明する。図７は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例は左側のディプリーションタ
イプトランジスタのゲート酸化膜３３が素子分離絶縁膜
（膜厚５００ｎｍ）で形成された例を示す。ゲート絶縁
膜３３直下のｎ+ 拡散層２１によりビット線拡散層はメ
モリセルのｎ型拡散層と接続される。このような構成に
より選択ゲート６１とｎ+ 拡散層２１との間の容量は減
少し、容量結合による選択ゲートの電位の揺れは抑制で
きる。
て説明する。図７は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例は左側のディプリーションタ
イプトランジスタのゲート酸化膜３３が素子分離絶縁膜
（膜厚５００ｎｍ）で形成された例を示す。ゲート絶縁
膜３３直下のｎ+ 拡散層２１によりビット線拡散層はメ
モリセルのｎ型拡散層と接続される。このような構成に
より選択ゲート６１とｎ+ 拡散層２１との間の容量は減
少し、容量結合による選択ゲートの電位の揺れは抑制で
きる。
【００４３】次に本発明の第５の実施例を図８を参照し
て説明する。図８は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例ではディプリーションタイプ
トランジスタのゲート酸化膜３１上にさらにＳｉＯ2 絶
縁膜３３をＣＶＤ法で例えば３００ｎｍ堆積形成し、そ
れによりディプリーションタイプ選択トランジスタのゲ
ート容量を減少させている。このような構成により選択
ゲート６１とｎ+ 拡散層２１との間の容量は減少し、容
量結合による選択ゲートの電位の揺れは抑制できる。
て説明する。図８は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例ではディプリーションタイプ
トランジスタのゲート酸化膜３１上にさらにＳｉＯ2 絶
縁膜３３をＣＶＤ法で例えば３００ｎｍ堆積形成し、そ
れによりディプリーションタイプ選択トランジスタのゲ
ート容量を減少させている。このような構成により選択
ゲート６１とｎ+ 拡散層２１との間の容量は減少し、容
量結合による選択ゲートの電位の揺れは抑制できる。
【００４４】次に本発明の第６の実施例を図９を参照し
て説明する。図９は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例ではディプリーションタイプ
トランジスタのゲート酸化膜３１下、例えば１００ｎｍ
下の基板中にｎ+ 拡散層２２が形成され、ゲート酸化膜
３１直下はｐ型になっている。ｎ+ 拡散層２２は第１実
施例のｎ+ 拡散層２１と同様な方法で形成され、Ａｓを
例えば加速電圧１５０ＫｅＶでイオン注入し、Ａｓ濃度
も例えば１×１０18atoms/cm3 に制御される。そしてこ
の拡散層２２は選択トランジスタのソース・ドレインと
接続されている（この図では図示されない）。これによ
りこのディプリーションタイプトランジスタはゲート電
圧の如何にかかわらず常にオン状態になる。ｎ+ 拡散層
２２を基板中に深く形成することで選択ゲート６１から
の距離が増大し、ソース・ドレインにビットコンタクト
８ａを通じてつながったビット線と選択ゲート間の容量
を減少させることができる。 次に本発明に係わるさら
に他の実施例を数例説明するが、これらの実施例のメモ
リセル部の基本構成および等価回路も、図２および図３
で示したものと同じである。但し素子分離領域がトレン
チアイソレーションで構成されており、かつ選択トラン
ジスタの構成に特徴がある。そこで選択トランジスタ部
を対象に説明する。
て説明する。図９は図２のＣ−Ｃ’線に沿った断面図に
相当し、図１と同一部分には同一番号を付し、詳細な説
明は省略する。この実施例ではディプリーションタイプ
トランジスタのゲート酸化膜３１下、例えば１００ｎｍ
下の基板中にｎ+ 拡散層２２が形成され、ゲート酸化膜
３１直下はｐ型になっている。ｎ+ 拡散層２２は第１実
施例のｎ+ 拡散層２１と同様な方法で形成され、Ａｓを
例えば加速電圧１５０ＫｅＶでイオン注入し、Ａｓ濃度
も例えば１×１０18atoms/cm3 に制御される。そしてこ
の拡散層２２は選択トランジスタのソース・ドレインと
接続されている（この図では図示されない）。これによ
りこのディプリーションタイプトランジスタはゲート電
圧の如何にかかわらず常にオン状態になる。ｎ+ 拡散層
２２を基板中に深く形成することで選択ゲート６１から
の距離が増大し、ソース・ドレインにビットコンタクト
８ａを通じてつながったビット線と選択ゲート間の容量
を減少させることができる。 次に本発明に係わるさら
に他の実施例を数例説明するが、これらの実施例のメモ
リセル部の基本構成および等価回路も、図２および図３
で示したものと同じである。但し素子分離領域がトレン
チアイソレーションで構成されており、かつ選択トラン
ジスタの構成に特徴がある。そこで選択トランジスタ部
を対象に説明する。
【００４５】本発明の第７の実施例を図１０を参照して
説明する。図１０は図２のＣ−Ｃ’線に沿った断面図に
相当し、ディプリーションタイプ選択トランジスタが浮
遊ゲートを持っている場合である。即ちｎ型基板１０１
に形成されたｐ型ウェル１０２にはトレンチアイソレー
ション１１０によって分離された選択トランジスタが形
成されている。左側のトランジスタがディプリーション
タイプトランジスタで、シリコンの熱酸化膜による第１
ゲート絶縁膜１３１（膜厚２５ｎｍ）の下にはｎ+ 拡散
層１２１が形成されている。この拡散層１２１は例えば
Ａｓを濃度２×１０18atoms/cm3 になるようにイオン注
入して形成される。さらに第１ゲート絶縁膜１３１の上
はにポリシリコンの浮遊ゲート１４１（膜厚４００ｎ
ｍ）が形成されており、その上にＯＮＯ膜による第２ゲ
ート絶縁膜１５１（膜厚２５ｎｍ）を介してポリシリコ
ンの選択ゲート１６１（膜厚３００ｎｍ）が形成されて
いる。
説明する。図１０は図２のＣ−Ｃ’線に沿った断面図に
相当し、ディプリーションタイプ選択トランジスタが浮
遊ゲートを持っている場合である。即ちｎ型基板１０１
に形成されたｐ型ウェル１０２にはトレンチアイソレー
ション１１０によって分離された選択トランジスタが形
成されている。左側のトランジスタがディプリーション
タイプトランジスタで、シリコンの熱酸化膜による第１
ゲート絶縁膜１３１（膜厚２５ｎｍ）の下にはｎ+ 拡散
層１２１が形成されている。この拡散層１２１は例えば
Ａｓを濃度２×１０18atoms/cm3 になるようにイオン注
入して形成される。さらに第１ゲート絶縁膜１３１の上
はにポリシリコンの浮遊ゲート１４１（膜厚４００ｎ
ｍ）が形成されており、その上にＯＮＯ膜による第２ゲ
ート絶縁膜１５１（膜厚２５ｎｍ）を介してポリシリコ
ンの選択ゲート１６１（膜厚３００ｎｍ）が形成されて
いる。
【００４６】一方右側のトランジスタはエンハンスメン
トタイプトランジスタで、第１ゲート酸化膜１３１を介
して浮遊ゲート１４１が形成されているところは左側の
トランジスタと同じであるが、この浮遊ゲート１４１は
選択ゲート１６１と直接接触している。選択ゲート１６
１の上にはＣＶＤによるＳｉＯ2 層間絶縁膜１０７（膜
厚１０００ｎｍ）が形成され、その上にポリシリコンの
ビット線１０８が二つのトランジスタを覆うように形成
されている。この構成は図５に示した第２の実施例に類
似しており、同様な効果を得ることができる。
トタイプトランジスタで、第１ゲート酸化膜１３１を介
して浮遊ゲート１４１が形成されているところは左側の
トランジスタと同じであるが、この浮遊ゲート１４１は
選択ゲート１６１と直接接触している。選択ゲート１６
１の上にはＣＶＤによるＳｉＯ2 層間絶縁膜１０７（膜
厚１０００ｎｍ）が形成され、その上にポリシリコンの
ビット線１０８が二つのトランジスタを覆うように形成
されている。この構成は図５に示した第２の実施例に類
似しており、同様な効果を得ることができる。
【００４７】次に本発明の第８の実施例を図１１を参照
して説明する。図１１は図２のＣ−Ｃ’線に沿った断面
図に相当し、図１０と同一部分には同一番号を付し、詳
細な説明は省略する。特に記述した部分を除き図１０と
同一番号で参照した部分は、同一材料、同一寸法、同一
製法で形成されている。本実施例の構成は図１０に類似
しているが、右側の選択トランジスタには浮遊ゲートが
無く、選択ゲート１６１が第１ゲート酸化膜１３１の上
に直接形成されている。これにより第１の実施例と同様
な効果を得ることができる。
して説明する。図１１は図２のＣ−Ｃ’線に沿った断面
図に相当し、図１０と同一部分には同一番号を付し、詳
細な説明は省略する。特に記述した部分を除き図１０と
同一番号で参照した部分は、同一材料、同一寸法、同一
製法で形成されている。本実施例の構成は図１０に類似
しているが、右側の選択トランジスタには浮遊ゲートが
無く、選択ゲート１６１が第１ゲート酸化膜１３１の上
に直接形成されている。これにより第１の実施例と同様
な効果を得ることができる。
【００４８】次に本発明の第９の実施例を図１２を参照
して説明する。図１２は図２のＣ−Ｃ’線に沿った断面
図に相当し、図１０と同一部分には同一番号を付し、詳
細な説明は省略する。本実施例の構成は、左側の選択ト
ランジスタには浮遊ゲートが無く、選択ゲート１６１が
トレンチアイソレーション用埋め込み絶縁膜（例えばＴ
ＥＯＳを用いたＣＶＤ法によるＳｉＯ2 膜）で形成され
た厚いゲート絶縁膜１３３（膜厚２００ｎｍ）を介して
ｎ+ 拡散層１２１の上方に形成されている。このような
構成により第５の実施例と同様な効果を得ることができ
る。
して説明する。図１２は図２のＣ−Ｃ’線に沿った断面
図に相当し、図１０と同一部分には同一番号を付し、詳
細な説明は省略する。本実施例の構成は、左側の選択ト
ランジスタには浮遊ゲートが無く、選択ゲート１６１が
トレンチアイソレーション用埋め込み絶縁膜（例えばＴ
ＥＯＳを用いたＣＶＤ法によるＳｉＯ2 膜）で形成され
た厚いゲート絶縁膜１３３（膜厚２００ｎｍ）を介して
ｎ+ 拡散層１２１の上方に形成されている。このような
構成により第５の実施例と同様な効果を得ることができ
る。
【００４９】次に本発明の第１０の実施例を図１３を参
照して説明する。図１３は図２のＣ−Ｃ’線に沿った断
面図に相当し、図１０と同一部分には同一番号を付し、
詳細な説明は省略する。本実施例の構成は、左側の選択
トランジスタには浮遊ゲートが無く、選択ゲート１６１
とｎ+ 拡散層１２１との間にトレンチアイソレーション
用埋め込み絶縁膜で形成されたさらに厚いゲート絶縁膜
１１０（膜厚７００ｎｍ）を有している。これにより第
４の実施例と同様な効果を得ることができる。次に本発
明の第１１の実施例を図１４を参照して説明する。図１
４は図２のＣ−Ｃ’線に沿った断面図に相当し、図１０
と同一部分には同一番号を付し、詳細な説明は省略す
る。本実施例の選択トランジスタは浮遊ゲート１４１と
選択ゲート１６１が接触した形になっているが、左側の
ディプリーションタイプトランジスタでは、トレンチア
イソレーション１１０で挟まれたチャネル形成領域（ｐ
型層）の表面から例えば１００ｎｍ下がった位置にｎ+
拡散層１２２が形成されている。このｎ+ 拡散層１２２
は図１０のｎ+ 拡散層１２１と同様にして形成され、選
択トランジスタのソースとドレインに接続されており、
ゲート電圧の如何にかかわらず常にオン状態になってい
る。これにより第６の実施例と同様な効果を得ることが
できる。
照して説明する。図１３は図２のＣ−Ｃ’線に沿った断
面図に相当し、図１０と同一部分には同一番号を付し、
詳細な説明は省略する。本実施例の構成は、左側の選択
トランジスタには浮遊ゲートが無く、選択ゲート１６１
とｎ+ 拡散層１２１との間にトレンチアイソレーション
用埋め込み絶縁膜で形成されたさらに厚いゲート絶縁膜
１１０（膜厚７００ｎｍ）を有している。これにより第
４の実施例と同様な効果を得ることができる。次に本発
明の第１１の実施例を図１４を参照して説明する。図１
４は図２のＣ−Ｃ’線に沿った断面図に相当し、図１０
と同一部分には同一番号を付し、詳細な説明は省略す
る。本実施例の選択トランジスタは浮遊ゲート１４１と
選択ゲート１６１が接触した形になっているが、左側の
ディプリーションタイプトランジスタでは、トレンチア
イソレーション１１０で挟まれたチャネル形成領域（ｐ
型層）の表面から例えば１００ｎｍ下がった位置にｎ+
拡散層１２２が形成されている。このｎ+ 拡散層１２２
は図１０のｎ+ 拡散層１２１と同様にして形成され、選
択トランジスタのソースとドレインに接続されており、
ゲート電圧の如何にかかわらず常にオン状態になってい
る。これにより第６の実施例と同様な効果を得ることが
できる。
【００５０】次に本発明の第１２の実施例を図１５を参
照して説明する。図１５は図２のＣ−Ｃ’線に沿った断
面図に相当し、図１０と同一部分には同一番号を付し、
詳細な説明は省略する。本実施例の選択トランジスタは
浮遊ゲート１４１と選択ゲート１６１が接触した形にな
っており、第１１の実施例と類似している。本実施例で
は、左側のディプリーションタイプトランジスタのトレ
ンチアイソレーション１１０で挟まれたチャネル形成領
域（ｐ型層）の側壁にｎ+ 層１２３が形成されている。
このｎ+ 層１２３はトレンチアイソレーション用埋め込
み絶縁膜を埋め込む前に、例えばＡｓを濃度１×１０18
atoms/cm3 となるように、斜め方向よりトレンチ側壁に
イオン注入することにより形成される。またこの拡散層
１２３は選択トランジスタのソースとドレインに接続さ
れており、ゲート電圧の如何にかかわらず常にオン状態
になっている。これにより第６の実施例と同様な効果を
得ることができる。
照して説明する。図１５は図２のＣ−Ｃ’線に沿った断
面図に相当し、図１０と同一部分には同一番号を付し、
詳細な説明は省略する。本実施例の選択トランジスタは
浮遊ゲート１４１と選択ゲート１６１が接触した形にな
っており、第１１の実施例と類似している。本実施例で
は、左側のディプリーションタイプトランジスタのトレ
ンチアイソレーション１１０で挟まれたチャネル形成領
域（ｐ型層）の側壁にｎ+ 層１２３が形成されている。
このｎ+ 層１２３はトレンチアイソレーション用埋め込
み絶縁膜を埋め込む前に、例えばＡｓを濃度１×１０18
atoms/cm3 となるように、斜め方向よりトレンチ側壁に
イオン注入することにより形成される。またこの拡散層
１２３は選択トランジスタのソースとドレインに接続さ
れており、ゲート電圧の如何にかかわらず常にオン状態
になっている。これにより第６の実施例と同様な効果を
得ることができる。
【００５１】次に本発明の第１３の実施例を図１６、図
１７を参照し、製造方法を含めて説明する。この実施例
では、図１７（ｅ）に示すように左側のディプリーショ
ンタイプ選択トランジスタは厚いゲート絶縁膜１３２と
浮遊ゲート電極１４２を有し、さらにゲート絶縁膜１３
２下方の基板中に形成されたｎ+ 拡散層１２２を有して
いる。
１７を参照し、製造方法を含めて説明する。この実施例
では、図１７（ｅ）に示すように左側のディプリーショ
ンタイプ選択トランジスタは厚いゲート絶縁膜１３２と
浮遊ゲート電極１４２を有し、さらにゲート絶縁膜１３
２下方の基板中に形成されたｎ+ 拡散層１２２を有して
いる。
【００５２】この選択トランジスタは次のようにして製
造し得る。即ち図１６（ａ）に示すように、ｎ型基板１
０１上に形成されたｐ型ウェル１０２に、例えばＡｓを
濃度が１×１０18atoms/cm3 になるように例えば２００
ＫｅＶで選択的にイオン注入してｎ+ 拡散層１２２を形
成する。次いで熱酸化法により左側のトランジスタ部の
ゲート絶縁膜１３２を膜厚５０ｎｍで形成し、左側のト
ランジスタ部のゲート絶縁膜１３１は膜厚２０ｎｍと、
左側は右側よりも厚くなるなるように形成する。その上
にポリシリコン膜１４０をＣＶＤ法で膜厚４００ｎｍに
形成する。続いてＳｉＯ2 膜１９０をＣＶＤ法で膜厚２
００ｎｍに形成する。 次に図１６（ｂ）に示すように
トレンチ素子分離部のＳｉＯ2 膜１９０、ポリシリコン
膜１４０、ゲート絶縁膜１３１、１３２、ｐ型ウェル１
０２の表面の一部を順次エッチング除去する。これによ
り第１ゲート絶縁膜１３１、１３２、浮遊ゲート１４
１、１４２が形成される。その後図１６（ｃ）に示すよ
うにｐ型ウェル１０２の表面を例えば１０ｎｍ酸化して
ＳｉＯ2 膜１３３を形成した後、例えばＴＥＯＳ Ｓｉ
Ｏ2 膜を例えば１０００ｎｍ堆積し、その後エッチバッ
クしてトレンチアイソレーション１１０を形成する。
造し得る。即ち図１６（ａ）に示すように、ｎ型基板１
０１上に形成されたｐ型ウェル１０２に、例えばＡｓを
濃度が１×１０18atoms/cm3 になるように例えば２００
ＫｅＶで選択的にイオン注入してｎ+ 拡散層１２２を形
成する。次いで熱酸化法により左側のトランジスタ部の
ゲート絶縁膜１３２を膜厚５０ｎｍで形成し、左側のト
ランジスタ部のゲート絶縁膜１３１は膜厚２０ｎｍと、
左側は右側よりも厚くなるなるように形成する。その上
にポリシリコン膜１４０をＣＶＤ法で膜厚４００ｎｍに
形成する。続いてＳｉＯ2 膜１９０をＣＶＤ法で膜厚２
００ｎｍに形成する。 次に図１６（ｂ）に示すように
トレンチ素子分離部のＳｉＯ2 膜１９０、ポリシリコン
膜１４０、ゲート絶縁膜１３１、１３２、ｐ型ウェル１
０２の表面の一部を順次エッチング除去する。これによ
り第１ゲート絶縁膜１３１、１３２、浮遊ゲート１４
１、１４２が形成される。その後図１６（ｃ）に示すよ
うにｐ型ウェル１０２の表面を例えば１０ｎｍ酸化して
ＳｉＯ2 膜１３３を形成した後、例えばＴＥＯＳ Ｓｉ
Ｏ2 膜を例えば１０００ｎｍ堆積し、その後エッチバッ
クしてトレンチアイソレーション１１０を形成する。
【００５３】次に図１７（ｄ）に示すようにポリシリコ
ンの浮遊ゲート１４２上にＯＮＯ（Oxide-Nitride-Oxid
e ）膜１５１を酸化およびＣＶＤ法で約２５ｎｍ形成す
る。この絶縁膜１５１はメモリセル部全体に形成される
が、右側エンハンスタイプトランジスタ部上は選択的に
除去される。その後ポリシリコン１６１ａを例えば２０
０ｎｍ堆積形成し、次いで例えばＷＳｉ膜１６１ｂを堆
積し、積層型の選択ゲート線１６１を形成する。
ンの浮遊ゲート１４２上にＯＮＯ（Oxide-Nitride-Oxid
e ）膜１５１を酸化およびＣＶＤ法で約２５ｎｍ形成す
る。この絶縁膜１５１はメモリセル部全体に形成される
が、右側エンハンスタイプトランジスタ部上は選択的に
除去される。その後ポリシリコン１６１ａを例えば２０
０ｎｍ堆積形成し、次いで例えばＷＳｉ膜１６１ｂを堆
積し、積層型の選択ゲート線１６１を形成する。
【００５４】次に図１７（ｅ）に示すように、ＳｉＯ2
層間絶縁膜１０７をＣＶＤ法で１０００ｎｍ堆積し、そ
の上にビット配線１０８を形成する。この実施例ではデ
ィプリーションタイプトランジスタとなる左側の選択ト
ランジスタは、厚いゲート絶縁膜１３２と浮遊ゲート電
極１４２を有し、さらにｎ+ 拡散層１２２がゲート絶縁
膜１３２下深くに形成されているため、選択ゲート１６
１とビット線１０８（ビット線拡散層）との間の寄生容
量は小さくすることができ、ビット線の電位に殆ど影響
されることなく選択トランジスタの電位を所定の値にす
ることができる。
層間絶縁膜１０７をＣＶＤ法で１０００ｎｍ堆積し、そ
の上にビット配線１０８を形成する。この実施例ではデ
ィプリーションタイプトランジスタとなる左側の選択ト
ランジスタは、厚いゲート絶縁膜１３２と浮遊ゲート電
極１４２を有し、さらにｎ+ 拡散層１２２がゲート絶縁
膜１３２下深くに形成されているため、選択ゲート１６
１とビット線１０８（ビット線拡散層）との間の寄生容
量は小さくすることができ、ビット線の電位に殆ど影響
されることなく選択トランジスタの電位を所定の値にす
ることができる。
【００５５】以上第１３の実施例の製造方法を説明した
が、この製造方法および周知の製造方法を応用すること
により、第１３以外の実施例の半導体記憶装置も製造し
うることはいうまでもない。
が、この製造方法および周知の製造方法を応用すること
により、第１３以外の実施例の半導体記憶装置も製造し
うることはいうまでもない。
【００５６】なお本発明は上述した各実施例に限定され
るものではない。実施例では、ＮＡＮＤセル型ＥＥＰＲ
ＯＭを例にとり説明したが、これに限らず選択ゲートを
有する各種のＥＥＰＲＯＭに適用することができる。具
体的には制御ゲート型のＥＥＰＲＯＭに限らず、ＭＮＯ
Ｓ型のメモリセルを用いたＮＡＮＤセル型ＥＥＰＲＯＭ
に適用することもできる。さらにＥＥＰＲＯＭではな
く、チャネルイオン注入等により情報を固定的に書き込
んだＭＯＳトランジスタをメモリとする所謂マスクＲＯ
Ｍにおいても、ＮＡＮＤセル構成とする場合には適用す
ることが可能である。
るものではない。実施例では、ＮＡＮＤセル型ＥＥＰＲ
ＯＭを例にとり説明したが、これに限らず選択ゲートを
有する各種のＥＥＰＲＯＭに適用することができる。具
体的には制御ゲート型のＥＥＰＲＯＭに限らず、ＭＮＯ
Ｓ型のメモリセルを用いたＮＡＮＤセル型ＥＥＰＲＯＭ
に適用することもできる。さらにＥＥＰＲＯＭではな
く、チャネルイオン注入等により情報を固定的に書き込
んだＭＯＳトランジスタをメモリとする所謂マスクＲＯ
Ｍにおいても、ＮＡＮＤセル構成とする場合には適用す
ることが可能である。
【００５７】また拡散層ビット線を有するグランドアレ
ー型、ＦＡＣＥ型、ＡＮＤ型セルにも適用することが可
能である。さらに、サブビット線を有するＤＩＮＯＲ型
にも適用可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
ー型、ＦＡＣＥ型、ＡＮＤ型セルにも適用することが可
能である。さらに、サブビット線を有するＤＩＮＯＲ型
にも適用可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
【００５８】
【発明の効果】以上詳述したように本発明によれば、メ
モリセルユニットに接続されている選択トランジスタの
ゲート電極とビット線間容量を減少させることにより、
選択トランジスタの電位を安定させることができ、より
一層の高速化、安定動作を可能とした不揮発性半導体記
憶装置を実現することが可能となる。
モリセルユニットに接続されている選択トランジスタの
ゲート電極とビット線間容量を減少させることにより、
選択トランジスタの電位を安定させることができ、より
一層の高速化、安定動作を可能とした不揮発性半導体記
憶装置を実現することが可能となる。
【図１】本発明の第１の実施例に係る不揮発性半導体記
憶装置の選択トランジスタ部の断面図。
憶装置の選択トランジスタ部の断面図。
【図２】本発明の不揮発性半導体記憶装置のメモリセル
部の概略平面図。
部の概略平面図。
【図３】図２の等価回路図。
【図４】他の等価回路図例。
【図５】本発明の第２の実施例に係る不揮発性半導体記
憶装置の選択トランジスタ部の断面図。
憶装置の選択トランジスタ部の断面図。
【図６】本発明の第３の実施例に係る不揮発性半導体記
憶装置の選択トランジスタ部の断面図。
憶装置の選択トランジスタ部の断面図。
【図７】本発明の第４の実施例に係る不揮発性半導体記
憶装置の選択トランジスタ部の断面図。
憶装置の選択トランジスタ部の断面図。
【図８】本発明の第５の実施例に係る不揮発性半導体記
憶装置の選択トランジスタ部の断面図。
憶装置の選択トランジスタ部の断面図。
【図９】本発明の第６の実施例に係る不揮発性半導体記
憶装置の選択トランジスタ部の断面図。
憶装置の選択トランジスタ部の断面図。
【図１０】本発明の第７の実施例に係る不揮発性半導体
記憶装置の選択トランジスタ部の断面図。
記憶装置の選択トランジスタ部の断面図。
【図１１】本発明の第８の実施例に係る不揮発性半導体
記憶装置の選択トランジスタ部の断面図。
記憶装置の選択トランジスタ部の断面図。
【図１２】本発明の第９の実施例に係る不揮発性半導体
記憶装置の選択トランジスタ部の断面図。
記憶装置の選択トランジスタ部の断面図。
【図１３】本発明の第１０の実施例に係る不揮発性半導
体記憶装置の選択トランジスタ部の断面図。
体記憶装置の選択トランジスタ部の断面図。
【図１４】本発明の第１１の実施例に係る不揮発性半導
体記憶装置の選択トランジスタ部の断面図。
体記憶装置の選択トランジスタ部の断面図。
【図１５】本発明の第１２の実施例に係る不揮発性半導
体記憶装置の選択トランジスタ部の断面図。
体記憶装置の選択トランジスタ部の断面図。
【図１６】本発明の第１３の実施例に係る不揮発性半導
体記憶装置の選択トランジスタ部の断面図で製造工程を
段階的に示した図。
体記憶装置の選択トランジスタ部の断面図で製造工程を
段階的に示した図。
【図１７】図１６に続く工程を段階的に示した図。
【図１８】従来例のＮＡＮＤセル型ＥＥＰＲＯＭのメモ
リセル部の平面図。
リセル部の平面図。
【図１９】図１８のＡ−Ａ’線に沿った断面図。
【図２０】図１８のＢ−Ｂ’線に沿った断面図。
【図２１】図１８のＣ−Ｃ’線に沿った断面図。
【図２２】従来技術のトレンチ分離による選択トランジ
スタ部の断面図。
スタ部の断面図。
【図２３】トレンチ分離による他の従来例ＮＡＮＤセル
型ＥＥＰＲＯＭのメモリセル部平面図。
型ＥＥＰＲＯＭのメモリセル部平面図。
【図２４】図２３のＡ−Ａ’線に沿った断面図。
【図２５】図２３のＢ−Ｂ’線に沿った断面図。
【図２６】図２３のＣ−Ｃ’線に沿った断面図。
１…ｎ型シリコン基板、２…ｐ型ウェル、７…層間絶縁
膜、８…ビット線、１０…素子分離領域、２１…ｎ+
層、３１…第１ゲート絶縁膜、４１…浮遊ゲート、５１
…第２ゲート絶縁膜、６１…選択ゲート
膜、８…ビット線、１０…素子分離領域、２１…ｎ+
層、３１…第１ゲート絶縁膜、４１…浮遊ゲート、５１
…第２ゲート絶縁膜、６１…選択ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (6)
- 【請求項１】 半導体基板上に電荷蓄積層と制御ゲート
が積層され、電荷蓄積層の電荷の授受により書き込みお
よび消去を行うメモリセルを複数個接続してなるメモリ
セルユニットが複数個配置され、隣接する少なくとも２
個のメモリセルユニットがそれぞれ複数個の選択トラン
ジスタを介して同一のデータ線に接続される構成の不揮
発性半導体記憶装置において、前記複数個の選択トラン
ジスタの少なくとも一つが電荷蓄積層と制御ゲートが積
層されてなることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 電荷蓄積層と制御ゲートが積層された選
択トランジスタがディプリーションタイプのトランジス
タであることを特徴とする請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】 半導体基板上に電荷蓄積層と制御ゲート
が積層され、電荷蓄積層の電荷の授受により書き込みお
よび消去を行うメモリセルを複数個接続してなるメモリ
セルユニットが複数個配置され、少なくとも２個のメモ
リセルユニットがそれぞれ複数個の選択トランジスタを
介して同一データ線に接続される構成の不揮発性半導体
記憶装置において、前記複数個の選択トランジスタの少
なくとも一つは、他の選択トランジスタのゲート絶縁膜
より厚いゲート絶縁膜を有することを特徴とする不揮発
性半導体記憶装置。 - 【請求項４】 他の選択ゲートより厚いゲート絶縁膜を
有する選択トランジスタがディプリーションタイプのト
ランジスタであることを特徴とする請求項３記載の半導
体記憶装置。 - 【請求項５】 半導体基板上に電荷蓄積層と制御ゲート
が積層され、電荷蓄積層の電荷の授受により書き込みお
よび消去を行うメモリセルを複数個接続してなるメモリ
セルユニットが複数個配置され、少なくとも２個のメモ
リセルユニットがそれぞれ複数個の選択トランジスタを
介して同一のデータ線に接続される構成の不揮発性半導
体記憶装置において、前記複数個の選択トランジスタの
少なくとも一つは、基板中のソースおよびドレインと同
一導電型の層を有し、前記ソースおよびドレインと電気
的に接続されていることを特徴とする不揮発性半導体記
憶装置。 - 【請求項６】 前記複数個の選択トランジスタの少なく
とも一つはゲート絶縁膜直下にソース・ドレインと逆導
電型層を有し、その下にソース・ドレインと接続される
同一導電型層を有していることを特徴とする請求項５の
不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19576794A JP3238576B2 (ja) | 1994-08-19 | 1994-08-19 | 不揮発性半導体記憶装置 |
| US08/516,924 US5698879A (en) | 1994-08-19 | 1995-08-18 | Nonvolatile semiconductor memory device |
| KR1019950025548A KR100197762B1 (ko) | 1994-08-19 | 1995-08-19 | 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19576794A JP3238576B2 (ja) | 1994-08-19 | 1994-08-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864699A true JPH0864699A (ja) | 1996-03-08 |
| JP3238576B2 JP3238576B2 (ja) | 2001-12-17 |
Family
ID=16346628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19576794A Expired - Fee Related JP3238576B2 (ja) | 1994-08-19 | 1994-08-19 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5698879A (ja) |
| JP (1) | JP3238576B2 (ja) |
| KR (1) | KR100197762B1 (ja) |
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|---|---|---|---|---|
| JP2006041174A (ja) * | 2004-07-27 | 2006-02-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7115474B2 (en) | 2000-03-28 | 2006-10-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and method of manufacturing the same |
| JP2008218569A (ja) * | 2007-03-01 | 2008-09-18 | Toshiba Corp | 半導体記憶装置 |
| US7498630B2 (en) | 2003-02-05 | 2009-03-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US7616491B2 (en) | 2006-04-24 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device improved in data writing |
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|---|---|---|---|---|
| JP3469362B2 (ja) * | 1994-08-31 | 2003-11-25 | 株式会社東芝 | 半導体記憶装置 |
| US5912489A (en) * | 1996-06-18 | 1999-06-15 | Advanced Micro Devices, Inc. | Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory |
| US5866928A (en) * | 1996-07-16 | 1999-02-02 | Micron Technology, Inc. | Single digit line with cell contact interconnect |
| JP3967409B2 (ja) * | 1996-12-26 | 2007-08-29 | 株式会社東芝 | 半導体集積回路装置 |
| JPH10189920A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP3354418B2 (ja) * | 1997-01-20 | 2002-12-09 | 株式会社東芝 | 半導体記憶装置 |
| JP4330670B2 (ja) * | 1997-06-06 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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