KR100665413B1 - 반도체 디바이스 - Google Patents

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KR100665413B1
KR100665413B1 KR1020007013483A KR20007013483A KR100665413B1 KR 100665413 B1 KR100665413 B1 KR 100665413B1 KR 1020007013483 A KR1020007013483 A KR 1020007013483A KR 20007013483 A KR20007013483 A KR 20007013483A KR 100665413 B1 KR100665413 B1 KR 100665413B1
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슈로데르한스유
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

제어 게이트가 플로팅 게이트의 상부상의 도전성 다중층에 의해 형성되는 통상적인 EPROM 프로세스에 있어서, 두 개의 다중층이 제공된다. 본 발명에 따른 EPROM 셀은 제 1 도전형의 표면 영역(2)에 제공된 제 2 도전형의 웰(10)에 의해 형성된 제어 게이트를 포함한다. 플로팅 게이트(9)는 웰 위로 연장하며 얇은 게이트 산화물(11)에 의해 상기 웰로부터 조작된다(operate). 웰(10)은 플로팅 게이트(9)에 대해 자기-정렬된 제 2 도전형의 컨택트 영역(14)을 구비한다. 따라서, EPROM 프로세스는 단일 다중층만을 필요로 한다. 제어 게이트를 형성하는 웰은 다중층의 증착 전에 제공될 수 있다는 사실로 인해, EPROM 프로세스는 표준 CMOS 프로세스와 호환 가능하다. 또한, 웰은 제 1 도전형의 영역에 제약을 받지 않으므로, 디바이스는 래치-업(latch-up)으로부터 자유롭다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE COMPRISING A NON-VOLATILE MEMORY CELL}
[발명의 상세한 설명]
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 플로팅 게이트를 갖는 전계 효과 트랜지스터의 형태의 비-휘발성 메모리 소자가 표면에 제공되는 반도체 바디를 포함하는 반도체 디바이스에 관한 것으로, 반도체 바디는 표면상에 인접하는 제 1 도전형의 표면 영역을 포함하고, 표면 영역에는 반대인 즉, 제 2 도전형의 2개의 표면 영역이 제공되며, 이는 소스 영역 및 드레인 영역을 형성하고 제 1 도전형의 중간 채널 영역에(an intermediate channel region) 의해 서로 분리되며, 플로팅 게이트는 전기 절연층에 의해 채널 영역으로부터 전기적으로 절연되고 또한 전기 절연층 및 제 2 도전형의 제 3 표면 영역 위로 연장하는 도전층의 형태로 채널 영역 위에 배치되며 - 이하 웰이라 함 -, 이 웰은 표면으로부터 트랜지스터의 소스 및 드레인보다 더 깊이 반도체 바디로 연장하고 또한 전기 절연층을 통해 플로팅 게이트에 용량성 결합되며, 웰은 제 2 도전형의 제 4 표면 영역을 포함하는 접속부 - 이하 접속 영역이라 함 - 를 구비하고, 이 접속 영역은 제 2 도전형의 웰 내에 배치되며, 웰 보다 도핑 농도가 더 높다. 이러한 디바이스는, 특히, 오사키(Ohsaki)에 의한 미국 특허 US-A 5,465,231에 공지되어 있다.
다수의 유사한 셀과 함께, 전술된 타입의 메모리 셀은 플로팅 게이트상에서 전하(electric charge) 형태로 디지털 데이터를 저장하는 메모리부를 형성할 수 있다. 개별적으로 또는 소량의 다른 셀과 함께, 셀은 예를 들면 오프셋 보상(offset compensation)용으로 또한 사용될 수 있다.
통상적인 실시예에 있어서, 제어 게이트는 플로팅 게이트 위에 제공되고 게이트간 유전층(inter-gate dielectric layer)에 의해 플로팅 게이트로부터 전기적으로 절연되는 도전층에 의해 형성된다. 일반적으로, 플로팅 게이트 및 제어 게이트 둘 다 다결정, 도핑 실리콘(다중)으로 이루어지므로, 프로세스는 적어도 두개의 다중층을 포함한다. 다중층을 갖는 메모리 셀이 종종 바람직할 수 있는데, 이는 특히, 표준 CMOS 프로세스에서는 오직 1개의 다중층만이 사용될 수 있기 때문이다. 이러한 셀은, 특히 위의 오사키에 의한 특허에서 제안된다. 이 특허에 기술된 셀은 플로팅 게이트를 갖는 NMOS 트랜지스터를 포함하며, 여기에서 n웰은 제어 게이트가 p형 실리콘 내에서 트래지스터에 인접해서 제공되도록 하는 역할을 수행한다. 플로팅 게이트는 n-웰위로 연장하며 이와 함께 용량적으로 결합된다. n-웰에 강도핑 n형 컨택트 영역을 가지는 전기 접속이 제공되며, 이는 웰에 제공되어 절적한 전압을 웰 및 이후 플로팅 게이트에 도포하는 역할을 수행한다. 컨택트 영역은 웰의 가장자리에 위치한다. n-웰에서, 플로팅 게이트에 인접해서, 두개의 p형 영역이 게이트의 측면 한편에 제공되며(표면에 대해 횡단 방향으로부터 봐서), n형 컨택트 영역에 도전적으로 접속된다. p형 영역 및 플로팅 게이트는 n-MOS 메모리 트랜지스터의 플로팅 게이트에 접속되는 P-MOS 트랜지스터의 게이트 및 n-웰에 접속되는 P-MOS 트랜지스터의 소스 및 드레인을 형성한다. 기록 또는 프로그래밍하는 동안, 포지티브 전압이 n-웰에 인가되며, 이로 인해 p형 반전 채널(inversion channel)이 p-MOS 트랜지스터의 채널 영역에 형성된다. 동시에 플로팅 게이트의 전위가 증가하므로, 또한 n-MOS 트랜지스터에서 반전 채널이 유도된다. 플로팅 게이트의 전위는 게이트와 p형 채널 사이의 캐패시턴스에 대한 게이트와 메모리 트랜지스터 내의 n형 채널 사이의 캐피시턴스의 비율에 의해 결정되므로, n-웰 내에 p형 반전 채널의 형성은 바람직하다. 이 디바이스의 단점은 셀이 비교적 많은 공간을 차지한다는 데 있다. 부가적으로, 컴퓨터 시뮬레이션에 의하면, n-웰 내의 p형 반전 층의 전위와, 이로 인한 플로팅 게이트의 전위가 채널 및 n형 컨택트 영역 사이의 거리에 따라 다르다는 것을 보여준다. 부가적으로, 웰 내의 p형 영역 내에 존재함으로써, 비교적 높은 기록 전압에서, 래치-업 문제(latch-up problems)를 발생시킬 수 있는 기생 pnpn 구조가 형성된다.
본 발명의 목적은 그 중에서도 특히, 이들 결점이 적어도 실질적으로 제거되는 비-휘발성의, 단층(one-layer)의 폴리 셀을 제공하는데 있다.
이를 달성하기 위해, 도입부에서 기술된 타입의 반도체 바디는 본 발명에 따라 접속 영역 및 플로팅 게이트는 정렬 상태에 있고, 표면상으로부터 봐서, 웰 중 플로팅 게이트에 인접해서 위치되는 부분은 제 2 도전형인 것을 특징으로 한다. 특히, 본 발명은 열평형(thermal equilibrium) 상태에서 n-웰의 도핑이 비교적 낮기 때문에, 웰 내에 존재하는 홀의 수는 메모리 셀을 프로그래밍하기에 충분한 정도로 높은 레이트에서 게이트 아래의 p형 반전 층을 형성하기에 이미 충분한 갯수에 이미 이르러 있다고 하는 현실화에 기초한다. 이 때문에, 기존의 디바이스의 게이트에 인접해서 형성된 p형 영역은 n-웰과 같은 도전형인 n형 영역으로 치환될 수 있으며, 따라서 n형 영역을 결과적으로 n-웰용 접속부로서 이용될 수 있다. p형 영역이 반드시 필요한 것은 아니므로, 또한 래치-업의 위험이 상당히 감소된다. 부가적으로, n형 접속 영역이 게이트에 인접해서 제공될 수 있으므로, 게이트 아래의 표면 전위가 항상 적절히 규정되어 플로팅 게이트 및 접속 영역 사이의 거리에 더 이상 의존하지 않는다.
바람직한 실시예가 아래 청구항에 기술된다.
[도면의 간단한 설명]
도 1은 본 발명에 따른 반도체 디바이스의 개략적인, 평면도,
도 2a는 Ⅱa-Ⅱa 라인에 의해 취해진 본 반도체 디바이스의 단면도,
도 2b는 Ⅱb-Ⅱb 라인에 의해 취해진 이 디바이스의 단면도,
도 3은 임계 전압 및 n-웰에 인가된 전압의 변화간의 관계를 도시하는 도면.
[발명의 구성]
도면은 단일 비-휘발성 메모리 셀을 도시한다. 다수의 다른 유사한 셀과 함께, 비-휘발성, 프로그램가능한 메모리부를 형성하기 위해 이 셀은 열(워드) 및 행 매트릭스로 배치될 수 있다. 다른 실시예에서, 이 셀은 예를 들면, 아날로그 애플리케이션용 집적 회로에서 오프셋 보상(offset compensation)을 위한 프로그램가능한 소자로서 사용된다.
디바이스는 표면(3)에 인접하는 제 1 도전형 - 본 실시예에서는 p형 임 - 의 표면 영역(2)을 가지는 예를 들면, 실리콘으로 이루어진 반도체 바디(1)를 포함한다. 여기에서, 표면 영역(2)은 p형 기판상에 에피텍셜적으로 층착되는 층에 의해 형성된다. 본 실시예에서, 층(2) 및 기판(3)의 도핑 농도는 독자적으로 선택될 수 있다. 물론, 이와 달리, 상이한 구조, 예를 들면 반도체 바디가 일정하게 도핑된 기판에 의해 배타적으로 형성되는 구조로 갖는 반도체 바디를 사용하는 것이 또한 가능하다. 메모리 소자의 경우, p형 웰(4)은 본 실시예에서 p형의 에피 층(2)위에 추가적으로 형성된다. 그러나, 본 발명은 또한 웰(4)을 포함하지 않는 실시예에서도 유익하게 사용할 수 있다. 메모리 소자는 n형 소스(5) 및 n형 드레인(6)을 포함하는 전계 효과 트랜지스터에 의해 형성되며, 이는 p형 웰(4)에서 강 도핑된 표면 영역으로서 제공된다. 소스 및 드레인 사이에 형성되고 얇은 유전층(8), 본 실시예에서는 실리콘 산화물에 의해 전기적으로 절연된 채널 영역(7) 위에, 전기 절연 재료에 의해 전체적으로 둘러싸인 플로팅 게이트(9)가 제공된다. 플로팅 게이트(9)는 표면을 지나서 이 예에서는 본 실시예에서는 n형인 제 2 도전형의 제 3 표면 영역(10) 위로 연장하며, 표면으로부터 소스 및 드레인 영역(5,6)보다 더 깊이 반도체 바디내로 연장하며, 이하 n-웰이라고 불린다. n-웰은 얇은 유전층(11)에 의해 플로팅 게이트(9)로부터 분리되며 층(11)을 통하여 게이트(9)에 강하게 용량성 결합된다. 게이트(9)의 전위를 제어하기 위해, 비아 컨택트(via contact:13) 및 n-웰(10)에서 강 도핑된 n형 접속 영역(14)이 n-웰과 접속되는 전기 접속부(12)가 n-웰(10)에 제공된다. 본 발명에 따르면, 접속 영역 및 게이트(9)는 정렬상태에 있으며, n-웰 중 (표면상으로부터 봐서) 적어도 게이트(9)에 인접해서 위치되는 부분은 완전히 n형으로 이루어진다. 본 실시예에서, 접속부(14)는 게이트에 대해 자기 정렬되도록 소스 및 드레인과 동일한 방식으로 게이트(9)의 양측 상에 위치하는 2개의 서브-영역(14a,14b)을 포함한다. 기존의 디바이스에 비해, 게이트로부터 소정의 거리에, 부가적인 컨택트 영역이 요구되지 않으므로, 공간이 절약된다. n-웰(10)에 p형 영역이 존재하지 않으므로, n-웰(10)과 p-웰(4) 사이 어느 한편에도 측방향 pnpn 구조가 존재하지 않으며, 따라서 또한 래치-업(latch-up)의 위험이 감소된다. 부가적으로, 접속 영역(14)이 게이트에 대해 자기-정렬 방식으로 제공되므로, 플로팅 게이트(9) 아래의 n-웰에서의 접속 영역(14) 및 영역(15) 사이의 거리 및 이로 이한 영역(15)에서의 표면 전위가 적절히 규정된다. 비-휘발성 메모리 셀의 제어 게이트가 n-웰에 의해 형성되고, 부가적으로 표준 CMOS 프로세스에서, 이러한 셀은 다중층이 증착되기 전에 형성되므로, 디바이스는 표준 1층 폴리-CMOS 공정(standard one-layer poly-CMOS process)을 이용하여 제조될 수 있다. 반도체 바디(1)의 활성 영역에 n-웰(10) 및 p-웰(4)이 제공되며, 이는 예를 들면 얇은 필드 산화물 또는 얕은 트렌치 절연부의 패턴(16)에 의해 규정된다. n-웰에서의 활성 영역은 트랜지스터의 활성 영역보다 더 넓은 폭을 가지므로, 게이트(9)와 n-웰 사이의 캐패시턴스는 p-웰의 게이트(9) 및 채널 영역(7)사이의 캐패시턴스보다 크다. 플로팅 게이트 트랜지스터의 소스(5)는 컨택트(17) 및 도전체(18)를 통해 기준 전압, 예를 들면 접지 전위에 있는 노드에 접속된다. 메모리부 경우에, 이 트랜지스터의 드레인은 컨택트(19)를 통하여 비트 라인(이러한 경우에, 도전체(12)가 워드 라인을 형성함)을 형성하는 도전체(20)에 접속된다. 본 실시예에서, 게이트(9)는 일정한 폭의 폴리 스트립에 의해 나타내진다는 것에 유의하여야 한다. 물론, 이것이 반드시 필요한 것은 아니다. 원한다면, 폴리 스트립은 예를 들면, 한편으로는 게이트의 캐패시턴스와 또 한편으로는 p-웰 및 n-웰 사이의 비교적 만족할 만한 비를 획득하기 위해 p-웰 위보다 n-웰 위에서 보다 큰 폭을 가질 수 있다. 이 셀은 다음 방식으로 동작될 수 있다.
기록(writing): 프로그래밍하기 위해, 핫 전자에 의한 주입이 이용될 수 있다. 이를 위해, 펄스 형태의 고 포지티브 전압은 워드 라인(12)을 통해 n-웰에 도포된다. 용량성 결합으로 인해 이 전압의 일부가 플로팅 게이트에 전송되므로, n형 채널은 트랜지스터의 채널 영역(7)에 유입된다. 소스(5) 및 p-웰(4)은 접지되지만, 드레인(6)에는 포지티브 전압이 인가된다. 드레인 전압의 값은 핫 전자를 형성할 만큼 충분히 높아야 한다. 드레인 전류로 인해 핫 전자가 결과적으로, 네거티브로 충전되는 플로팅 게이트(9) 상에 주입되므로, 비-휘발성 메모리 셀의 임계 전압은 증가한다. 도 3에서, 임계 전압의 변화(ㅿV)(수직축)는 특정 실시예에 관한 n-웰상의 전압 펄스(V)(수평축)의 함수로서 도시된다. 라인(22)의 경우에, 드레인 전압은 3V이고, 라인(23)의 경우에는 드레인 전압이 4V이다. 2V의 드레인 전압에서, 실질적으로 나타내진 임계 전압은 어떠한 변화도 없다. 모든 경우에, 기록 시간은 대략 10ms이다. 도 3은 예를 들면, 워드 라인 상에서 4V의 드레인 전압 및 7V의 전압에서 양호한 기록 조건이 획득될 수 있다는 것을 도시한다.
판독(reading) : 판독을 위해, 프로그램된 셀의 임계값과 대략 1V인 초기 임계값의 거의 중간값인 전압이 워드 라인(12)에 인가된다. 예를 들면 0.15V의 낮은 포지티브 전압이 드레인에 인가된다(소스가 접지된 경우). 저장된 정보에 따라, 트랜지스터는 도통 상태(conducting)에 있거나 또는 비-도통 상태(non-conducting)에 있다.
소거(erasing) : 셀은 다양한 방법으로 소거될 수 있다. 관련 실시예에서, UV 조사(UV radiation)에 노출됨으로써 만족할만한 방법이 획득된다. 그러나, 예를 들면 전기적 소거 그 자체로 알려진 다른 소거 방법이 또한 사용될 수 있다.
본 발명은 본 명세서에 주어진 실시예에 국한되지 않으며 본 발명의 범주내에서 다양한 변경이 가능하다는 것은 당업자에게는 자명할 것이다. 예를 들면, 본 명세서에서 주어진 실시예에서, 도전형은 반전될 수 있다. 프로그램밍하기 위해, 파울러-노드하임 터널 효과(Fowler-Nordheim tunnel effect)가 이용될 수 있다. 부가적으로, 디바이스는 UV 조사에 노출되기 보다는 전기적으로 소거될 수 있다.
[발명의 효과]
본원의 반도체 디바이스는, 종래 디바이스와 비교하여, 게이트로부터 소정의 거리에 부가적인 컨택트 영역이 요구되지 않으므로 공간이 절약된다.
또한, n-형 웰에 p 형 영역이 존재하지 않으므로, 래치-업의 위험을 감소시킨다.
또한 접속 영역이 게이트에 대해 자기-정렬 방식으로 제공되므로, 플로팅 게이트 아래의 표면 전위를 적절하게 규정할 수 있다.

Claims (4)

  1. 플로팅 게이트를 구비한 전계 효과 트랜지스터 형태인 비-휘발성 메모리 소자가 표면에 제공되는 반도체 바디를 포함하는 반도체 디바이스에 있어서,
    상기 반도체 바디는 상기 표면 상에 인접하는 제 1 도전형의 표면 영역을 포함하고,
    상기 표면 영역에는, 반대인 즉, 제 2 도전형인 2개의 표면 영역이 제공되며 - 상기 2개의 표면 영역은 소스 영역 및 드레인 영역을 형성하고, 제 1 도전형의 중간 채널 영역에 의해 서로 분리됨 - ,
    상기 플로팅 게이트는 전기 절연층에 의해 상기 채널 영역으로부터 전기적으로 절연되는 도전층의 형태로 상기 채널 영역 위에 배치되고, 상기 전기 절연층 및 상기 제 2 도전형의 제 3 표면 영역-이하 웰이라 함- 위에서 연장하며,
    상기 웰은 상기 표면으로부터 상기 트랜지스터의 상기 소스 및 드레인보다 더 깊이 상기 반도체 바디로 연장하고 또한 상기 전기 절연층을 통해 상기 플로팅 게이트에 용량성 결합되며,
    상기 웰은 상기 제 2 도전형의 제 4 표면 영역을 포함하는 접속부 - 이하 접속 영역이라 함 - 를 구비하고,
    상기 접속 영역은 상기 제 2 도전형의 웰 내에 배치되며, 상기 웰 보다 도핑 농도가 더 높으며,
    상기 접속 영역과 상기 플로팅 게이트는 정렬 상태에 있으며, 상기 웰 중 상기 표면상에서 봤을 때 상기 플로팅 게이트에 인접해서 위치되는 부분은 완전히 제 2 도전형이 되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 접속 영역은 상기 플로팅 게이트의 2개의 대향 측부 즉, 상기 표면상에서 보았을 때 상기 웰 중 상기 플로팅 게이트에 인접하는 부분 상으로 연장하는 두 서브-영역을 포함하는
    반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플로팅 게이트와 상기 웰 사이의 유전층의 두께는 상기 트랜지스터의 상기 채널 영역 위의 유전층의 두께와 동일한
    반도체 디바이스.
  4. 제 2 항에 있어서,
    상기 웰은 유전층 중 비교적 두께가 두꺼운 부분으로 덮힌 주변부(a peripheral portion) 및 상기 유전층 중 비교적 두께가 얇은 부분으로 덮힌 중앙부(a central portion)를 포함하며,
    상기 플로팅 게이트 및 상기 플로팅 게이트의 양측상에 위치된 상기 접속 영역의 상기 서브-영역은 상기 웰의 상기 중앙부의 전체 폭을 횡단하여 연장하는
    반도체 디바이스.
KR1020007013483A 1999-03-31 2000-03-09 반도체 디바이스 KR100665413B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965142B2 (en) 1995-03-07 2005-11-15 Impinj, Inc. Floating-gate semiconductor structures
US6664909B1 (en) 2001-08-13 2003-12-16 Impinj, Inc. Method and apparatus for trimming high-resolution digital-to-analog converter
DE10154392A1 (de) * 2001-11-06 2003-05-15 Philips Corp Intellectual Pty Ladungsdetektor-Halbleiterbauelement, System aus einem Ladungsdetektor-Halbleiterbauelement und einem Referenz-Halbleiterbauelement, Wafer, Verwendung eines Wafers und Verfahren zur qualitativen und quantitativen Messung einer Aufladung eines Wafers
FR2838554B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
FR2838563B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille
JP4881552B2 (ja) * 2004-09-09 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357280A (ja) * 1989-07-25 1991-03-12 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0471131B1 (en) * 1990-07-24 1999-02-03 STMicroelectronics S.r.l. Process for obtaining an N-channel single polysilicon level EPROM cell
JPH04155959A (ja) * 1990-10-19 1992-05-28 Nec Corp 半導体記憶装置
JP2596695B2 (ja) * 1993-05-07 1997-04-02 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｅｅｐｒｏｍ
EP0658938B1 (en) * 1993-12-15 2001-08-08 STMicroelectronics S.r.l. An integrated circuit comprising an EEPROM cell and a MOS transistor
JPH08330549A (ja) * 1995-06-01 1996-12-13 Toshiba Microelectron Corp 半導体装置の製造方法
EP0820103B1 (en) * 1996-07-18 2002-10-02 STMicroelectronics S.r.l. Single polysilicon level flash EEPROM cell and manufacturing process therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357280A (ja) * 1989-07-25 1991-03-12 Mitsubishi Electric Corp 不揮発性半導体記憶装置

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