KR100251981B1 - 비휘발성 반도체 메모리 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 211
- 229920005591 polysilicon Polymers 0.000 claims abstract description 211
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 239000011159 matrix material Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims description 62
- 239000012535 impurity Substances 0.000 claims description 34
- 230000008878 coupling Effects 0.000 claims description 25
- 238000010168 coupling process Methods 0.000 claims description 25
- 238000005859 coupling reaction Methods 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
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Abstract
본 발명의 매트릭스 형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리에 있어서, 상기 메모리셀 어레이는, 반도체 기판; 상기 반도체 기판상에 형성된 터널 산화막; 상기 터널 산화막에 형성된 부유 게이트; 상기 부유 게이트위에 형성된 제1절연막; 및 상기 제1절연막상에 형성된 제어 게이트를 포함하고, 상기 각 부유 게이트는 제1폴리실리콘막 및 제2폴리실리콘막을 포함하며, 상기 제2폴리실리콘막은 제1폴리실리콘막의 양측상에 형성되고, 제2절연막들이 상기 제1폴리실리콘막들간의 터널 산화막상에 형성되며, 상기 제2절연막은 제1폴리실리콘막보다 얇은 소정 두께를 갖고, 상기 제2폴리실리콘막은 상기 제2절연막상에 형성된다.
Description
제1a도는 종래 플래쉬 메모리의 제조공정의 제1스텝을 보인 평면도, 제1b 및 1c도는 각각 제1a도의 B-B 및 C-C선 단면도이다.
제2a도는 종래 플래쉬 메모리의 제조공정의 제2스텝을 보인 평면도, 제2b 및 2c도는 각각 제2a도의 B-B 및 C-C선 단면도이다.
제3a도는 종래 플래쉬 메모리의 제조공정의 제3스텝을 보인 평면도, 제3b 및 3c도는 각각 제3a도의 B-B 및 C-C선 단면도이다.
제4a도는 가상접지방식의 플래쉬 메모리를 보인 평면도, 제4b 및 4c도는 각각 제4a도의 B-B 및 C-C선 단면도이다.
제5a도는 본 발명에 의한 실시예 1의 비휘발성 반도체 메모리를 보인 평면도, 제5B 및 5c도는 각각 제5a도의 B-B 및 C-C선 단면도이다.
제6도는 가상접지방식의 비휘발성 반도체 메모리의 등가회로도이다.
제7도는 실시예 1에 있어서의 기입, 소거 및 독출동작의 상태를 보인 표이다.
제8a 내지 8g도는 실시예 1의 비휘발성 반도체 메모리의 제조공정의 스텝들을 보인 단면도이다.
제9도는 본 발명에 의한 분리체로서 LOCOS막을 사용한 비휘발성 반도체 메모리의 단면도이다.
제10도는 본 발명에 의한 실시예 2의 비휘발성 반도체 메모리의 단면도이다.
제11도는 실시예 2에 있어서의 기입, 소거 및 독출동작의 상태를 보인 표이다.
제12a도 내지 12e도는 실시예 2의 비휘발성 반도체 메모리의 제조공정의 스텝들을 보인 단면도이다.
제13도는 본 발명에 의한 실시예 3의 비휘발성 반도체 메모리를 보인 단면도이다.
제14a도 내지 14e도는 실시예 3의 비휘발성 반도체 메모리 제조공정의 스텝들을보인 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 터널절연막
3,8 : 폴리실리콘막 3' : 부유 게이트
5,6 : 확산층 10 : 제어 게이트
12 : 비트라인 100,200 : 메모리셀 어레이
본 발명은 부유 게이트를 갖는 비휘발성 반도체 메모리 및 이와 같은 비휘발성 반도체 메모리의 제조방법에 관한 것이다.
종래 플래쉬 메모리의 제조방법을 제1a∼1c도, 제2a∼2c도 및 제3a∼3c도를 참조하여 이하에 설명한다. 제1a도는 종래 플래쉬 메모리의 제조공정의 제1스텝을 보인 평면도, 제1b 및 1c도는 각각 제1a도의 B-B 및 C-C선 단면도이다. 제2a도는 종래 플래쉬 메모리의 제조공정의 제2스텝을 보인 평면도, 제2b 및 2c도는 각각 제2a도의 B-B 및 C-C선 단면도이다. 제3a도는 각각 제3a도의 B-B 및 C-C선 단면도이다.
우선, 제1a∼1c도를 참조하면, 메모리셀 어레이(500)의 반도체 기판(21)위에 LOCOS 산화막(33)이 형성된다. LOCOS막(33)으로 커버되지 않은 반도체 기판(21)의 부분은 활성영역(34)으로 된다.
제2a∼2c도를 참조하면, 반도체 기판(21)의 활성영역(34)위에 터널 산화막(22)이 형성되고, 부유 게이트(23)로 되는 폴리실리콘막이 상기 터널산화막(22)상에 형성되어 전체 활성영역(34)을 커버한다. 상기 LOCOS막(33)은 상기 터널산화막(22)의 두께 보다 10배 이상 두꺼우며 분리체(isolator)로 사용된다. 제2c도에 보인 바와 같이, 부유 게이트(23)는 LOCOS막(33)의 주변부와 중첩되도록 형성한다. 이에 따라, 각 부유 게이트(23)의 상면 면적은 터널산화막(22)과 접하는 면적보다 넓다. 이 구조는 결합용량 C1을 증가시키지 않고 부유 게이트와 반도체 기판간의 결합용량 C1보다 큰 부유 게이트와 제어 게이트간의 결합용량 C2를 얻을 수 있도록 한다.
다음, 제3a∼3c도를 참조하면, ONO(SiO2/SiN/SiO2)막(29)이 부유 게이트(23)를 커버하도록 형성되고 제어 게이트용 재료가 상기 기판상에 퇴적된다. 제어게이트(워드라인)의 패턴을 갖는 레지스트가 상기 퇴적된 재료위에 형성된다. 이 레지스트 패턴을 마스크로 사용하여, 제어 게이트용 재료 및 ONO막(29)을 에칭하여 부유 게이트(23) 및 제어 게이트(30)를 형성한다. 그 후, 제어 게이트(30)를 마스크로 사용하여 반도체 기판(21)에 이온을 주입하여, 소스 확산층(25a) 및 드레인 확산층(25b)를 형성한다.
상기 구조를 갖는 제1a∼1c도, 제2a∼2c도 및 제3a∼3c도에 보인 종래 비휘발성 반도체 메모리(500)의 있어서, 부유 게이트(23)와 반도체 기판(21)간의 전위차 VFG를 감소시키기 위해서는 커플링비 C2/C1, 즉 부유 게이트(23)와 반도체 기판(21)간의 결합용량 C1에 대한 부유 게이트(23)와 제어 게이트(30)간의 결합용량 C2의 비를 증가시킬 필요가 있다. 이 때, 제어 게이트(30)에 전압 VCG가 인가되고 반도체 기판(21)에 OV가 인가되면, 부유 게이트(23)와 반도체 기판(21)간의 전위차 VFG는 다음과 같이 표시된다.
VFG= VCG·C2/(C1+C2)
상기한 바와 같이, 커플링비를 증사키기기 위해 부유 게이트(23)가 LOCOS막(33)과 중첩되도록 연장된다. 이는 셀 면적을 증가시키는 문제가 있다.
두꺼운 절연막 대신 불순물 확산층을 분리체로서 사용할수도 있다. 그러나, 이 경우, 부유 게이트를 불순물 확산층과 중첩시킴으로써 부유 게이트와 제어 게이트간의 결합용량 C2를 부유 게이트와 반도체 기판간의 결합용량 C1보다 크게 할 수 없다. 따라서 이 경우에는 두꺼운 절연막이 분리체로 사용되는 경우와 달리, 커플링비를 증가시키는 것이 곤란하다.
본 발명의 비휘발성 반도체 메모리는, 매트릭스 형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하며, 이 메모리셀 어레이는, 반도체 기판; 상기 반도체 기판상에 형성된 터널 산화막; 상기 터널 산화막상에 형성된 제1폴리실리콘막들 및 상기 각각의 제1폴리실리콘막들의 양측에 형성된 제2폴리실리콘막들을 포함하는 부유 게이트; 상기 부유 게이트위에 형성된 제1절연막; 및 상기 제1절연막 상에 형성된 제어게이트를 포함하고, 상기 메모리셀 어레이는, 상기 제1폴리실리콘막들간의 터널 산화막상에 형성된 제2절연막을 더 포함하며, 상기 제2절연막은 제1폴리실리콘막보다 얇은 소정 두께를 갖고, 상기 제2폴리실리콘막은 상기 제2절연막상에 형성된다.
본 발명에 의한 비휘발성 반도체 메모리는, 매트릭스 형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하며, 이 메모리셀 어레이는, 반도체 기판; 상기 반도체 기판상에 형성된 터널 산화막; 상기 터널 산화막상에 형성된 제1폴리실리콘막 및 상기 제1폴리실리콘막상에 형성된 제3폴리실리콘막을 포함하는 부유 게이트; 상기 제1폴리실리콘막상에 형성된 제3폴리실리콘막을 포함하는 부유 게이트; 상기 부유 게이트위에 형성된 제1절연막; 및 상기 제1절연막상에 형성된 제어 게이트를 포함하고, 상기 메모리셀 어레이는, 상기 제1폴리실리콘막들간의 터널 산화막상에 형성된 제2절연막을 더 포함하며, 상기 제2절연막은 제1폴리실리콘막들과 실질적으로 동일한 두께를 갖고, 상기 제1폴리실리콘막들의 표면과 제2절연막들의 표면을 포함하는 표면이 평탄화되며, 상기 제3폴리실리콘막의 각각은 대응하는 제1폴리실리콘막 및 상기 제2절연막의 부분들을 커버하고, 상기 제3폴리실리콘막의 표면적이 제1폴리실리콘막보다 넓다.
본 발명의 1 실시예에 있어서, 상기 제2절연막은 상기 반도체 기판과 상기 부유 게이트의 대응하는 제2폴리실리콘막들간의 용량성 결합을 방지한다.
본 발명의 방법은 매트릭스형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리의 제조방법이며, 상기 메모리셀 어레이는 상기 반도체 기판상에 이 순서로 형성된 터널 산화막, 부유 게이트, 제1절연막 및 제어 게이트를 포함한다. 이 방법은, 상기 반도체 기판상에 터널 산화막을 형성하는 공정; 상기 터널 산화막상에 제1폴리실리콘을 퇴적시키고 상기 제1폴리실리콘을 포토리소그라피에 의해 소망 형상으로 패터닝하여 제1폴리실리콘막을 형성하는 공정; 상기 기판의 전체 표면에 제2절연재료를 퇴적시키고 이 퇴적된 제2절연재료를 백 에칭하여, 상기 제1폴리실리콘막간의 터널 산화막상에, 제1폴리실리콘막 보다 얇은 소정 두께를 갖는 제2절연막을 형성하는 공정; 및 상기기판의 전체 표면에 제2폴리실리콘을 퇴적시키고 이 제2폴리실리콘을 백 에칭하여 상기 제1폴리실리콘막들의 양측에 제2폴리실리콘막들을 형성하는 고정을 포함하며, 각각의 제1폴리실리콘막 및 대응하는 제2폴리실리콘막은 부유 게이트를 구성한다.
본 발명의 방법은 매트릭스형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리의 제조방법이며, 이 메모리셀 어레이는 상기 반도체 기판상에 이 순서로 형성된 터널 산화막, 부유 게이트, 제1절연막, 및 제어게이트를 포함한다. 이 방법은, 상기 반도체 기판상에 터널 산화막을 형성하는 공정; 상기 터널 산화막상에 제1폴리실리콘을 퇴적시키고 상기 제1폴리실리콘을 포토리소그라피에 의해 소망 형상으로 패터닝하여 제1폴리실리콘막을 형성하는 공정; 상기 기판의 전체 표면에 제2절연재료를 퇴적시키고 제1폴리실리콘막이 노출될 때까지 제2절연재료를 제거하고, 제2절연막을 형성하여, 제1폴리실리콘막의 표면과 제2절연막의 표면을 포함하는 표면을 평탄화하는 공정; 및 상기 기판의 전체 표면에 제3폴리실리콘을 퇴적시키고 이 제3폴리실리콘을 패터닝하여, 그 각각이 대응하는 제1폴리실리콘막을 커버하는 제3폴리실리콘막들을 형성하는 공정을 포함하며, 각 제3폴리실리콘막의 표면적은 대응하는 제1폴리실리콘막의 표면적보다 넓고, 상기 제1폴리실리콘막들 및 대응하는 제3폴리실리콘막들은 각각의 부유 게이트들을 구성한다.
본 발명의 1실시예에 있어서, 제어 게이트의 형성후, 상기 방법은 제어 게이트를 마스크로 사용하여 상기 반도체 기판에 반도체 기판과 동일한 도전형의 불순물을 주입하여 분리체로서의 불순물 확산 영역을 형성하는 공정을 더 포함한다.
본 발명의 1실시예에 있어서, 상기 방법은 제1폴리실리콘막의 패턴을 마스크로 사용하여 상기 반도체 기판에 불순물을 주입하여 소스/드레인 확산층을 형성하는 공정을 더 포함한다.
따라서, 본 발명에 의하면, 각 부유 게이트는 제1폴리실리콘막 및 제2폴리실리콘막 또는 제3폴리실리콘막을 포함한다. 소정 두께의 절연막이 반도체 기판과 제2 또는 제3폴리실리콘막간에 형성된다. 그 결과, 부유 게이트와 반도체 기판간의 결합용량이 제1폴리실리콘막에만 좌우되며, 부유 게이트의 표면적이 제1폴리실리콘막 및 제2폴리실리콘막 또는 제3폴리실리콘막을 포함하는 면적에 의해 결정된다. 이는 동일한 셀 면적에 대해 종래 얻어지는 것에 비해 제어 게이트의 용량결합비를 증가시킬 수 있도록 한다. 이는 채널폭 방향으로 부유 게이트의 분리영역과 중첩 필요성을 제거 또는 감소시킨다.
또한, 채널폭 방향으로 최소 폭을 갖는 제1폴리실리콘막의 부분들간의 좁은 공간에 제2폴리실리콘막이 형성된다. 따라서, 제2폴리실리콘막의 형성이 셀면적을 증대시키지 않는다.
이에 따라, 상기한 본 발명은 (1) 두꺼운 절연성 분리체 대신 불순물 확산영역이 분리체로 사용되더라도 셀면적을 증가시키지 않고 커플링비가 증대될 수 있는 비휘발성 반도체 메모리를 제공하고, (2) 이와 같은 비휘발성 반도체 메모리의 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
먼저, 가상접지방식의 플래쉬메모리의 구성을 설명한다.
다음 실시예들에서, 소스배선(접지배선) 및 드레인배선이 고정되지 않고 적절하게 절환되는 가상접지방식의 비휘발성메모리가 사용된다. 가상접지방식의 메모리에 대한 예로서, 제4a도 내지 4c도에 도시된 구성이 제안된다. 제4a 도는 가상접지방식의 플래쉬메모리의 메모리셀 어레이(100)의 평면도이다. 제4b도 및 4c도는 각각 제 4a도의 B-B, 및 C-C선을 따라 취해진 단면도이다.
제4a도 내지 4c도를 참조하면, 상기 메모리셀 어레이(100)는 반도체기판(101)상에 매트릭스상으로 형성된 다수의 메모리셀들(C)을 포함한다. 제4a 내지 4c도에서, 각 메모리셀들(C)은 Cim등의 개별코드로 나타낸다. 각 메모리셀들(C)반도체기판(1)상에 형성된 터널절연막(102), 및 그 터널절연막(102)상에 형성된 부유 게이트(103)를 포함한다.
ONO막(SiO2/SiN/SiO2)등으로 된 절연막(109)을 통해 부유 게이트(103)상에 제어 게이트(110)가 형성된다. 그 제어 게이트(110)는 메모리셀(C)의 채널방향(제4a도에 도시된 X방향)으로 연장되며, X방향으로 배선된 메모리셀들(C)을 접속하는 워드라인을 구성한다.
제4b도에 도시된 바와 같이, X방향으로 서로 인접한 2개의 메모리셀들(예컨대, Cim및 Cin) 사이에 불순물 확산층(105)이 형성된다. 상기 불순물 확산층(105)은 2개의 인접한 메모리셀들중 하나(예컨대, 메모리셀 Cim)의 드레인확산층 및 다른 메모리셀(예컨대, 메모리셀 Cin)의 소스확산층으로서 작용한다. 따라서, 그 불순물확산층(105)은 2개의 인접한 메모리셀들에 의해 공유된다.
Y방향으로 배선된 불순물확산층(105)은 확산층 배선들을 통해 서로 접속되며,제4a도에 도시된 바와같이 소위 매립된 비트라인(112)을 형성한다. 비트라인(112)은 선택된 메모리셀에 따라 드레인 배선 또는 소스배선으로서 작용한다.
따라서, 가상접지방식에서, 확산층(105)은 X방향으로 인접한 2개의 메모리셀들에 의해 공유되며, 하나의 메모리셀에 대한 소스 확산층 및 다른 메모리셀에 대한 드레인 확산층으로서 작용한다. 이로써, X방향으로 인접한 메모리셀들의 소스 확산층 및 드레인 확산층을 분리할 필요가 없다. Y방향으로 배선된 메모리셀들의 불순물 확산층들(105)을 접속함에 의해 비트라인(112)이 형성될 수 있다. 이로써, 각 메모리셀과 비트라인을 접속하기 위한 콘택트영역을 형성할 필요가 없고, 메모리셀 어레이(100)의 고집적화를 달성할 수 있다.
제4a도 및 4c도에 도시된 바와같이, LOCOS 산화막등의 필드 산화막(소자분리막)(113)이 Y방향으로 인접한 2개의 메모리셀들(예컨대, 메모리셀들 Cin, Cjn)사이에 형성된다.
가상접지방식과 다른 타입의 메모리셀 어레이들도, 본 발명에 따른 부유 게이트와 제2폴리실리콘막 및 반도체기판 사이에서의 용량의 발생을 차단하는 소정두께의 절연막이 형성된 것이라면 사용될 수 있다.
[실시예1]
제5a도는 본 발명에 따른 실시예 1의 비휘발성 반도체 메모리의 메모리셀 어레이(200)의 평면도이다. 제5b도 및 5c도는 각각 제5a도의 B-B 및 C-C선을 따라 취해진 단면도이다. 제5a도 내지 5c도에서, 동일 구성요소들은 제4a도 내지 4c도와 동일 도면부호로 나타낸다.
제5a도 내지 5c도를 참조하면, 이 실시예의 메모리셀 어레이(200)는 p형 반도체기판(1), 그 반도체기판(1)상에 형성된 터널절연막(2), 터널절연막(2)상에 형성된 반도체기판(1)상에 형성된 제1폴리실리콘막(3), 및 제2폴리실리콘막(8)을 포함한다. 제1 및 제2폴리실리콘막들(3,8)은 부유 게이트(3')를 구성한다.
제1 및 제2폴리실리콘막들(3,8)로 구성된 각 부유 게이트(3')를 ONO막(9)이 피복하고 있으며, 그 ONO막(9)상에 제어 게이트(10)가 형성된다. 제5a도에 도시된 바와 같이, X방향으로 배선된 모든 메모리셀들에 제어 게이트(10)가 형성되며 전기적으로 접속되어, 워드라인을 형성한다.
X방향으로 인접한 모든 2개의 메모리셀들 사이에 고농도불순물 확산층(N+)(5) 및 저농도불순물확산층(N-)(6)이 형성되며, Y방향으로 배열된 메모리셀들에 대한 확산층들이 접속되어 비트라인(12)을 형성한다.
각 메모리셀의 제1폴리실리콘막(3)은 터널절연막(2)을 통해 드레인측의 고농도불순물확산층(5)과 용량결합하며, 제1폴리실리콘막(3)은 터널절연막(2)을 통해 소스측의 저농도불순물확산층(6)과 용량결합하여, 비대칭 소스/드레인 구조를 형성한다. 터널절연막(2)은 실리콘산화막 또는 실리콘산화막과 실리콘질화막의 2층구조로 될 수 있다.
제5c도에 도시된 바와같이, p형 불순물확산층과 같은 분리층(11)이 메모리셀들 사이에 X방향으로 형성된다.
제6도의 등가회로 다이어그램에 도시된 바와같이, 메모리셀 어레이(200)는 가상접지방식을 이용하며, 비트라인들(BL)(제6도에 도시된 비트라인들 BL1-BL4)은 선택된셀들에 따라 소스 배선 또는 드레인 배선으로 기능한다.
이제 메모리셀 어레이(200)의 동작을 설명한다. 제7도는 제6도에 도시된 메모리셀(C12)이 선택된 경우에 동작조건을 나타낸다.
제6도 및 7도를 참조하면, 기입동작시에, 부의 고전압(VH1)(예컨대, -8V)이 선택된 셀(C12)에 접속된 워드라인(WL1)에 인가되고, 다른 워드라인들(WL2)에는 OV가 인가된다. 정의 소정의 전원전압(Vcc)(예컨대, 4V)이 선택된 셀(C12)의 드레인에 접속된 비트라인(BL2)에 인가되고, 다른 비트라인들(BL1,BL3,BL4)은 부유상태로 있는다. 그 결과, 선택된 셀(C12)에는 터널절연막(2)을 통해 그의 드레인(고농도불순물확산층, 5)과 부유 게이트(3') 사이에서 발생된 전계로 인한 터널전류가 흐른다. 이때 선택되지 않고(이하, "비선택 메모리"라 함) 소스측 비트라인(BL2)에 접속된 메모리셀, 예컨대 C11의 제어 게이트(10)에도 소스전압(Vcc)이 인가된다. 그러나, 소스(저농도 불순물확산층, 6)와 부유 게이트 사이에서는 터널현상이 발생되지 않는 저농도 불순물 확산층(6)이 비선택셀(C11)의 소스측에 형성되므로, 비선택셀(C11)의 소스 및 부유 게이트(3') 사이에 터널전류가 흐르지 않게 되어, 비선택셀(C11)에 데이타가 기입됨을 방지한다.
소거동작시에, 원하는 워드라인에 정의 고전압(VH2)(예컨대, 12V)이 인가되고, 비트라인 모두에 OV가 인가되어, 다수의 메모리셀들을 일시에 소거한다. 예컨대, 워드라인(WL1)에 전압(VH2)이 인가될때, 메모리셀들(C11,C12,C13)의 데이타가 소거된다. 워드라인(WL2)에 전압(VH2)이 인가될때, 메모리셀들(C21,C22,C23)의 데이타가 소거된다.
독출동작시에, 종래와 같이, 비트라인들(BL2,BL3) 사이에 흐르는 전류를 검출하도록, 워드라인(WL1)에 소정 전압(Vcc)이 인가되고, 비트라인(BL2)에 소정전압(VL)(예컨대, 1V)이 인가되며 비트라인(BL3)에 OV가 인가된다. 제7도의 표에 도시된 전압들은 VH1, VH2> VCC> VL의 관계를 가진다.
다음, 이 실시예의 비휘발성반도체 메모리의 메모리셀 어레이(200)의 제조과정을 제8a 내지 8g도를 참조하여 설명한다.
먼저, 약 8nm의 두께의 터널산화막(2)이 열산화에 의해 반도체기판(1)상에 형성된다. 다음, 제1폴리실리콘이 상기 기판의 전체 표면에 약 100-200nm의 두께로 퇴적된다. 상기 제1폴리실리콘층은 포토리소그라피법에 의해 포토레지스트(4)를 이용하여 패터닝되어 채널폭방향으로 연장하는 스트라이프 형상의 부유 게이트를 구성하는 제1폴리실리콘막(3)을 형성한다.
그후, 포토레지스트(4)의 패턴과 제1폴리실리콘막(3)을 마스크로 이용하여 비트라인으로 되는 고농도 불순물확산층(5)을 형성하도록, 가속에너지를 70KeV, 도즈량을 1x1015/㎠으로 하여 반도체 기판(1)의 법선에서 7°의 각도로 경사지게 비소(As)이온을 반도체기판(1)에 주입한다.(제8b도).
포토레지스트(4)가 제거된후, 제1폴리실리콘막(3)의 패턴을 마스크로 이용하여 저농도 불순물확산층(6)을 형성하도록, 가속에너지를 50KeV, 도즈량을 3x1013/㎠으로 하여 인(P)이온을 반도체기판(1)에 주입한다. 그후, 상기 기판이 질소분위기에서 900℃에서 10분간 열처리되어, DDD구조의 드레인확산층 및 LDD구조의 소스확산층이 형성된다(제8d도).
다음 CVD법에 의해 절연재료가 퇴적되어 제1폴리실리콘막(3)을 피복하고 에치백함으로써, 제1폴리실리콘막들(3) 사이에 터널절연막(2)보다 5-10배 더 두꺼운 두께로 절연막(7)이 형성된다. 이 절연막(7)은 후공정에서 형성될 제2폴리실리콘막(8)(부유 게이트 부분)과 반도체기판(1) 사이에서 결합용량이 발생됨을 방지하는 작용을 한다. 즉, 비교적 두꺼운 절연막(7)이 형성된 부분은 부유 게이트(3')와 반도체기판(1)의 용량결합에 기여하지 않는다(제8e도).
다음, 상기 기판의 전체 표면에 제2폴리실리콘을 퇴적하여 에치백함으로써, 서로 전기적으로 접속되는 방식으로 제1폴리실리콘막들(3)의 측면들에 제2폴리실리콘막들(8)을 형성한다. 그후, ONO막(9)이 상기 기판상에 형성된다(제 8f도).
이어서, 상기 ONO막(9)상에 제4폴리실리콘막이 형성된다. 포토리소그라피법에 의해 제4폴리실리콘막, ONO막(9), 제1 및 제2폴리실리콘막(3,8)을 패터닝함에 의해, 제어 게이트(10), 절연막(9), 및 부유 게이트(3')가 형성된다(제 8g도). 각 메모리셀들의 제어 게이트(10)는 X방향으로 연속적으로 형성되어, 하나의 워드라인을 형성한다.
이와 다르게, 제어 게이트(10)(즉, 워드라인 WL)는 제4폴리실리콘막 및 텅스텐 실리사이드(WSi)와 같은 고융점을 가진 금속 실리사이드막을 포함하는 이층구조로 될 수 있다.
그후, 상기 워드라인을 마스크로 이용하여 40KeV의 가속에너지 및 1x1013/㎠의 도즈량으로 보론이온이 반도체기판(1)에 주입되어, 분리체로서 p형 불순물확산층(11)을 형성한다(제 5c도).
이 실시예에서, 분리는 정션분리에 의해 실행된다. 또한, 본 발명은 분리가 LOCOS막등이 두꺼운 절연막을 형성함에 의해 실행되는 경우에도 적용가능하다. 예컨대, 제9도의 메모리셀 어레이(200')에 도시된 바와같이, LOCOS막(13)은 터널절연막(2) 및 제1폴리실리콘막(3)의 형성전에 반도체기판(1)상에 형성된다.
이 실시예에서, 제1폴리실리콘막(3)과 제2폴리실리콘막(8)으로 구성된 부유 게이트(3')는 스트라이프형태로 연속으로 형성된다. 이와다르게, 그 부유 게이트들은 서로 분리되어 형성될 수 있으며, 워드라인들이 상기 부유 게이트들을 완전 피복하도록 제4폴리실리콘막이 패터닝될 수 있다.
제9도에 도시된 바와 같이 분리체로서 LOCOS막(13)을 사용하는 경우에, 부유 게이트와 LOCOS막(13)의 중첩이 최소로 되는데, 그 이유는 포토리소그라피시의 위치정합여유를 위해서만 중첩이 필요하기 때문이다.
[실시예 2]
제10도는 본 발명에 따른 실시예 2의 비휘발성 반도체 메모리의 메모리셀 어레이(300)의 단면도이다. 제10도에서, 동일 구성요소들은 제5a 내지 5c도와 동일 도면부호로 나타낸다.
제10도를 참조하면, 이 실시예의 메모리셀 어레이(300)는, 저농도 불순물확산층(6)이 형성되지 않는점을 제외하면 실시예 1의 메모리셀 어레이(200)와 동일하다.
제11도는 이 실시예의 비휘발성 반도체 메모리가 사용될때 각 동작모드의 조건들을 나타낸다. 이 조건들은 실시예 1에서와 같이 제6도의 회로 다이어그램을 참조하여 나타내진다.
제6도 및 11도를 참조하면, 기입동작시에, 메모리셀(C12)이 선택되는 경우, 고전압(VH1)(예컨대, 8V)이 선택된 셀(C12)에 접속된 워드라인(WL1)에 인가된다. 소정의 전원전압(Vcc)(예컨대, 4V)이 선택된 셀(C12)에 접속된 2개의 비트라인들중 하나(BL2)에 인가되고, 다른 비트라인(BL3)에는 OV가 인가된다. 그 결과, 채널영역에서 발생된 핫 일렉트론이 부유 게이트로 흐른다. 비선택셀들에서는, 각각의 비선택셀에 접속된 2개의 비트라인들에 전압이 인가되어 그 2개의 비트라인들이 동일전압을 가진다.
소거동작시에, 워드라인(WL1)에 부의 전압(-VH2)(예컨대, -12V)이 인가되고, 비트라인들 모두 또는 일부에 소정의 정의 전압(Vcc)(에컨대, 4V)이 인가되어, Fowler-Nordheim(FN) 터널전류가 흐를 수 있다. 따라서, 다수의 메모리셀들(블럭내의 모든 메모리셀들)의 데이타가 일시에 소거될 수 있다.
독출동작시에, 비트라인들(BL2,BL3) 사이에 흐르는 전류를 검출하도록, 선택된 셀(C12)에 접속된 워드라인(WL1)에 전압(Vcc)이 인가되고, 비트라인(BL2)에 소정전압(VL)(예컨대, 1V)이 인가되며 비트라인(BL3)에 OV가 인가된다. 비선택셀들에 접속된 비트라인들(BL1,BL4)에 있어서는, 비트라인들(BL1,BL4)에 전압이 인가되어 각각 비트라인들(BL2,BL3)과 같은 전압을 갖게된다. 제11도의 표에 도시된 전압들은 VH1, VH2> Vcc> VL의 관계를 가진다.
다음, 이 실시예의 비휘발성반도체 메모리의 제조 과정을 제12a 내지 12e도를참조하여 설명한다.
먼저, 약 8nm의 두께의 터널산화막(2)이 열산화에 의해 반도체기판(1)상에 형성된다. 다음, 제1폴리실리콘이 상기 기판의 전체 표면에 약 100-200nm의 두께로 퇴적된다. 상기 제1폴리실리콘층은 포토리소그라피법에 의해 포토레지스트(4)를 이용하여 패터닝되어 채널폭방향으로 연장하는 스트라이프 형상의 부유 게이트를 구성하는 제1폴리실리콘막(3)을 형성한다.
그후, 포토레지스트(4)의 패턴과 제1폴리실리콘막(3)을 마스크로 이용하여 비트라인으로 되는 고농도 불순물확산층(5)을 형성하도록, 가속에너지를 70KeV, 도즈량을 1x1015/㎠으로 하여 비소(As)이온을 반도체기판(1)에 주입한다(제 12a도). 그후, 포토레지스트(4)가 제거된후, 상기 기판이 질소분위기에서 900℃에서 10분간 열처리되어, 확산층이 형성된다(제 12b도).
다음 CVD법에 의해 절연재료가 퇴적되어 제1폴리실리콘막(3)을 피복하고 에치백함으로써, 제1폴리실리콘막들(3) 사이에 터널절연막(2)보다 5-10배 더 두꺼운 두께로 절연막(7)이 형성된다(제 12c도).
다음, 상기 기판의 전체 표면에 제2폴리실리콘을 퇴적하여 에치백함으로써, 서로 전기적으로 접속되는 방식으로 제1폴리실리콘막들(3)의 측면들에 제2폴리실리콘막들(8)을 형성한다. 그후, ONO막(9)이 상기 기판상에 형성된다(제 12d도).
이어서, 상기 ONO막(9)상에 제4폴리실리콘막이 형성된다. 포토리소그라피법에 의해 제4폴리실리콘막, ONO막(9), 제1 및 제2폴리실리콘막(3,8)을 패터닝함에 의해, 제어 게이트(10), 절연막(9), 및 부유 게이트(3')가 형성된다(제 12e도). 각 메모리셀들의 제어 게이트(10)는 X방향으로 연속적으로 형성되어, 하나의 워드라인을 형성한다.
이와다르게, 제어 게이트(10)(즉, 워드라인 WL)는 제4폴리실리콘막 및 텅스텐 실리사이드(WSi)와 같은 고융점을 가진 금속 실리사이드막을 포함하는 이층구조로 될 수 있다.
그후, 상기 워드라인을 마스크로 이용하여 40KeV의 가속에너지 및 1x1013/㎠의 도즈량으로 보론이온이 반도체기판(1)에 주입되어, 분리체로서 p형 불순물확산층(11)을 형성한다.
이 실시예에서도, 실시예 1과 마찬가지로 절연체로서 LOCOS막이 사용될 수 있다.
[실시예 3]
제13도는 본 발명에 따른 실시예 3의 비휘발성 반도체 메모리의 메모리셀 어레이(400)의 단면도이다. 제13도에서, 동일 구성요소들은 제5a도 내지 5c도와 동일한 도면부호로 나타낸다.
제14a 내지 14e도를 참조하여, 이 실시예의 비휘발성 반도체 메모리의 제조공정을 설명한다.
먼저, 약 8nm의 두께의 터널산화막(2)이 열산화에 의해 반도체기판(1)상에 형성된다. 다음, 제1폴리실리콘이 상기 기판의 전체 표면에 약 100-200nm의 두께로 퇴적된후, 10-20nm의 두께로 실리콘질화막이 제1폴리실리콘층상에 퇴적된다. 상기 제1폴리실리콘층은 포토리소그라피법에 의해 포토레지스트를 이용하여 패터닝되어 채널폭방향으로 연장하고 스트라이프 형상을 가지며 채널영역과 실리콘질화막(14)을 피복하는 부유 게이트를 구성하는 제1폴리실리콘막(3)을 형성한다(제 14a도).
그후, 제1폴리실리콘막(3)의 패턴과 실리콘질화막(14)을 마스크로 사용하여 비트리인으로 되는 고농도 불순물확산층(5)을 형성하도록, 가속에너지를 20-60KeV, 도즈량을 1x1015-5x1015a/㎠으로 하여 비소이온을 반도체기판(1)에 주입한다(제 14b도).
다음 CVD법에 의해 실리콘산화물등의 절연재료가 퇴적되어 제1폴리실리콘막(3)을 피복하며, 그 절연층은 제1폴리실리콘막(3)의 최상부면이 노출되어, 편평해질때까지 CMP(chemical mechanical polishing)법에 의해 에칭된다. 그 결과, 후에 형성될 확산층(5)위에 배치된 제1폴리실리콘막들(3) 사이의 공간들이 절연막(7)으로 채워진다(제 14c도). 실리콘질화막(14)은 CMP 공정의 스토퍼로서 작용한다.
다음, 상기 기판의 전체 표면에 제3폴리실리콘을 퇴적하여 패터닝함으로써, 제1폴리실리콘막(1)보다 표면적이 더 큰 제3폴리실리콘막(15)을 형성한다. 제1폴리실리콘막(1)과 제3폴리실리콘막(14)은 부유 게이트(3'')을 형성한다. 그후 ONO막(9)이 상기 기판상에 형성된다.(제 14d도).
이어서, 상기 기판의 전체표면에 제어 게이트(10)로 되는 도전층, 예컨대 제4폴리실리콘막 또는 제4폴리실리콘막과 텅스텐 실리사이드막으로 된 2층막을 퇴적한다. 상기 도전층, ONO막(9), 제3폴리실리콘막(15), 및 제1폴리실리콘막(3)이 레지스트 마스크를 이용하여 에칭되어, 워드라인들 및 부유 게이트들을 형성한다(제 14e도). 그후, 상기 워드라인을 마스크로 이용하여 20-40KeV의 가속에너지 및 1x1013-3x1013/㎠의 도즈량으로 보론이온이 반도체기판(1)에 주입되어, 제5c도에 도시된 바와같이, 분리체로서 p형 불순물확산층(11)을 형성한다(제 5c도).
이 실시예에서도, 실시예 1 및 2와 마찬가지로, LOCOS막이 분리체로서 이용될 수 있다.
따라서, 본 발명에 따르면, 메모리셀들의 크기를 증대시키지 않고 결합비를 증가시킬 수 있다. 이로써, 부유 게이트에 인가되는 전압을 낮출 수 있어서, 전력소비를 절감할 수 있다.
제1폴리실리콘막들의 사이의 공간에서 부유 게이트의 채널길이방향으로 최소폭을 갖는 제2폴리실리콘막들이 제1폴리실리콘막들의 측면에 형성된다. 따라서, 부유 게이트의 채널폭방향으로 분리영역과 부유 게이트의 중첩이 요구되지 않는다. 그러므로, 셀영역이 증가하지 않는다.
제1폴리실리콘막들 사이에 CVD법에 의해 절연막들이 형성된다. 이로써, 절연막들이 산화에 의해 형성될때 발생되는 경향이 있는 제1폴리실리콘막들의 크기변동을 막을 수 있다.
실시예 3에서, 제어 게이트의 형성전에 표면이 평탄화된다. 이로써 편평한 소자 표면을 얻을 수 있다. 따라서, 워드라인 아래의 단차는 제3폴리실리콘막들의 두께만큼으로 되어, 그 워드라인들이 거의 평탄화되고, 따라서 배선저항의 증가를 방지할 수 있다.
본 발명에 따르면, 장치가 더욱 소형화된다. 소자들이 확산층에 의해 분리되기 때문에, 부유 게이트와 제어 게이트 사이의 결합용량은 부유 게이트와 분리영역을 중첩시키지 않고도 부유 게이트와 반도체기판 사이의 결합용량보다 더 크게할 수 있다. 이로써, LOCOS막이 분리체로서 사용되는 경우만큼 결합비를 증가시킬수 있다. 워드라인들 아래의 단차의 높이는 결합비를 증가시키도록 LOCOS막이 형성된 종래의 경우에 비해 감소될 수 있다. 이로써, 단차로 인한 워드라인들의 커버리지의 악화를 방지할 수 있어서, 악화된 커버리지로 인한 워드라인의 저항 증가를 방지할 수 있다.
본 발명에 따르면, 셀어레이 영역을 증가시키지 않고 자기정합적인 방식으로 N+확산비트라인들이 형성될 수 있다.
이 실시예들에서, P형 반도체기판 및 N형 확산층이 사용되고 있지만, 본 발명은 이러한 타입의 반도체기판 및 확산층들에 제한되지 않는다.
당업자들에 의해 여러가지 다른 개조가 용이하게 실시될 수 있다. 따라서, 첨부된 특허청구의 범위는 본 명세서의 설명내용으로 제한되는 것이 아니고, 더 넓게 해석되어야 한다.
Claims (18)
- 매트릭스형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리에 있어서, 상기 메모리셀 어레이는,반도체기판;상기 반도체 기판상에 형성된 터널 산화막;상기 터널 산화막상에 형성된 제1폴리실리콘막들 및 상기 각각의 제1폴리실리콘막들의 양측에 형성된 제2폴리실리콘막들을 포함하는 부유 게이트;상기 부유 게이트위에 형성된 제1절연막; 및상기 제1절연막상에 형성된 제어 게이트를 포함하고,상기 메모리셀 어레이는, 상기 제1폴리실리콘막들간의 터널 산화막상에 형성되고, 제1폴리실리콘막보다 얇은 소정 두께를 갖는 제2절연막을 더 포함하며,상기 제2폴리실리콘막은 상기 제2절연막상에 형성되며,상기 반도체 기판은 그 표면 영역내에 드레인 및 소스 확산영역을 가지며, 상기 드레인 및 소스 확산영역 각각은 각 부유 게이트에 대한 제1폴리실리콘막의 에지 및 상기 제2폴리실리콘막 아래에 위치하는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 제1항에 있어서, 상기 제2절연막은 상기 반도체 기판과 상기 부유 게이트의 대응하는 제2폴리실리콘막들간의 용량성 결합을 방지하는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 매트릭스형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리에 있어서, 상기 메모리셀 어레이는,반도체 기판;상기 반도체 기판상에 형성된 터널 산화막;상기 터널 산화막상에 형성된 제1폴리실리콘막 및 상기 제1폴리실리콘막상에 형성된 제3폴리실리콘막을 포함하는 부유 게이트;상기 부유 게이트위에 형성된 제1절연막; 및상기 제1절연막상에 형성된 제어 게이트를 포함하며,상기 메모리셀 어레이는, 상기 제1폴리실리콘막들간의 터널 산화막상에 형성되고, 제1폴리실리콘막들과 거의 동일한 두께를 갖는 제2절연막을 더 포함하며, 이에 의해 상기 제1폴리실리콘막들의 표면과 제2절연막들의 표면을 포함하는 표면이 평탄화되고,상기 제3폴리실리콘막의 각각은 대응하는 제1폴리실리콘막 및 상기 제2절연막의 부분들을 커버하고, 상기 제3폴리실리콘막의 표면적이 제1폴리실리콘막보다 넓으며,상기 반도체 기판은 그 표면 영역내에 드레인 및 소스 확산영역을 가지며, 상기 드레인 및 소스 확산영역 각각은 각 부유 게이트에 대한 제1폴리실리콘막의 에지 및 상기 제3폴리실리콘막 아래에 위치하는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 제3항에 있어서, 상기 제2절연막은 상기 반도체 기판과 상기 부유 게이트의 대응하는 제2폴리실리콘막들간의 용량성 결합을 방지하는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 매트릭스형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하고, 이 메모리셀 어레이는 상기 반도체 기판상에 이 순서로 형성된 터널 산화막, 부유 게이트, 제1절연막, 및 제어 게이트를 구비하는, 비휘발성 반도체 메모리의 제조방법으로서, 상기 방법은,상기 반도체 기판상에 터널 산화막을 형성하는 공정;상기 터널 산화막상에 제1폴리실리콘을 퇴적시키고 상기 제1폴리실리콘을 포토리소그라피에 의해 소망 형상으로 패터닝하여 제1폴리실리콘막을 형성하는 공정;제1폴리실리콘막의 패턴을 마스크로 사용하여 상기 반도체 기판에 불순물을 주입하여 소스/드레인 확산층을 형성하는 공정;상기 기판의 전체 표면에 제2절연재료를 퇴적시키고 상기 퇴적된 제2절연재료를 백 에칭하여, 상기 제1폴리실리콘막간의 터널 산화막상에, 제1폴리실리콘막보다 얇은 소정 두께를 갖는 제2절연막을 형성하는 공정; 및상기 기판의 전체 표면에 제2폴리실리콘을 퇴적시키고 이 제2폴리실리콘을 백 에칭하여 상기 제1폴리실리콘막들간의 양측에 제2폴리실리콘막들을 형성하는 공정;을 포함하며,제1폴리실리콘막 및 대응하는 제2폴리실리콘막 각각은 부유 게이트를 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조방법.
- 제5항에 있어서, 상기 제조방법은 상기 제어 게이트의 형성후, 상기 제어게이트를 마스크로 사용하여 상기 반도체 기판에 반도체 기판과 동일한 도전형의 불순물을 주입하여 분리체(isolators)로서 불순물 확산 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조방법.
- 매트릭스형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하고, 상기 메모리셀 어레이는 상기 반도체 기판상에 이 순서로 형성된 터널 산화막, 부유게이트, 제1절연막, 및 제어 게이트를 구비하는, 비휘발성 반도체 메모리의 제조방법으로서, 상기 방법은,상기 반도체 기판상에 터널 산화막을 형성하는 공정;상기 터널 산화막상에 제1폴리실리콘을 퇴적시키고 상기 제1폴리실리콘을 포토리소그라피에 의해 소망 형상으로 패터닝하여 제1폴리실리콘막을 형성하는 공정;제1폴리실리콘막의 패턴을 마스크로 사용하여 상기 반도체 기판에 불순물을 주입하여 소스/드레인 확산층을 형성하는 공정;상기 기판의 전체 표면에 제2절연재료를 퇴적시키고 제1폴리실리콘막이 노출될때까지 제2절연재료를 제거하여 제2절연막을 형성하며, 상기 제1폴리실리콘막의 표면과 상기 제2절연막의 표면을 포함하는 표면을 평탄화하는 공정; 및상기 기판의 전체 표면에 제3폴리실리콘을 퇴적시키고 상기 제3폴리실리콘을 패터닝하여 제3폴리실리콘막들을 형성하는 공정으로, 상기 제3폴리실리콘막 각각이 대응하는 제1폴리실리콘막을 커버하고 각 제3폴리실리콘막의 표면적은 대응하는 제1폴리실리콘막의 표면적보다 넓은 공정;을 포함하며,상기 제1폴리실리콘막들 및 대응하는 제3폴리실리콘막들은 각각의 부유 게이트들을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조방법.
- 제7항에 있어서, 상기 제조방법은 상기 제어 게이트의 형성 후 상기 제어게이트를 마스크로 사용하여 상기 반도체 기판에 반도체 기판과 동일한 도전형의 불순물을 주입하여 분리체로서의 불순물 확산 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조방법.
- 매트릭스 형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리에 있어서,반도체 기판;상기 반도체 기판상에 형성된 터널 산화막;상기 터널 산화막상에 형성된 제1폴리실리콘막들 및 각각의 제1폴리실리콘막들의 양측에 형성된 제2폴리실리콘막들을 포함하는 부유 게이트;상기 기판내에 매립된 드레인 및 소스 확산영역으로, 상기 드레인 및 소스 확산영역 각각은 각각의 부유 게이트에 대한 상기 제1폴리실리콘막의 에지 및 상기 제2폴리실리콘막들 아래에 위치하는 드레인 및 소스 확산영역;상기 부유 게이트상에 형성된 제1절연막;상기 부유 게이트의 상기 제1절연막 위 및 상기 제1 및 제2 폴리실리콘막들 위에 형성된 제어 게이트;를 포함하고,상기 메모리셀 어레이는 상기 제1폴리실리콘막들간의 터널 산화막상에 형성된 제2 절연막을 더 포함하며,상기 제2절연막은 상기 제1폴리실리콘막의 최소두께보다 균일하게(uniformly) 얇은 소정 두께를 갖고, 상기 제2폴리실리콘막은 상기 제2절연막상에 형성되며,상기 제2절연막은 상기 드레인 및 소스 확산영역 위에 형성되며, 상기 제2폴리실리콘막은 상기 제2절연막과 상기 터널 산화막의 두께를 합친 두께만큼 상기 드레인 및 소스 확산영역으로부터 균일하게 이격되며, 상기 합친 두께는 상기 제1폴리실리콘막과 상기 드레인 및 소스 확산영역의 에지를 분리하는 터널 산화막의 두께보다 실질적으로 큰 비휘발성 반도체 메모리.
- 제9항에 있어서, 상기 제2절연막은 또한 인접한 메모리셀의 상기 제2폴리실리콘막을 분리하며, 상기 제2절연막은 상기 부유 게이트의 분리된 제2폴리실리콘막과 상기 반도체 기판사이의 용량성 결합을 방지하는 비휘발성 반도체 메모리.
- 매트릭스 형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리에 있어서, 상기 메모리셀은반도체 기판;상기 반도체 기판상에 형성된 터널 산화막;상기 터널 산화막상에 형성된 제1폴리실리콘막들 및 상기 각각의 제1폴리 실리콘막들의 양측에 형성된 제2폴리실리콘막들을 포함하는 부유 게이트;상기 기판내에 매립된 드레인 및 소스 확산영역으로, 상기 드레인 또는 소스확산영역 중 하나는 각각의 부유 게이트에 대해 상기 제1폴리실리콘막을 넘어 연장되는 제2폴리실리콘막의 적어도 일부 아래에 위치하는 드레인 및 소스 확산영역;상기 부유 게이트상에 형성된 제1절연막; 및상기 부유 게이트의 상기 제1절연막 위 및 상기 제1 및 제2폴리실리콘막들 위에 형성된 제어 게이트;를 포함하고,상기 메모리셀은 터널 산화막 및 인접한 제1폴리실리콘막 상에 형성된 제2절연막을 더 포함하며, 상기 제2절연막과 상기 제2폴리실리콘막은 상기 제1폴리실리콘막의 두께와 실질적으로 동일한 합쳐진 두께(combined thickness)를 가짐으로써, 상기 제어 게이트와 면하는 상기 부유 게이트의 평탄화된 상부 표면이 상기 제1폴리실리콘막과 상기 제2폴리실리콘막의 표면을 포함하며,상기 제2폴리실리콘막은 상기 제1폴리실리콘막과 상기 제2절연막의 일부를 커버하여, 상기 제2폴리실리콘막은 기판의 상기 드레인 및 소스 영역으로부터 터널 산화막과 제2절연막만큼 균일하게 분리되며,상기 제1폴리실리콘막은 상기 터널 산화막만에 의해 상기 기판으로부터 분리되는 비휘발성 반도체 메모리.
- 제11항에 있어서, 상기 제2절연막은 인접함 메모리셀의 제2폴리실리콘막을 분리하고, 상기 제2절연막은 상기 부유 게이트의 대응하는 제2폴리실리콘막과 상기 기판간의 결합을 방지하는 비휘발성 반도체 메모리.
- 매트릭스 형태로 배열된 메모리셀을 갖는 메모리셀 어레이를 포함하는 비휘발성 반도체 메모리에 있어서, 상기 메모리셀은반도체 기판;상기 반도체 기판상의 하부 절연막;상기 하부 절연막상에 상기 반도체 기판위로 형성되어 상기 반도체 기판과 제1용량을 형성하는 부유 게이트로서, 상기 부유 게이트는 상기 하부 절연막상의 중앙의 폴리실리콘막과 상기 중앙의 폴리실리콘막의 양측에 접하는 측면 폴리실리콘막을 구비하는 부유 게이트;상기 부유 게이트의 상기 중앙 및 측면의 폴리실리콘막상의 상부 절연막; 및상기 부유 게이트와의 사이에 개재된 상기 상부 절연막과 함께 상기 부유 게이트 위에 형성된 제어 게이트로서, 상기 제어 게이트는 상기 부유 게이트와 제2용량을 형성하는 제어 게이트;를 포함하며,상기 제2 용량은 상기 제1 용량보다 큰 휘발성 반도체 메모리.
- 제13항에 있어서, 상기 부유 게이트는 상기 중앙의 폴리실리콘막의 하부 표면이며, 상기 반도체 기판과 제1 용량을 형성하는 하부 표면; 및, 제어 게이트와 상기 제2용량을 형성하는 상기 중앙 및 측면 폴리실리콘막의 상부 표면의 결합된 영역인 상부 표면을 가지며, 상기 상부 표면의 면적은 상기 하부 표면의 면적보다 큰 비휘발성 반도체 메모리.
- 제14항에 있어서, 상기 반도체 기판의 표면 영역내에 형성된 소스 영역 및 드레인 영역을 더 포함하며, 상기 중앙의 폴리실리콘막의 하부 표면은 상기 소스영역의 적어도 일부 및 상기 드레인 영역의 적어도 일부를 커버하는 비휘발성 반도체 메모리.
- 제13항에 있어서, 상기 메모리셀의 채널 방향으로의 단면에서 부유 게이트는 상기 채널 방향으로의 상기 하부 표면의 너비보다 큰 채널 방향으로의 상부 표면의 너비를 갖는 비휘발성 반도체 메모리.
- 제16항에 있어서, 상기 부유 게이트의 단면은 T형상을 가지며, 상기 T형상의 다리 부분은 상기 중앙의 폴리실리콘막에 의해 형성되며, 상기 T의 날개 부분은 측면의 폴리실리콘막과 상기 중앙의 폴리실리콘막에 의해 형성된 비휘발성 반도체 메모리.
- 제13항에 있어서, 상기 하부 절연막은 터널 산화막인 비휘발성 반도체 메모리.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478295 | 1995-07-31 | ||
| JP95-194782 | 1995-07-31 | ||
| JP96-15075 | 1996-01-31 | ||
| JP01507596A JP3366173B2 (ja) | 1995-07-31 | 1996-01-31 | 不揮発性半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008627A KR970008627A (ko) | 1997-02-24 |
| KR100251981B1 true KR100251981B1 (ko) | 2000-04-15 |
Family
ID=26351156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960032514A KR100251981B1 (ko) | 1995-07-31 | 1996-07-30 | 비휘발성 반도체 메모리 및 그의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5962889A (ko) |
| EP (1) | EP0780902B1 (ko) |
| JP (1) | JP3366173B2 (ko) |
| KR (1) | KR100251981B1 (ko) |
| DE (1) | DE69631579T2 (ko) |
Families Citing this family (27)
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| JP2655124B2 (ja) * | 1995-03-06 | 1997-09-17 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1996
- 1996-01-31 JP JP01507596A patent/JP3366173B2/ja not_active Expired - Fee Related
- 1996-07-30 KR KR1019960032514A patent/KR100251981B1/ko active IP Right Grant
- 1996-07-31 DE DE69631579T patent/DE69631579T2/de not_active Expired - Lifetime
- 1996-07-31 EP EP96305665A patent/EP0780902B1/en not_active Expired - Lifetime
- 1996-07-31 US US08/690,621 patent/US5962889A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0780902B1 (en) | 2004-02-18 |
| DE69631579D1 (de) | 2004-03-25 |
| DE69631579T2 (de) | 2004-12-16 |
| JPH09102554A (ja) | 1997-04-15 |
| JP3366173B2 (ja) | 2003-01-14 |
| KR970008627A (ko) | 1997-02-24 |
| US5962889A (en) | 1999-10-05 |
| EP0780902A1 (en) | 1997-06-25 |
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