JP3733595B2 - Mos素子を含む半導体装置の製造方法 - Google Patents

Mos素子を含む半導体装置の製造方法 Download PDF

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Description

【技術分野】
本発明は半導体装置およびその製造方法に係り、特に半導体装置のソース形成領域あるいはドレイン形成領域に不純物をイオン注入する際に発生するチャージアップに起因する品質劣化を防止する技術に関する。
【背景技術】
一般に、MOS型半導体装置の製造においては、シリコン基板上にフィールド酸化膜(LOCOS膜)を形成した後、ゲート絶縁膜を形成し、さらにゲート絶縁膜上にゲート電極を積層する。その後、ソース形成領域およびドレイン形成領域にひ素やリンなどの不純物をイオン注入する工程が行われている。
また、フローティングゲート型の不揮発性半導体記憶装置が知られている。例えば、スタックト構造のMOS素子を用いた不揮発性メモリの製造においては、シリコン基板上にフィールド酸化膜(LOCOS膜)を形成した後、活性面にトンネル酸化膜およびフローティングゲートを積層し、さらにフローティングゲート上に絶縁膜を介してコントロールゲートを形成し、その後、ソースおよびドレイン形成領域にひ素などの不純物をイオン注入する工程が行われている。
上述のMOS型半導体装置、あるいはフローティングゲート型の不揮発性半導体記憶装置などの多層構造のゲート電極を有する半導体装置のいずれの場合にも、半導体基板にイオン注入する際には、ウェハ全体を覆うレジスト層を作成し、ソースあるいはドレイン形成領域に対応する注入領域部分のみを開口させておき、それ以外の部分をマスキングさせた状態で、前記開口を通じてイオン注入を行っている。
しかし、従来の製造方法では、ソースあるいはドレイン形成領域にイオン注入する際に、チャージアップによりゲート絶縁膜が劣化する問題があった。すなわち、イオン注入により電荷がレジスト層の開口縁部を介してゲート絶縁膜に流れることにより絶縁破壊を生じたり、絶縁膜中に電気的に中性な電気トラップが多量に生成されて閾値を高くしてしまう問題等が生じる。この問題は、ゲート絶縁膜が薄い場合に特に顕著となる。そして、これらの問題はイオン注入後の高温アニール処理によって回復される可能性が指摘されているものの、プロセス温度を高くすることはLSIの高性能化のための障害となってしまう。
また、スタックト構造のEPROM、EEPROM等に代表されるフラッシュメモリにおいては、イオン注入時のチャージアップによりデータ保持特性の不良(たとえば単ビットチャージロス)が発生する可能性があり、品質の信頼性が問題となっていた。すなわち、不揮発性メモリにおいては、トンネル酸化膜の寿命、つまりトンネル酸化膜が破壊に至る通過電荷量Qbdは、トンネル酸化膜の形成後の製造工程においてトンネル酸化膜を通過する電荷量Qp(Process−Induced Charge)に相当する分だけ、酸化膜の形成方法などで決定されるイントリンシックな電荷量Qiより低下していまう。その結果、前記通過電荷量Qbdの大きさが関係する不揮発性メモリの可能な書き込み/消去回数には限界があり、またデータ保持特性の劣化(単ビットチャージロス)が発生する可能性がある。
このようなイオン注入時のチャージアップに起因する品質劣化の問題に対して、ソース側のフローティングゲート側壁部分に絶縁層を形成した後にイオン注入することも提案されている(日本国特開平7−202046号公報参照)。しかし、この技術では、側壁絶縁層の形成工程を別途に行わなければならず、工程処理的に煩雑さが増大してしまう。
【発明の開示】
本発明の目的は、工程数の増大を招くことなく簡易な処理によって、イオン注入時におけるチャージアップによるゲート絶縁膜の品質劣化を生じさせることのない、データ保持特性に優れた半導体装置およびその製造方法を提供することにある。
本発明に係るMOS素子を含む半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程、このゲート絶縁膜上にゲート電極を形成する工程、およびソース形成領域およびドレイン形成領域に不純物をイオン注入する工程を含み、かつ前記ソース形成領域および前記ドレイン形成領域への不純物のイオン注入が異なるイオン注入工程を経て行われ、
前記ソース形成領域へのイオン注入工程および前記ドレイン形成領域へのイオン注入工程の少なくとも一方において、不純物の導入を阻止するために用いられるレジスト層に、前記ゲート電極と離れた位置に前記ゲート絶縁膜に到達する壁面が形成される。
また、本発明に係るMOS素子を含む半導体装置の製造方法は、以下の工程(a)ないし(h)を含む。
(a)半導体基板上にゲート絶縁膜を形成する工程、
(b)前記ゲート絶縁膜上にゲート電極を形成する工程、
(c)ソース形成領域あるいはドレイン形成領域を含む第1のイオン注入領域以外の領域をマスキングするための第1のレジスト層を形成する工程であって、前記第1のレジスト層には前記ゲート絶縁膜に到達する壁面が形成される工程、
(d)前記第1のイオン注入領域に不純物をイオン注入することによって、ソース領域あるいはドレイン領域を形成する工程、
(e)前記第1のレジスト層を除去する工程、
(f)ドレイン形成領域あるいはソース形成領域を含む第2のイオン注入領域以外の領域をマスキングするための第2のレジスト層を形成する工程、
(g)前記第2のイオン注入領域に不純物をイオン注入することによって、ドレイン領域あるいはソース領域を形成する工程、および
(h)前記第2のレジスト層を除去する工程。
これらの製造方法によれば、マスキングのためのレジスト層の一部にゲート絶縁膜に到達する壁面を形成することにより、イオン注入工程時に誘起される電荷に起因するゲート絶縁膜の劣化を防止することができる。前記壁面は、たとえばレジスト層に形成された開口部によって構成することができる。すなわち、レジスト層にたとえば開口部を設けることにより、第1に、レジスト層の表面に蓄積された電荷が前記開口部を構成する壁面を経由して基板側に流れることにより、ゲート電極直近のゲート絶縁膜に電荷が蓄積されることを抑制することができ、第2に、レジスト層の面積を前記開口部を設けない場合に比較して小さくすることができ、誘電体として機能するレジスト層の表面に蓄積する電荷の量を低減させることができる。その結果、絶縁破壊や絶縁膜中に電気的に中性な電子トラップが多量に生成されて閾値を高くしてしまうこと、ならびにトンネル酸化膜が破壊に至る通過電荷量Qbdの値を低下させること、などの、チャージアップに起因するゲート絶縁膜の劣化を防止することができる。
前記レジスト層は、各セル単位毎あるいは複数セルからなるブロック単位毎に不連続の状態で形成することができる。そして、前記レジスト層の開口部をスリット状に連続的に形成した場合には、結果的に複数に分割されたレジスト層を構成する。また、前記レジスト層の開口部は部分的に形成されていてもよい。要するに、イオン注入によるチャージアップによってゲート電極直近のゲート絶縁膜に悪影響を及ぼさないために、ゲート電極から離れた位置においてレジスト層に形成された開口部の壁面を介して電荷を移動させることができればよい。この機能を達成できれば、開口部の位置や形状は特に限定されない。また、開口部は、レジスト層の内側に形成されたものに限らず、レジスト層の外側を除去したような態様をも含む。
本発明は、前記ゲート絶縁膜の膜厚が小さいときに特に有効であって、たとえばゲート絶縁膜(ゲート酸化膜,トンネル酸化膜)が5〜15nmの膜厚を有するMOS素子に好適である。
本発明は、前記ゲート電極が単一の導電層を有する一般的なMOS素子はもちろんのこと、フローティングゲートおよびコントロールゲートを有する多層構造のゲート電極を有するMOS素子、あるいは単一の導電層からなるゲート電極を有するMOS素子と、フローティングゲートおよびコントロールゲートを含む多層構造のゲート電極を有するMOS素子とを含む半導体装置など、各種のMOS素子を含む半導体装置の製造方法に適用できる。
本発明のMOS素子を含む半導体装置は、請求項1ないし12のいずれかに記載の製造方法によって製造される。具体的には、これらの半導体装置は、半導体基板、前記半導体基板に形成された不純物拡散層からなるソース領域およびドレイン領域、前記半導体基板の表面に形成されたゲート絶縁膜、および前記ゲート絶縁膜の表面に形成されたゲート電極を含み、
前記ソース領域および前記ドレイン領域は異なるイオン注入工程によって形成された不純物拡散層からなり、前記ソース領域および前記ドレイン領域の少なくとも一方は、該ソース領域あるいはドレイン領域のほぼ全体を占める第1の不純物拡散層と、前記ゲート電極と離れた位置に部分的に存在する第2の不純物拡散層とを有する。
前記第2の不純物拡散層は、本発明の製造方法において、たとえば開口部を有するレジスト層をマスクとして用いたイオン注入工程で、前記開口部から半導体基板に不純物が導入されることによって形成されたものである。
本発明の半導体装置は、膜厚の薄いゲート絶縁膜を有するMOS素子を含む半導体装置に好適に適用でき、代表的な用途として、消去プログラム可能な読み取り専用メモリ(EPROM)、電気的消去プログラム可能な読み取り専用メモリ(EEPROM)、フラッシュEEPROM、これらの不揮発性メモリを有するエンベデット(Embedded)メモリ、PLD(Programable Logic Device)などをあげることができる。
【図面の簡単な説明】
図1A,Bは、第1の実施例において、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図および断面図である。
図2A〜Eは、第1の実施例に係る製造方法の主要工程を示す図である。
図3A,Bは、第2の実施例において、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図および断面図である。
図4A〜Eは、第2の実施の例に係る製造方法の主要工程を示す図である。
図5A,Bは、比較例としての製造方法における、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図と断面図である。
図6A〜Cは、レジスト層の態様を示す平面図である。
図7A,Bは、第3の実施例において、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図および断面図であり、図7Cは第3の実施例に係るフラッシュメモリセルの断面図である。
図8は、第4の実施例に係るフラッシュメモリセルの等価回路を示す図である。
図9は、図8に示すフラッシュメモリセルの断面図である。
図10は、図8および図9に示したフラッシュメモリセルを用いたアレイの概略図である。
図11は、図8および図9に示すフラッシュメモリセルのレイアウト図である。
図12A〜Gは、図8および図9に示すフラッシュメモリセルの製造工程を示す図である。
図13は、比較用のフラッシュメモリセルの製造工程におけるレジスト層を示す平面図である。
図14は、図8および図9に示すフラッシュメモリセルの実施例および比較例について行った各メモリセルのデータ保持特性を示すグラフである。
図15A,Bは、第5の実施例において、ソース領域にイオン注入するときのレジスト層の構成を示す平面図および断面図であり、図15Cは第5の実施例に係るフラッシュメモリセルの断面図である。
【発明を実施するための最良の形態】
(第1の実施例)
まず、本発明を単一のゲート電極からなるMOS型の半導体装置に適用した実施例につき説明する。図1AおよびBは、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図、および図1AにおけるX−X′線の断面図を示しており、図2A〜Eは本実施例に係る製造方法の主要工程を示す図である。図1A,Bは、図2Bの工程に相当する。
図2A〜Eに基づいて、製造方法を工程順に説明する。
まず、予めP型シリコン基板10上の所定領域にフィールド酸化膜12を形成し、次いでシリコン基板10の活性表面に5〜15nm程度のゲート酸化膜14を形成する。そして、ゲート酸化膜14上に多結晶シリコン層を形成し、さらにこの多結晶シリコン層上に所定のパターン形状とされたレジスト層を重ね、これをマスクとしてエッチングを施した後、レジスト層を除去することによりゲート電極20を形成する(図2A)。
このようにして、P型シリコン基板10上にセル単位毎にゲート電極20が形成され、この後に、ソース形成領域22に対するひ素(As)やリン(P)のイオン注入がなされる。このソース形成領域22に対するイオン注入の工程に先立って、少なくともソース形成領域22に対応する部分に開口領域を有する第1のレジスト層24が作成される(図2B)。
本実施例では、ソース形成領域22へのイオン注入に際して形成される第1のレジスト層24は、各セル毎に孤立したパターンとなるように形成されている。具体的には、図1A,Bに示すように、レジスト層24は、イオン注入すべきソース形成領域22が全体的に開口するように設定されるとともに、ドレイン形成領域26においては隣接するセルとの間に、ゲート絶縁膜14に到達する壁面から構成される開口部30が形成されている。つまり、このレジスト層24は、ドレイン形成領域26において、前記ゲート酸化膜14に到達する開口部30により、各セル毎にレジスト層24aおよびレジスト層24bに分割された状態で形成される。
このレジスト層24をマスクとして、不純物、例えばN型不純物としてひ素あるいはリンなどをイオン注入することにより、ソース領域22aが形成される(図2C)。そして、この工程では、同時に前記開口部30を介して不純物がシリコン基板10内に注入されるため、ソース領域22aと共にドレイン形成領域26の一部に不純物拡散層23(第2の不純物拡散層)が形成される。そして、イオン注入工程の後に前記レジスト層24が除去される。
ついで、ドレイン形成領域26に開口領域を有する第2のレジスト層32が形成される(図2D)。第2のレジスト層32を形成した後に、不純物例えばひ素またはリンなどのN型不純物をイオン注入することにより、ドレイン領域26aを形成することができる。このドレイン領域26aにおいては、図2Eで示すように、前記レジスト層24の開口部30を介してドープされた不純物拡散層23が重なった状態で形成される。その結果、ドレイン領域の拡散抵抗が低減される。そして、この不純物拡散層23は、前記ゲート電極20と十分に離れた位置に形成されることにより、トランジスタ特性に悪影響を与えることがない。
その後、前記第2のレジスト層32を除去することにより、本実施例に係る半導体装置100を形成することができる(図2E)。
この実施例によれば、ソース形成領域22にイオン注入を行う際、セル単位毎に孤立型レジスト層24(24a,24b)を形成している。従って、レジスト層をウェハ全面に連続して形成した場合に比べ、レジスト層の面積がかなり小さくなる。このため、レジスト層24上に誘起される電荷の蓄積が相対的に少なくなり、ゲート電極20直下のゲート酸化膜14に流れる電荷量を少なくすることができる。また、レジスト層24a、24bは、それぞれゲート電極20に接する縁部壁面Aと、開口部30を構成する縁部壁面Bとを有するため、電荷が集中しやすい部位が分散することになる。その結果、ゲート酸化膜14における絶縁破壊やトンネル酸化膜が破壊に至る通過電荷量Qbd(以下、「電荷量Qbd」という)の低下等の品質劣化が抑制される。また、図2Dの工程では、不純物拡散層23上にもレジスト層32を形成し、不純物拡散層23に過剰の不純物が導入されることをさけてもよい。
(レジスト層の形態例)
図6A〜Cには、ソース形成領域22へのイオン注入に際して形成される第1のレジスト層の平面パターンの例を示している。すなわち、同図Aのレジスト層24Aはゲート電極20の長手方向(Y)に連続するパターン構造である。これに対し、同図Bに示す第1のレジスト層24Bは、ゲート電極20の長手方向(Y)においてゲート酸化膜14の幅とほぼ同程度あるいはそれよりやや大きい長さに設定されている。
図6AおよびBに示すレジスト層構造は、共に開口部30を構成する縁部壁面Bでのキャパシタが小さく、イオン注入時の電荷集中の分散効果によりセル部分のゲート酸化膜あるいはトンネル酸化膜の劣化を抑制することができる。同図AおよびBを比較した場合、同図Bのレジスト層24Bは、同図Aのレジスト層24Aに比べて相対的に面積が小さくなり、誘起される電荷の蓄積量が少なくなることにより、ゲート酸化膜あるいはトンネル酸化膜の劣化を抑制する効果がより高くなる。したがって、単一セル毎に孤立型レジスト層を形成することが望ましい。また、複数セルを1ブロックとしてブロック単位のレジスト層を形成することもできる。
さらに、図6Cに示すように、第1のレジスト層24Cに形成される開口部30は、平面形状が円形や矩形などの任意の形状を有する、ドレイン領域の長手方向に対し不連続な開口部であってもよい。
レジスト層のパターンはデバイスの種類や設計事項によって各種の態様をとりうる。
(第2の実施例)
次に、本発明をスタックト構造のMOS素子を有するフラッシュメモリの製造に適した実施例につき、図面を参照して詳細に説明する。図3AおよびBは、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図および図3AのX−X′線の断面図を示しており、図4A〜Eは製造方法の主要工程を示す図である。
スタックト構造のフラッシュメモリを製造するには、図4Aに示すように、まず、予めP型シリコン基板10に対してフィールド酸化膜12を形成し、次いでシリコン基板10の活性表面に50〜120nm程度のトンネル酸化膜14aを形成する。このトンネル酸化膜14aおよび前記フィールド酸化膜12上にフローティングゲート16を形成するための第1の多結晶シリコン層を積層し、更にこの多結晶シリコン層の表面に単層の酸化膜、または酸化膜,窒化膜および酸化膜からなる3層構造の層間絶縁膜(ONO膜)18を化学気相成長法(CVD法)あるいは熱酸化法等により形成する。前記酸化膜としては、シリコン酸化膜(SiO2)、SiOFなどが、窒化膜としては、シリコン窒化膜、シリコンオキシ窒化膜などがある。
次いで、層間絶縁膜18の表面にコントロールゲート20aを形成するための第2の多結晶シリコン層を積層する。そして、所定のパターン形状とされたレジスト層を重ね、これをマスクとしてエッチングを施した後、レジスト層を除去することにより、スタックト構造のゲート電極25を形成する(図4A)。
このようにして、P型シリコン基板10上にセル単位毎に、フローティングゲート16、層間絶縁膜18、およびコントロールゲート20aからなるゲート電極25が形成される。この後に、ソース形成領域22に、ひ素(As)やリン(P)などの不純物のイオン注入が行われる。このソース形成領域22に対するイオン注入工程に先立って、少なくともソース形成領域22に対応する部分に開口領域を有する第1のレジスト層24が作成される。本実施例では、図3A,Bに示すように、このレジスト層24はセル単位毎に孤立して形成されている。
このようにレジスト層を分割して形成する理由をより明らかにするために、比較例として図5A,Bに示すイオン注入法を説明する。この比較例では、レジスト層1をウェハの全面に形成し、その後パターニングによってソース形成領域のみを開口させた構成とされ、その他の部位はイオン遮蔽膜として機能させている。この構造では、トンネル酸化膜14aおよび層間絶縁膜18により直列結合の容量を持っていることから、イオン照射の際に、大面積のレジスト層1の表面に蓄積された電荷が、レジスト層1の開口部の縁部壁面Aを通じてフローティングゲート16およびコントロールゲート20a上に蓄積されやすい状態にある。そして、この電荷がフローティングゲート16直下のトンネル酸化膜14aを流れ、トンネル酸化膜14aの電荷量Qbd値の低下もしくは絶縁破壊を引き起こす要因となる。その結果、フラッシュメモリの可能な書き込み/消去回数が減少し、またデータ保持特性が劣化し、たとえば単ビットチャージロスなどの不良を生じてしまう。
そこで、本実施例では、ソース形成領域22へのイオン注入に際して形成されるレジスト層24を各セル毎に孤立したパターンとなるように形成している。具体的には、図3A,Bに示すように、レジスト層24は、イオン注入すべきソース形成領域22が全面的に開口するように設定されるとともに、ドレイン形成領域26においては隣接するセルとの間に、トンネル酸化膜14aに達する壁面から構成されるスリット状の開口部30が形成されている。つまり、このレジスト層24は、ドレイン形成領域26において、前記トンネル酸化膜14aに到達する開口部30により、各セル毎にレジスト層24aおよびレジスト層24bが分離した状態で形成される。
前記レジスト層24(24a,24b)は、平面形状が矩形に形成され、イオン注入すべきソース形成領域22に対応する開口領域の縁部壁面Aと、トンネル酸化膜14aに接する開口部30の縁部壁面Bが平行をなし、他の一部の縁部はフィールド酸化膜12に接する形状となっている。
ついで、シリコン基板10に対して、図4Bに示すように、ソース領域の形成のためにひ素(As)あるいはリン(P)のイオン注入が行われる。注入条件は、たとえば、加速エネルギー35〜100keVでドーズ量1×1014〜5×1015/cm2である。
そして、シリコン基板10上からレジスト層24を除去した後、熱処理を行うことにより、図4Cに示すように、N型拡散層のソース領域22aが形成される。このイオン注入に際して、前記開口部30を介して不純物がシリコン基板10に導入されるので、ドレイン形成領域26にもN+型不純物拡散層23(第2の不純物拡散層)が部分的に形成される。
ついで、ドレイン形成領域26に開口領域を有する第2のレジスト層32を積層する。このレジスト層32は、前記第1の実施例と異なり、その外周がフィールド酸化膜12上まで延設されず(図4D)、外側の側壁(縁部壁面B)がソース領域22aのトンネル酸化膜14aに到達する状態で形成されている。このような第2のレジスト層32を構成する縁部壁面Bは、図4Bで示した第1のレジスト層24の開口部30の縁部壁面Bと同様な機能を達成でき、従ってトンネル酸化膜14a上に形成された第2のレジスト層32の開口部40とみなすことができる。
そして、シリコン基板10に対して、ドレイン領域26aの形成のためにひ素(As)あるいはリン(P)のイオン注入が行われる。注入条件は、たとえば、加速エネルギー35〜50keVでドーズ量1×1015〜1×1016/cm2である(図4D)。
ついで、ドレイン形成領域26へのイオン注入後、シリコン基板10上から第2のレジスト層32を除去した後、熱処理を行うことにより、図4Eに示すように、N+型拡散層のドレイン領域26aが形成される。このドレイン領域26aにおいては、前記第1のレジスト層24の開口部30を介してドープされた不純物拡散層23が重なった状態で形成される。また、ソース領域22aには、同様に第2のレジスト層32の開口部40を介してドープされた不純物拡散層22bが形成される。その結果、ドレイン領域およびソース領域の拡散抵抗が低減される。そして、この不純物拡散層23,22bは、ゲート電極25と十分に離れた位置に形成されることにより、トランジスタ特性に悪影響を与えることがない。以後の処理は従来と同様な工程を採用することができる。
図4Dの工程においては、レジスト層32をN+型不純物拡散層23上にも設置し、N-型拡散層23に過剰なイオンが注入されるのを防ぐようにしてもよい。
以上の工程により、図4Eに示すスタックト構造のMOS素子を含むフラッシュメモリなどの半導体装置200を得ることができる。
この実施例によれば、ソース形成領域22にイオン注入を行う際、セル単位毎に第1のレジスト層24を形成しており、したがってレジスト層がウェハ全面に連続しておらず、レジスト層の面積を小さく設定できる。このため、レジスト層24上に誘起される電荷の蓄積が相対的に少なくなり、フローティングゲート16直下のトンネル酸化膜14aを流れる電荷量を少なくすることができる。これによりトンネル酸化膜14aの絶縁破壊や電荷量Qbdの低下等の品質劣化が抑制される。また、第1のレジスト層24a、24bは、コントロールゲート20aに接する縁部壁面Aと、開口部30を構成する縁部壁面Bとを有するため、電荷が集中しやすい部位が分散することになる。
より詳細には、第1のレジスト層24a,24bの一方の縁部壁面Aでは、スタックト構造のゲート電極25によって直列接続型の容量となっているのに対し、他方の縁部壁面Bでは単一型の容量となるため、縁部壁面Bでの絶縁耐力は前記縁部壁面Aのそれより小さい。したがって、第1のレジスト層24a、24b上に生じた電荷は縁部壁面Aより開口部30を構成する縁部壁面Bに沿って流れやすく、フローティングゲート16直下のトンネル酸化膜14aを通過する電荷量を相対的に小さくできる。そのため、ソース形成領域22へのイオン注入に際して電荷量Qbdの低下を防止することができ、トンネル酸化膜14aの劣化を抑制できる。その結果、可能な書き込み/消去回数の向上およびデータ保持特性を良好にすることができ、フラッシュメモリの信頼性を改善できる。
以上のことは、図4Dに示す、ドレイン形成領域26へのイオン注入に用いられる第2のレジスト層32についても同様である。本実施例では、第1および第2のレジスト層について本発明の方法を適用している点で、前記第1の実施例と異なる。このように、ソース形成領域およびドレイン形成領域へのイオン注入工程で本発明の方法を適用すれば、いずれか一方の注入工程に本発明を適用した場合より確実にイオン注入に伴うチャージアップの悪影響を抑制できる。
また、本実施例で、第1の実施例と同様に、第1のレジスト層のみに開口部30を設け、第2のレジスト層に開口部を設けない構成としてもよい。すなわち、ソース領域あるいはドレイン領域の少なくとも一方を形成するときに、開口部30あるいは開口部40を設ければ電荷量Qbdの低下防止には効果がある。いずれか一方の領域を形成するときのみ開口部を設ける場合には、特に、第2の実施例のような構成で、ソース側でファウラ−ノルドハイムトンネルにより電子のやり取りをするフラッシュメモリでは、ソース領域形成時に開口部30を設けるようにしたほうがよい。そうすれば、イオン注入時のチャージアップダメージの影響からソース領域とフローティングゲート端でのトンネル酸化膜の電荷量Qbd低下が回避されるからである。
(第3の実施例)
次に、図7A〜Cに第3の実施例を示す。この実施例は、本発明を単一セル内に2個のトランジスタを有する2トランジスタフラッシュメモリセルに応用した例である。図7A,Bは、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図および断面図を示しており、図7Cはフラッシュメモリセルを示す断面図である。
このフラッシュメモリセルは、メモリトランジスタ領域34と選択トランジスタ領域36とを有する。図7A〜Cにおいて、前記第2の実施例と実質的に同一の部分には同一の符号を付して、その詳細な説明を省略する。
この実施例において、ソース形成領域22にイオン注入する場合、図7A,Bに示すように、スタックト構造のメモリトランジスタ領域34では少なくともドレイン形成領域26の一部を、選択トランジスタ領域36ではほぼ全体を、レジスト層38(38a,38b)によりマスクして行う。つまり、メモリトランジスタ領域34では孤立型レジスト層38aによって、イオン注入すべきソース形成領域22が全面的に開口するように設定されるとともに、ドレイン形成領域26においては隣接する選択トランジスタ領域36との間に形成された開口部30以外の領域がマスキングされている。そして、選択トランジスタ領域36では、前記開口部30以外の領域がレジスト層38bによってマスキングされている。
この第3の実施例においても前述した第2の実施例と同様に、イオン注入に際して、スタックト構造のメモリトランジスタ領域34におけるトンネル酸化膜14aへの電荷集中による電荷量Qbdの低下や絶縁破壊等の発生を抑制することができ、可能な書き込み/消去回数ならびにデータ保持特性などの特性を向上できる。
(第4の実施例)
次に、図7Cに示した2トランジスタフラッシュメモリセルと同様のタイプのメモリセルを用いた半導体装置について述べる。この半導体装置の主たる技術内容は、本願出願人らによって既に出願された特許協力条約に基づく国際出願(国際出願番号 PCT/US97/10448)に記載されたものである。その主要な部分を、図8〜図12を参照して以下に記載する。そして、この半導体装置の製造プロセスにおいて、後に詳述するように、本願発明の製造方法が適用され、このことによって前述したと同様の作用効果を達成できる。
図8は、本実施例によるフラッシュメモリセル400の概略図を示す。フラッシュメモリセル400は、選択トランジスタ401とメモリトランジスタ402を有している。
選択トランジスタ401はゲート電極401Aを有し、メモリトランジスタは、フローティングゲート403とコントロールゲート404を有している。この実施例において、選択トランジスタ401、すなわちN−チャンネルMOSFETは約0.7ボルトのしきい値電圧を有している。
メモリセル400をプログラムにするには、正のプログラム用高電圧Vpp、例えば12ボルト、を選択トランジスタ401のゲート電極401Aとメモリトランジスタ402のコントロールゲート404に印加し、同時にメモリトランジスタ402のソース408を接地電圧Vssに保持し、選択トランジスタ401のドレイン406に正のプログラム用パルスを印加することで達成される。例えば、約5ボルトのプログラム用パルスを、100マイクロ秒印加する。図9において、メモリトランジスタ402のドレイン領域407(選択トランジスタ401のソース領域でもある)は、基板の高濃度拡散層510によって形成される(図12Fにおいて、詳細な説明を行う)。このドレイン領域へのイオン注入は、ドレイン領域407に近いチャンネル領域511の部分の電界を強化する。これによって伝導電子を加速し、薄い酸化層を通過しフローティングゲート403へと移動する、電位エネルギ障壁を克服するに充分なほど活発な、高エネルギ電子の分布を生成する(例えばホットエロクトロン注入)。このドレイン領域を高濃度にドープするイオン注入によって、プログラムの速度が一桁増加する。記憶用トランジスタ402の幅が0.5から1.5μmであるのに比較して、選択トランジスタ401の幅は典型的に2.0から5.0μmであるので、選択トランジスタ401は、印加されたドレイン領域のパルス電圧の微小部分を使う。
メモリセル400の消去は、メモリトランジスタ402のソース領域408に正の高電圧Vppを印加し、その一方で、コントロールゲート404を接地電圧Vssに保持することによって達成される。薄膜酸化層(ゲート酸化膜)405(図9)に高電界が生成され、それによりフローティングゲート403に集まった電子が電位エネルギ障壁を克服し薄膜酸化層405を抜けて(例えば、ファウラー・ノルドハイムトンネルによって)メモリトランジスタ402のソース領域408へと移動する。消去中は、ゲート電極401Aは接地され、ドレイン領域406は浮遊状態に保たれている。
メモリトランジスタ402のソース領域408は、また基板の高濃度拡散層512により形成される(図12Eにおいて詳細説明を行う)。この基板の高濃度拡散層は、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの伝導電子の移動を著しく加速する。このようにして、消去動作中にメモリトランジスタ402はそのしきい値電圧が負となる程度まで消去がすすむ。このため、メモリトランジスタ402はコントロールゲート404によってターンオフできない。しかしながら選択トランジスタ401は、この過剰消去がセルの差動に影響を与えることを防止する。具体的に言えば、選択トランジスタの401のしきい値電圧は約0.7ボルトに維持される。
図10は、メモリセル400A−400Dを含むメモリアレイ600の概略図を示す。それぞれのメモリセルはメモリセル400(図8)と同一である。選択トランジスタ401のドレイン領域406(セル400Aと400Bのドレイン領域)は金属のドレインビットライン631に結合されており、メモリトランジスタ402のソース領域(セル400Aと400Bのソース領域)は金属ソースビットライン630に結合されている。セル400Aと400Dの選択トランジスタ401のゲート電極401Aはワードライン520に結合されており、セル400Aと400Dのコントロールゲート404はコントロールライン521に結合されている。
図9においてセル400,例えばセル400A、の読出しを行うには、ワードライン520を介してゲート電極401A,コントロールライン521を介してコントロールゲート404にそれぞれ標準電圧Vcc(一般的には5ボルト)を印加し、それと同時にドレイン領域のビットライン631につながれた従来のセンスアンプ(図示せず)によってセル400Aを流れる読み出し電流を検知することによって達成することができる。もしセル400Aが消去された場合(すなわち、フローティングゲート403の電荷がゼロあるいは総体的に正となっている状態)、トランジスタ401と402は両方ともターンオフされ、センスアンプによって検知することのできる電流が流れる。もし、セル400Aがプログラムされる場合(すなわち、フローティングゲート402が総体的に負の電荷をもっている場合)は、メモリトランジスタ402のしきい値電圧が供給電圧Vccをうわまわるまで上昇し、それによってセル400A中に電流が流れるのを防ぐ。
この構成によって、ドレイン領域のビットラインの電圧を受けるセンスアンプはソース領域のビットライン630へのフィードバック電圧を発生する。それによって、読み取り差動中のソース領域のビットライン630上の電圧を増加させる。このようにして、ドレイン領域のビットライン631の電圧降下が減速される。そのため、本実施例によれば従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインがもとの状態に復帰する時間が著しく減少する。
メモリトランジスタ402をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。ドレイン領域407とフローティングゲート403の容量接合により、メモリトランジスタ402は典型的にドレイン領域407との結合によってターンオフする。この容量接合はチャンネル長511(図9)のスケーラビリティを制限し、それによって5Vプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。具体的には、ドレイン領域407からフローティングゲート403への容量接合は、メモリトランジスタ402のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ402のドレイン領域電圧を扱う能力を制限してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ402のゲートライン幅には比例しない。したがって、このドレイン接合の効果は構造が小さくなるほど支配的になり、アクセスゲートのない従来のEEPROMやフラッシュメモリにおいては、重大なスケーリング上の制約となる。ところで、プログラミングの速度は、有効チャンネル長の逆数に対して指数的に増大する。
本実施例はこのスケーリングの問題を、セル400中に選択トランジスタ401(図9)を挿入することによって解決している。本実施例によれば、プログラムモードにおけるメモリトランジスタ402のパンチスルーを除去するので、チャンネル長511をスケールすることができる。このスケーラビリティによって、チャンネル長511を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。更に、ドレイン領域407にドープを施すことにより、セル400は5ボルトでのプログラム性能を充分に達成することができる。
図11は、アイソレーション領域702に囲まれた活性拡散領域701を有したメモリセル400の構成の一実施例を示している。アイソレーション領域702は典型的に近接するメモリセル間の導電を阻止するための厚いアイソレーション酸化層からなる。フローティングゲート403はコントロールゲート404と自己整合する(図12Eにおいて詳細に説明する)。ゲート電極401Aはコントロールゲート404を形成するために使用したものと同じ導電層から形成されている。ゲート電極401A,403並びに404が確定されてから、その接合領域に適当なドーパントをイオン注入し従来のN型接合とともに、本実施例によるイオン注入されたソース領域、ドレイン接合を形成する(図12E、図12Fにおいて詳細に説明する)。最後に、従来の酸化処理の後、コンタクトホール706がエッチングにより形成され、金属ソースライン630と金属ドレインライン631を堆積し、エッチングする。
図12Aから図12Gは、本実施例のメモリセルを提供するステップを示している。従来のステップ並びに方法に関しては当業者にとって公知であり、それらの説明は省略する。図12Aに示すように、基板800中にフィールドアイソレーション領域802を形成する。続いて、基板800の露出部上に、8〜13nmの厚さの範囲でトンネル酸化層801を成長させる。図12Bは、ポリシリコン層803が堆積、パターン化されて、メモリトランジスタのフローティングゲートを形成した様子を示す。ポリシリコン層803は典型的に80〜170nmの厚みに堆積され、N型ドーパント、例えば、オキシ酸化リン(POCL3)、をドーピングする。
その他の方法として、他のリン或いはヒ素イオンの注入を20〜40keVのエネルギで、5E14/cm2〜5E15/cm2の照射量にて行う。ついで、酸化層−窒化層−酸化層(ONO層)が上記の構造上に設けられる。具体的には、酸化層を、上記構造上に10〜20nmの厚さに熱酸化法によって成長させる。次に、酸化層上に10〜20nmの厚さで窒化シリコン層を堆積する。最後の酸化層を、この窒化シリコン層上に3〜5nmの厚さに湿式酸化法により成長させる。フォトレジスト層(図示せず)は、形成されたONO層804がメモリトランジスタ領域を除いて除去されるよう、すなわち、図12Bに示された層803上だけにONO層が形成されるようにするために使用される。この除去処理は、基板へのエッチングによる損傷を減らすため、典型的に、ウエットエッチング、等方性エッチング、ウエットエッチングと言った一連のステップによって行う。
これに続いて、基板の露出部分に選択トランジスタのゲート酸化膜を5〜25nmの厚みに成長させる。
図12Dに示すように、メモリトランジスタのコントロールゲート805とゲート805Aはポリシリコン或いは、ポリサイドを250〜400nmの厚さに堆積したものである。ポリサイドは、ポリシリコン(100〜200nm)に、ケイ化タングステン(WSi2)、ケイ化モリブデン(MoSi2)、ケイ化チタニウム(TiSi)或いは、ケイ化コバルト(MoSi2)(100〜200nm)のケイ化物のうちの一つを組み合わせたものである。ゲート電極805と805Aは次にN型ドーパント、例えば、オキシ酸化リン(POCl8)でドープするか、或いは、他のリンまたはヒ素イオン注入を行い、20〜40KeVのエネルギ、2E15/cm2〜6E15/cm2の照射量でドープする。
次に、ゲート電極805と805Aは図12Eに示すようにパターン化される。従来の異方性エッチング法とフォトレジストを使用し、層803と804がエッチングされる。他の実施例によれば、ゲート電極805と805Aの上部に厚さ200〜300nmに酸化層を形成し、次に、従来の異方性エッチングを行う。酸化膜をエッチングマスクとして使うことで、臨界寸法(CD)の損失を減らし、電極の縁部の形状のコントロールをしやすくする。どちらの方法においても、形成されるべきメモリトランジスタのコントロールゲート805とフローティングゲートは図12に示すように自己整合される。本実施例により自己整合によれば従来のメモリセルに見られるプロセスによるばらつきを解消することができる。
次に、第1のフォトレジスト層806をパターン化し、形成されるべきソース領域を選択的に露出する。このレジスト層806は、図12Eに示すように、分離されたレジスト層806aおよび806bを用いることにより、前述したように、次工程のイオン注入工程で起きるチャージアップに起因するトンネル酸化膜の絶縁破壊や電荷量Qbd値の低下などを防止することができる。
ソース領域を形成するには、第1のN型イオン注入808、例えば、50〜100KeVのエネルギで、2E14/cm2〜8E14/cm2の照射量にてリンイオン注入を行い、そして第2のN型イオン注入807、例えば40〜60KeVのエネルギ、2E15/cm2〜6E15/cm2の照射量にて、ヒ素イオン注入を行う。両イオン注入とも、従来どうりの時間と方法によって実施される。
この2回のイオン注入により、レジスト層806の開口部30を介して基板に不純物(リン,ヒ素)がドープされ、不純物拡散層23a,23bが形成される。
第2のフォトレジスト層809がパターン化されメモリトランジスタのドレイン領域(ならびに、選択トランジスタのソース領域も)が選択的に露出される。ドレイン領域を形成するには、第1のP型イオン注入811、例えば20〜40KeVのエネルギ、1E13/cm2〜3E13/cm2の照射量にてボロンイオン注入を行い、第2のN型イオン注入810、例えば40〜60KeVのエネルギ、2E15/cm2〜6E15/cm2の照射量にて、ヒ素イオン注入を行う。
最後に、第3のフォトレジスト層812がパターン化され、選択トランジスタのドレイン領域が選択的に露出される。ドレイン領域813を形成するには、スタンダードのN型イオン注入、例えば、40〜60KeVのエネルギで、2E15/cm2〜6E15/cm2の照射量にて、ヒ素イオン注入を行う。
選択トランジスタ401(図8)とメモリトランジスタ402を両方とも含む本実施例によれば、多くの利益が得られる。第1に、メモリトランジスタ402を消去することでメモリセル400に負のしきい値電圧が残り、これによって、漏電を生じ、最終的には、回路を作動不能にしてしまう。選択トランジスタ401があるため、メモリトランジスタ402の消去しきい値電圧が負になったとしてもメモリセル400は電流を通さない。同業者にとって公知ではあるが、消去しきい値電圧はデイバイスの寿命期間中に、またデイバイス中のメモリセルの数により変化し、制御することが難しい。そのため、消去しきい値電圧の制御は高密度フラッシュメモリデイバイスにとっては大きな問題となる。本実施例による選択トランジスタ401によって、この問題は完全に除去される。
第2に、それぞれのメモリセルに選択トランジスタが含まれているので、それぞれのビットラインが別々のソース金属接続を有する。センスアンプは、検知中にドレインビットラインの電圧低下を制御するソースバイアス電圧を提供することで、この接続構造を有効に利用することができる。このセンスアンプのフィードバックは多数のメモリセルが導通状態にあるときにアクティブとなって、このためドレインビットラインは電源電圧Vss(接地)に強く引かれる。低いビットラインドレイン電圧から、新たな検知サイクルのときにもとのビットライン電圧に戻るまでの時間は、検知した後のビットラインの電圧に左右される。このソースフィードバックの技術を使うことにより、本実施例では、読み出し作動中にアクティブなメモリセルの数が大幅に変化しても、復帰時間を著しく制限することができる。
第3に、ソース領域からドレイン領域に向けてのメモリセル中に起こるパンチスルーは、プログラミング中に選択されていないメモリセルに漏電を起こす。同一のビットラインに接続されたすべてのメモリセルからの漏電が蓄積すると、選択したメモリセルをプログラムするために使えるドレイン電圧が、ビットライン選択ロジックロードラインの電圧効果によって制限され、これによって選択されたセルのプログラミング時間が増加してしまう。アクセスゲートがないEPROMやフラッシュメモリセルにとってパンチスルーに起引する問題は、一般に、これが最小セルゲート長を制限してしまうことである。パンチスルー電圧は一般的なMOSディバイスに比べフローティングゲートディバイスの方が低い。これはセルのフローティングゲートに対して、高ドレイン電圧が容量的に結合するためである。この容量結合によって有効なフローティングゲート電圧が上昇してしまい、これによって、普通のMOSトランジスタに見られる表面下パンチスルーではなくディバイスの正規の反転チャンネルのターンオンによって、トランジスタが導通し始める。容量接合はゲートチャンネル長のスケーリングに比例しないので、フローティングゲートディバイスのスケーリングに対して制限となる。
本実施例のようにメモリセルに選択トランジスタが含まれていると、パンチスール電圧がアクセスゲートにとられるので、メモリトランジスタのチャンネル長をリードディスターブの限度まで縮小できる。これは、メモリトランジスタのターゲットチャンネル長を短くできることを意味し、これによって(i)論理演算中におけるより高い読み取り電流と、より高速な検知とを可能にし、また、(ii)プログラミング速度をより高速にすることを可能とする。チャンネル長を減少させることでプログラミング速度は、指数的に増大する。
第4に、本実施例によれば、コントロールゲートとアクセスゲートは互いに依存し合う関係にある。読み取りモード中、すべてのコントロールゲートは5Vに設定され、選択されたアクセスゲートは0Vから5Vに引き上げられる。このようにして、メモリビットの容量は、それに対するビットラインに好都合なことに結合されない。
第5に、本実施例によれば、イオン注入工程でフローティングゲート直下のトンネル酸化膜を流れる電荷量を少なくし、トンネル酸化膜の絶縁破壊や電荷量Qbd値の低下を防止できる。その結果、フラッシュメモリの可能な書き込み/消去回数およびデータ保持特性を向上させることができる。
(実施例)
本発明の製造方法を適用して形成された、図10に示すメモリアレイを用いたフラッシュEEPROMについて、各メモリセルのデータ保持特性を求めた。実験においては、1MビットのフラッシュEEPROMを作成し、これをサンプルとして用いた。実験は、サンプルにデータを書き込み後、250℃の恒温槽でサンプル温度を一定に保持しながら、放置時間に対するデータ保持率を求めた。
また、比較のために、製造工程で用いられる第1のレジスト層を図12Eに示す構造とした代わりに図13に示す構造のレジスト層を用いて比較用サンプルを形成した。図13において、符号22はソース形成領域を、符号26はドレイン形成領域を、符号25はメモリトランジスタのゲート電極を、符号20は選択トランジスタのゲート電極20を示している。そして、レジスト層27は、ソース形成領域22以外の領域に全面的に形成されている。このような第1のレジスト層27を用いて形成された比較用サンプルについても、前記実施例のサンプルと同様にして各メモリセルのデータ保持特性を求めた。
実施例および比較例のサンプルについて求めたデータ保持特性を図14に示す。図14において、横軸は放置時間を示し、縦軸はデータ保持率を示す。そして、データ保持率は、放置時間が0の時のデータ保持量を100%として求めた。図14から明らかなように、本発明の実施例によれば、約500時間にわたってデータ保持率をほぼ一定に保つことができることが確認された。これに対し、比較例のサンプルにおいては、放置時間が500時間でデータ保持率が約90%まで低下することがわかる。
(第5の実施例)
図15A〜Cは、第5の実施例を示す。図15A,Bは、ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図および断面図を示しており、図15Cはフラッシュメモリセルを示す断面図である。
この実施の形態は、本発明をスプリットゲート型のフラッシュメモリに適用した例である。スプリットゲート型のフラッシュメモリは、図15Cに示すように、単一セルの中に、ゲート絶縁膜14、フローティングゲート16、層間絶縁膜18およびコントロールゲート20aが積層され、フローティングゲート16とコントロールゲート20aとの間にトンネル酸化膜14aが形成されている。
このスプリットゲート型のフラッシュメモリにおいても、本発明の製造方法を適用するができる。すなわち、図15AおよびBに示すように、レジスト層24は、ソース形成領域22に不純物のイオン注入を行うための開口領域を有するとともに、ドレイン形成領域26において開口部30が形成されている。この開口部30を設けることにより、前述した実施例と同様に、イオン注入工程においてレジスト層24の表面に蓄積される電荷を開口部30を構成する縁部壁面Bを介してゲート形成領域26に移動させることにより、トンネル酸化膜14aおよびフローティングゲート16直下のゲート酸化膜14における絶縁破壊もしくは電荷量Qbd値の低下等の発生を防止することができ、その結果、可能な書き込み/消去回数の向上および高いデータ保持特性などを有する。
上記実施例では、スタックト構造あるいはスプリット構造のMOS素子について例示しているが、本発明はその他の多層構造のゲート電極を有する半導体装置に対しても同様に適用できる。多層構造のゲート電極において、複数の導電膜の間に絶縁膜が形成される場合には、ゲート酸化膜若しくはトンネル酸化膜などの絶縁膜および層間絶縁膜の中で最も弱い膜に絶縁破壊が起きやすい。すなわち、多層構造のゲート電極を有する場合であっても単層構造のゲート電極と同様に上述のような問題、すなわち、不純物のイオン注入による電荷がレジスト層の開口縁部を介して絶縁膜に電位差を生じさせ、絶縁破壊もしくは電荷量Qbd値の低下を起こしたり、絶縁膜中に電気的に中性な電子トラップが多量に生成され閾値を高くしてしまう問題等がある。
ここで、弱い膜とは、最も絶縁破壊もしくは電荷量Qbdの低下の起こりやすい膜である。絶縁破壊もしくは電荷量Qbdの低下の起こりやすい膜であるかどうかは、膜厚や膜質等の膜特性による。フローティングゲートやコントロールゲートなどのゲート電極が2層以上の多層である場合、ゲート電極間に層間絶縁膜が形成される。そして、ある構造では、イオン注入工程によってゲート酸化膜あるいは他の層間絶縁膜に絶縁破壊を生ずることがある。
したがって、単一のゲート電極を有する半導体装置の場合のみならず、多層構造のゲート電極を有する半導体装置の場合であっても、本発明は有効である。また、これらの組み合わせとして、単一のゲート電極および多層構造のゲート電極を有する半導体装置の場合であっても、本発明は有効である。
また、本発明は、特にキャパシタの大きい5〜15nmの薄膜ゲート酸化膜もしくはトンネル酸化膜を有するMOS素子に有効である。さらに、本発明は、第2の実施例以外の実施例ではソース形成領域へのイオン注入時の例を示しているが、ドレイン形成領域へのイオン注入に際しても同様に適用できる。

Claims (9)

  1. 以下の工程(a)ないし(h)を含む、MOS素子を含む半導体装置の製造方法。
    (a)半導体基板上にゲート絶縁膜を形成する工程、
    (b)前記ゲート絶縁膜上にゲート電極を形成する工程、
    (c)第1のレジスト層を形成する工程であって、
    該第1のレジスト層は、ソース形成領域を含む第1のイオン注入領域以外の領域をマスキングすることができ、かつ、該第1のレジスト層にはドレイン形成領域の一部であって、かつ前記ゲート電極と離れた位置に前記ゲート絶縁膜に到達する開口部が形成されており、
    (d)前記第1のレジスト層をマスクとして不純物をイオン注入することによって、ソース領域を形成すると共に、ドレイン形成領域の一部に不純物拡散層を形成する工程、
    (e)前記第1のレジスト層を除去する工程、
    (f)第2のレジスト層を形成する工程であって、
    該第2のレジスト層は、ドレイン形成領域を含む第2のイオン注入領域以外の領域をマスキングすることができ、かつ、該第2のレジスト層にはソース形成領域の一部であって、かつ前記ゲート電極と離れた位置に前記ゲート絶縁膜に到達する開口部が形成されており、
    (g)前記第2のレジスト層をマスクとして不純物をイオン注入することによって、ドレイン領域を形成すると共に、ソース形成領域の一部に不純物拡散層を形成する工程、および
    (h)前記第2のレジスト層を除去する工程。
  2. 請求項1において、
    前記レジスト層は、各セル単位毎あるいは複数セルからなるブロック単位毎に不連続の状態で形成される、MOS素子を含む半導体装置の製造方法。
  3. 請求項1または2において、
    前記開口部は、前記ゲート電極の長手方向に伸びるスリット状の形状を有する、MOS素子を含む半導体装置の製造方法。
  4. 請求項1または2において、
    前記開口部は、前記レジスト層の周縁より離れた位置に孤立した状態で形成されている、MOS素子を含む半導体装置の製造方法。
  5. 請求項1ないし4のいずれかにおいて、
    前記ゲート絶縁膜は、その膜厚が5〜15nmである、MOS素子を含む半導体装置の製造方法。
  6. 請求項1ないし5のいずれかにおいて、
    前記ゲート電極は単一の導電層を有する、MOS素子を含む半導体素子の製造方法。
  7. 請求項1ないし5のいずれかにおいて、
    前記ゲート電極は、複数の導電層を有し、これらの導電層は絶縁層によって電気的に分離されている、MOS素子を含む半導体装置の製造方法。
  8. 請求項7において、
    前記ゲート電極は、フローティングゲートおよびコントロールゲートを含む、MOS素子を含む半導体装置の製造方法。
  9. 請求項1ないし5のいずれかにおいて、
    単一の導電層からなる第1のゲート電極と、フローティングゲートおよびコントロールゲートを含む第2のゲート電極を有する、MOS素子を含む半導体装置の製造方法。
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