KR20110033654A - 비휘발성 기억 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 13
- 238000004519 manufacturing process Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 11
- 230000005684 electric field Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- Engineering & Computer Science (AREA)
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Abstract
비휘발성 기억 소자 및 그 제조 방법을 제공한다. 기판 상에 터널 절연층이 제공되고, 상기 터널 절연층 상에 플로팅 게이트가 제공되고, 상기 플로팅 게이트 상에 게이트 절연층이 제공되고, 상기 플로팅 게이트 상부와 상기 게이트 절연층 사이에 유전율이 실리콘 산화물보다 낮은 저유전 영역이 제공되고, 상기 게이트 절연층 상에 콘트롤 게이트가 제공된다.
비휘발성 기억 소자, 희생 패턴, 에어 스페이서, 누설 전류
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 제조 방법에 관한 것이다.
비 휘발성 기억 소자는 외부의 전원 공급이 중단될지라도, 저장된 데이터들을 그대로 유지하는 특성을 갖는다. 플로팅 게이트를 갖는 플래시 기억 소자는 비휘발성 기억 소자의 대표적인 예이다. 상기 플래시 기억 소자는 프로그램 및 소거가 가능한 이피롬(Erasable Programmable Read Only Memory: EPROM)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(Electrically Erasable Programmable Read Only Memory: EEPROM)의 장점을 조합하여 개발된 고집적 장치이다. 상기 플래시 기억 소자는 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 상기 플래시 기억 소자는 플로팅 게이트 내에 전하들을 저장하거나 플로팅 게이트로부터 전하들을 방출함으로써, 논리"0" 또는 논리"1"의 데이타를 저장할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트 상부에 전기장이 집중되어 누설 전류가 증가하는 것을 완화할 수 있는 비휘발성 기억 소자 및 그 제조방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 비휘발성 기억 소자는 기판 상에 제공되는 터널 절연층, 상기 터널 절연층 상에 제공되는 플로팅 게이트, 상기 플로팅 게이트 상에 제공되는 게이트 절연층, 상기 플로팅 게이트 상부와 상기 게이트 절연층 사이에 제공되고 유전율이 실리콘 산화물보다 낮은 저유전 영역, 및 상기 게이트 절연층 상에 제공되는 콘트롤 게이트를 포함한다.
본 발명의 일 실시예에 있어서, 상기 저유전 영역은 에어 스페이서이다.
본 발명의 다른 실시예에 있어서, 상기 저유전 영역은 실리콘산화불화물 또는 실리콘산화탄화물을 포함하는 비휘발성 메모리 소자.
본 발명의 또 다른 실시예에 있어서, 상기 저유전 영역의 하부면은 상기 플로팅 게이트의 상부면 보다 낮다
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 제조 방법을 제공한다. 이 방법은 플로팅 게이트 상에 희생 패턴을 형성하는 것, 상기 희생 패턴 상에 게이트 절연층을 형성하는 것, 상기 게이트 절연층 상에 콘트롤 게이트를 형성하는 것, 상기 플로팅 게이트, 상기 희생 패턴, 상기 게이트 절연층 및 상기 콘트롤 게이트를 패터닝하여 상기 희생 패턴을 노출시키는 것, 및 상기 노출된 희 생 패턴을 제거하여 에어 스페이서를 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 에어 스페이서에 유전율이 실리콘 산화물 보다 낮은 저유전물질을 충진하는 것을 더 포함한다.
본 발명의 다른 실시예에 있어서, 플로팅 게이트 상에 실리콘 산화물 보다 유전율이 낮은 저유전 영역을 형성하는 것, 상기 저유전 영역 상에 게이트 절연층을 형성하는 것, 및 상기 게이트 절연층 상에 콘트롤 게이트를 형성하는 것을 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 저유전영역은 저유전 물질을 포함하는 포토 레지스트층이다.
플로팅 게이트와 게이트 절연층 사이에 저유전 영역을 형성하여 전기장 집중에 의한 누설 전류의 발생을 완화할 수 있다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판 "상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개 략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 비휘발성 기억 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1 내지 도 8은 본 발명의 제 1 실시예에 따른 비휘발성 기억 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 1을 참조하여, 기판(100) 상에 제 1 절연층(110)이 형성될 수 있다. 상기 기판은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연막 상의 실리콘(SOI), 또는 반도체 구조에 지지되는 실리콘 에피탁시얼층을 의미할 수 있다. 상기 제 1 절연층(110)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 절연층(110)은 열산화 공정으로 형성될 수 있다. 상기 제 1 절연층(110) 상에 제 1 도전층(120)이 형성될 수 있다. 상기 제 1 도전층(120)은 불순물로 도핑된 폴리 실리콘일 수 있다. 상기 제 1 도전층(120) 상에 희생층(sacrificial layer)(130)이 형성될 수 있다. 상기 희생층(130)은 상기 제 1 도전층(120)에 대하여 식각 선택성을 갖는 층일 수 있다. 상기 희생층(130)은 실리콘게르마늄(SiGex)일 수 있다. 상기 희생층(130)은 상기 제 1 도전층(120)에 대하여 식각 선택성을 갖는 층일 수 있다. 상기 희생층(130)은 화학적 기상증착(Chemical vapor deposition: CVD)에 의해 형 성될 수 있다.
도 2를 참조하여, 상기 기판(100), 상기 제 1 절연층(110), 상기 제 1 도전층(120) 및 상기 희생층(130)이 패터닝된다. 상기 패터닝에 의하여 터널 절연층(111), 예비 플로팅 게이트(121) 및 예비 희생 패턴(131)이 형성될 수 있다. 상기 패터닝에 의한 리세스 영역에 소자 분리막(140)이 형성될 수 있다. 상기 소자 분리막(140)은 활성 영역을 한정할 수 있다. 상기 소자 분리막(140)은 실리콘 산화막, 특히 갭필(gap-fill) 특성이 우수한 고밀도 플라즈마 화학기상증착법으로 형성되는 실리콘 산화막일 수 있다.
도 3을 참조하여, 상기 소자 분리막(140), 상기 예비 플로팅 게이트(121) 및 상기 예비 희생 패턴(131) 상에 제 2 절연층(150)이 형성될 수 있다. 상기 제 2 절연층(150)은 ONO(Oxide-Nitride-Oxide)층일 수 있다. 상기 제 2 절연층(150)은 상기 예비 플로팅 게이트(121)의 요철형 측면에 균일하게 증착될 수 있다.
도 4를 참조하여, 상기 제 2 절연층(150) 상에 제 2 도전층(160)이 형성될 수 있다. 상기 제 2 도전층(160)은 도핑된 폴리실리콘막 또는 도핑된 폴리사이드막으로 형성될 수 있다.
도 5를 참조하여, 상기 예비 플로팅 게이트(121), 상기 예비 희생 패턴(131), 상기 제 2 절연층(150) 및 상기 제 2 도전층(160)이 패터닝될 수 있다. 상기 패터닝에 의하여 플로팅 게이트(122), 희생 패턴(132), 게이트 절연층(152) 및 콘트롤 게이트(162)가 형성될 수 있다. 상기 패터닝에 의하여 상기 희생 패턴(132)의 측벽이 노출될 수 있다.
도 6을 참조하여, 상기 희생 패턴(132)이 식각되어 에어 스페이서(170)가 형성될 수 있다. 상기 희생 패턴(132)은 식각 선택성 있는 식각액으로 식각될 수 있다. 일 예로 상기 식각액은 폴리 에천트(poly etchant)일 수 있다. 상기 식각에 의하여 상기 희생 패턴(132)의 적어도 일부가 제거되어 빈 공간이 형성될 수 있다.
도 7 및 도 8을 참조하여, 상기 패터닝에 의하여 형성된 리세스 영역의 측벽 상에 절연 스페이서(181)가 형성될 수 있다. 도 8은 도 7의 A-A'에 따른 단면도이다. 상기 절연 스페이서(181)는 실리콘 질화물일 수 있다. 상기 리세스 영역 내에 제 3 절연층(185)이 형성될 수 있다. 상기 제 3 절연층(185)은 실리콘 산화층일 수 있다.
본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자는 상기 플로팅 게이트(122)와 상기 게이트 절연층(152) 사이에 에어 스페이서(170)가 제공된다. 최근, 디자인 룰의 감소에 따라 플로팅 게이트의 상부면이 좁아지는 경향이 있다. 따라서 콘트롤 게이트에 의한 전기장이 플로팅 게이트 상부에 집중되어 누설 전류가 증가할 수 있다. 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자는 낮은 유전율을 갖는 에어 스페이서(170)가 제공되어 상기 플로팅 게이트(122)의 상부면에 전기장이 집중되는 현상을 완화할 수 있다.
도 9 및 도 10은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면이다. 도 10은 도 9의 B-B'에 따른 단면도이다. 에어 스페이서의 형태의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유 사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 9 및 도 10을 참조하여, 플로팅 게이트(122)와 게이트 절연막(152) 사이에 에어 스페이서(171)가 제공된다. 본 실시예에서, 상기 게이트 절연막(152)의 일부가 희생 패턴(미도시)과 함께 식각될 수 있다. 채널 폭 방향(B-B'에 수직한 방향)에서 상기 에어 스페이서(171)의 폭(W1)은 상기 플로팅 게이트(122) 상부면의 폭(W2) 보다 넓을 수 있다. 상기 에어 스페이서(171)의 형성은 도 9 및 도 10에 도시된 형상에 제한되지 않는다. 상기 에어 스페이서(171)의 형상은 폴리 에천트로 식각 프로파일을 조절하여 달성될 수 있다. 상기 희생 패턴의 식각 공정 시, 상기 플로팅 게이트(122)의 상부의 일부가 식각될 수 있다.
도 11 내지 도 13은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면이다. 도 12 내지 도 13은 도 11의 C-C'에 따른 단면도이다. 에어 스페이서의 형태의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 11 내지 도 13을 참조하여, 플로팅 게이트(122)와 게이트 절연막(152) 사이에 에어 스페이서(172)가 제공된다. 본 실시예에서, 상기 게이트 절연막(152)의 일부가 희생 패턴(미도시)과 함께 식각될 수 있다. 채널 폭 방향(C-C'에 수직한 방향)에서 상기 에어 스페이서(172)의 폭(W3)은 상기 플로팅 게이트(122) 상부면의 폭(W4) 보다 넓을 수 있다. 상기 에어 스페이서(172)의 하부면은 상기 플로팅 게이트(122)의 상부면 보다 낮을 수 있다.
상기 희생 패턴의 식각 시, 상기 플로팅 게이트(122)의 노출된 측벽의 일부가 식각될 수 있다. 도 12에 도시된 바와 같이, 채널 길이 방향(C-C'방향)에서 상기 에어 스페이서(172)의 폭(W5)은 상기 플로팅 게이트(122)의 상부면의 폭(W6) 보다 넓을 수 있다. 상기 에어 스페이서(172)는 도 12에 도시된 바와 같이 절연 스페이서(181)와 상기 플로팅 게이트(122) 사이로 연장될 수 있다. 상기 에어 스페이서(172)는 도 13에 도시된 바와 같이 상기 절연 스페이서(181)와 상기 플로팅 게이트(122) 사이로 연장되지 않을 수 있다.
도 14 내지 도 18은 본 발명의 제 4 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면이다. 저유전 영역의 형성 방법의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 14를 참조하여, 기판(100) 상에 터널 절연층(111) 및 소자 분리막(140)이 제공될 수 있다. 상기 기판(100) 상에 플로팅 게이트(122), 희생 패턴(132), 게이트 절연층(152) 및 콘트롤 게이트(162)가 제공될 수 있다. 상기 터널 절연층(111), 상기 소자 분리막(140), 상기 플로팅 게이트(122), 상기 희생 패턴(132), 상기 게이트 절연층(152) 및 상기 콘트롤 게이트(162)는 도 1 내지 도 5를 참조하여 설명된 방법에 의하여 형성될 수 있다.
도 15를 참조하여, 상기 희생 패턴(132)이 식각되어 에어 스페이서(175)가 형성될 수 있다. 상기 희생 패턴(132)은 식각 선택성 있는 식각액으로 식각될 수 있다. 일 예로 상기 식각액은 폴리 에천트(poly etchant)일 수 있다. 상기 식각에 의하여 상기 희생 패턴(132)의 적어도 일부가 제거되어 빈 공간이 형성될 수 있다. 본 실시예에서, 상기 게이트 절연막(152)의 일부가 희생 패턴(132)과 함께 식각될 수 있다. 채널 폭 방향에서 상기 에어 스페이서(175)의 폭은 상기 플로팅 게이트(122) 상부면의 폭 보다 넓을 수 있다. 상기 에어 스페이서(175)의 하부면은 상기 플로팅 게이트(122)의 상부면 보다 낮을 수 있다.
도 16을 참조하여, 상기 에어 스페이서(175)의 적어도 일부에 저유전물질을 충진하여 저유전 영역(192)을 형성할 수 있다. 상기 저유전 물질은 유전율이 실리콘 산화물 보다 낮은 물질일 수 있다. 일 예로, 상기 저유전 물질은 실리콘산화불화물 또는 실리콘 산화탄화물을 포함할 수 있다. 상기 저유전 영역(192)은 화학적 기상증착에 의하여 형성될 수 있다. 상기 저유전 영역(192)의 폭 및 높이는 상기 플로팅 게이트(122)의 상부에 전기장이 집중되는 정도에 따라 변경될 수 있다.
도 17 및 도 18을 참조하여, 리세스 영역 내에 절연 스페이서(181)가 형성될 수 있다. 도 18은 도 17의 D-D'에 따른 단면도이다. 상기 절연 스페이서(181)는 실리콘 질화물일 수 있다. 상기 리세스 영역 내에 제 3 절연층(185)이 형성될 수 있다. 상기 제 3 절연층(185)은 실리콘 산화층일 수 있다.
본 발명의 제 4 실시예에 따른 비휘발성 메모리 소자는 상기 플로팅 게이트(122)와 상기 게이트 절연층(152) 사이에 저유전 영역(192)이 제공된다. 본 실시 예에 따른 비휘발성 메모리 소자는 저유전 영역(192)이 제공되어 상기 플로팅 게이트의 상부면에 전기장이 집중되는 현상을 완화할 수 있다.
도 19 내지 도 25는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면이다. 저유전층의 형성 방법의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 19를 참조하여, 기판(100) 상에 제 1 절연층(110)이 형성될 수 있다. 상기 제 1 절연층(110)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 절연층(110) 상에 제 1 도전층(120)이 형성될 수 있다. 상기 제 1 도전층(120)은 불순물로 도핑된 폴리 실리콘일 수 있다. 상기 제 1 도전층(120) 상에 저유전층(190)이 형성될 수 있다. 상기 저유전층(190)은 유전율이 실리콘 산화물 보다 낮은 물질로 형성될 수 있다. 일 예로, 상기 저유전층(190)은 실리콘산화불화물 또는 실리콘 산화탄화물을 포함할 수 있다. 상기 저유전층(190)은 화학적 기상증착에 의하여 형성될 수 있다.
도 20을 참조하여, 상기 기판(100), 상기 제 1 절연층(110), 상기 제 1 도전층(120) 및 상기 저유전층(190)이 패터닝된다. 상기 패터닝에 의하여 터널 절연층(111), 예비 플로팅 게이트(121) 및 저유전 패턴(191)이 형성될 수 있다. 상기 패터닝에 의한 리세스 영역에 소자 분리막(140)이 형성될 수 있다.
도 21을 참조하여, 상기 소자 분리막(140), 상기 예비 플로팅 게이트(121) 및 상기 저유전 패턴(191) 상에 제 2 절연층(150)이 형성될 수 있다. 상기 제 2 절연층(150)은 ONO(Oxide-Nitride-Oxide)층일 수 있다. 상기 제 2 절연층(150)은 상기 예비 플로팅 게이트(121)의 요철형 측면에 균일하게 증착될 수 있다.
도 22를 참조하여, 상기 제 2 절연층(150) 상에 제 2 도전층(160)이 형성될 수 있다. 상기 제 2 도전층(160)은 도핑된 폴리실리콘막 또는 도핑된 폴리사이드막으로 형성될 수 있다.
도 23을 참조하여, 상기 예비 플로팅 게이트(121), 상기 저유전 패턴(191), 상기 제 2 절연층(150) 및 상기 제 2 도전층(160)이 패터닝될 수 있다. 상기 패터닝에 의하여 플로팅 게이트(122), 저유전 영역(192), 게이트 절연층(152) 및 콘트롤 게이트(162)가 형성될 수 있다.
도 24를 참조하여, 상기 패터닝에 의하여 형성된 리세스 영역의 측벽 상에 절연 스페이서(181)가 형성될 수 있다. 도 25는 도 24의 E-E'에 따른 단면도이다. 상기 절연스페이서(181)는 실리콘 질화물일 수 있다. 상기 리세스 영역 내에 제 3 절연층(185)이 형성될 수 있다. 상기 제 3 절연층(185)은 실리콘 산화층일 수 있다.
본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자는 상기 플로팅 게이트(122)와 상기 게이트 절연층(152) 사이에 저유전 영역(192)이 제공된다. 본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자는 저유전 영역(192)이 제공되어 상기 플로팅 게이트의 상부면에 전기장이 집중되는 현상을 완화할 수 있다.
도 26 내지 도 30은 본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면이다. 저유전층의 형성 방법의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 26을 참조하여, 기판(100) 상에 제 1 절연층(110)이 형성될 수 있다. 상기 제 1 절연층(110)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 절연층(110) 상에 제 1 도전층(120)이 형성될 수 있다. 상기 제 1 도전층(120)은 불순물로 도핑된 폴리 실리콘일 수 있다. 상기 제 1 도전층(120) 상에 저유전층(190)이 형성될 수 있다. 상기 저유전층(190)은 유전율이 실리콘 산화물 보다 낮은 물질로 형성될 수 있다. 상기 저유전층(190)은 저유전 물질을 포함하는 포토 레지스트(photo resist)층일 수 있다. 상기 저유전층(190)은 실리콘 산화불화물 또는 실리콘 산화탄화물을 포함할 수 있다. 상기 저유전층(190)은 스핀 코팅에 의하여 형성될 수 있다.
도 27을 참조하여, 상기 저유전층(190)이 패터닝된다. 상기 저유전층(190)의 패터닝은 노출(exposure) 및 현상(develop) 공정을 포함할 수 있다. 상기 패터닝에 의하여 저유전 패턴(191)이 형성될 수 있다.
도 28을 참조하여, 상기 저유전 패턴(191)을 마스크로 하여 상기 기판(100), 상기 제 1 절연층(110), 상기 제 1 도전층(120)이 패터닝된다. 상기 패터닝에 의하여 터널 절연층(111), 예비 플로팅 게이트(121)가 형성될 수 있다. 상기 패터닝에 의한 리세스 영역에 소자 분리막(140)이 형성될 수 있다. 상기 저유전 패턴(191)의 적어도 일부는 제거되지 않고 잔류될 수 있다.
도 29를 참조하여, 상기 소자 분리막(140), 상기 예비 플로팅 게이트(121) 및 상기 저유전 패턴(191) 상에 제 2 절연층(150)이 형성될 수 있다. 상기 제 2 절연층(150)은 ONO(Oxide-Nitride-Oxide)층일 수 있다. 상기 제 2 절연층(150)은 상기 예비 플로팅 게이트(121)의 요철형 측면에 균일하게 증착될 수 있다.
도 30을 참조하여, 플로팅 게이트(122), 저유전 영역(192), 게이트 절연층(152) 및 콘트롤 게이트(162)가 형성된다. 플로팅 게이트(122), 저유전 영역(192), 게이트 절연층(152) 및 콘트롤 게이트(162)는 도 22 내지 도 25에 따라 설명된 방법에 의하여 형성될 수 있다. 상기 플로팅 게이트(122)의 측벽 상에 절연 스페이서(181)가 형성될 수 있다. 상기 절연 스페이서(181)는 실리콘 질화물일 수 있다. 상기 절연 스페이서들(181) 사이에 제 3 절연층(185)이 형성될 수 있다. 상기 제 3 절연층(185)은 산화실리콘층일 수 있다.
본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자는 상기 플로팅 게이트(122)와 상기 게이트 절연층(152) 사이에 저유전 영역(192)이 제공된다. 본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자는 저유전 영역(192)이 제공되어 상기 플로팅 게이트의 상부면에 전기장이 집중되는 현상을 완화할 수 있다.
도 31 본 발명의 실시예들에 따른 비휘발성 기억 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 31을 참조하면, 전자 시스템(400)은 제어기(410), 입출력 장치(420) 및 기억 장치(430)를 포함할 수 있다. 상기 제어기(410), 입출력 장치(420) 및 기억 장치(430)는 버스(450, bus)를 통하여 서로 결합 되어 있다. 상기 버스(450)는 데이터들이 이동하는 통로에 해당한다. 상기 제어기(410)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(420)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(430)는 데이터를 저장하는 장치이다. 상기 기억 장치(430)는 데이터 및/또는 상기 제어기(410)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(430)는 상술한 실시예에 개시된 비휘발성 기억 소자들 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 전자 시스템(400)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(440)를 더 포함할 수 있다. 상기 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(440)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(400)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(400)이 무선 통신을 수 행할 수 있는 장비인 경우에, 상기 전자 시스템(400)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA1000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
다음으로, 본 발명의 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 카드를 도면을 참조하여 구체적으로 설명한다.
도 32는 본 발명의 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 32를 참조하면, 메모리 카드(500)는 비휘발성 기억 장치(510) 및 메모리 제어기(520)를 포함한다. 상기 비휘발성 기억 장치(510)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(510)는 상술한 실시예에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함한다. 상기 메모리 제어기(520)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(510)를 제어한다.
상기 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1 내지 도 8은 본 발명의 제 1 실시예에 따른 비휘발성 기억 소자 및 그 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 9 내지 도 10은 본 발명의 본 발명의 제 2 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도 및 단면도이다.
도 11 내지 도 13는 본 발명의 제 3 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도 및 단면도들이다.
도 14 내지 도 18은 본 발명의 제 4 실시예에 따른 비휘발성 기억 소자 및 그 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 19 내지 도 25는 본 발명의 제 5 실시예에 따른 비휘발성 기억 소자 및 그 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 26 내지 도 30은 본 발명의 제 6 실시예에 따른 비휘발성 기억 소자 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 31은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블럭도이다.
도 32은 본 발명의 실시예들에 따른 메모리 카드를 나타내는 블럭도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 기판 111: 터널절연층
122: 플로팅 게이트 152: 게이트 절연층
162: 콘트롤 게이트 132: 희생 패턴
170, 171, 172, 175: 에어 스페이서 192: 저유전 영역
Claims (20)
- 기판 상에 제공되는 터널 절연층;상기 터널 절연층 상에 제공되는 플로팅 게이트;상기 플로팅 게이트 상에 제공되는 게이트 절연층;상기 플로팅 게이트 상부와 상기 게이트 절연층 사이에 제공되고 유전율이 실리콘 산화물보다 낮은 저유전 영역; 및상기 게이트 절연층 상에 제공되는 콘트롤 게이트를 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 저유전 영역은 에어 스페이서인 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 저유전 영역은 실리콘산화불화물 또는 실리콘산화탄화물을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 저유전 영역의 하부면은 상기 플로팅 게이트의 상부면 보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 저유전 영역은 상기 플로팅 게이트의 상부를 둘러싸 는 형상인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 채널 폭 방향에서 상기 저유전 영역의 폭이 상기 플로팅 게이트 상부면의 폭 보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 채널 길이 방향에서 상기 저유전 영역의 폭이 상기 플로팅 게이트 상부면의 폭 보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 7 항에 있어서, 상기 플로팅 게이트의 측면 상에 제공되는 절연 스페이서를 더 포함하고, 상기 저유전 영역은 상기 절연 스페이서와 상기 플로팅 게이트 사이로 연장되는 비휘발성 메모리 소자.
- 플로팅 게이트 상에 희생 패턴을 형성하는 것;상기 희생 패턴 상에 게이트 절연층을 형성하는 것;상기 게이트 절연층 상에 콘트롤 게이트를 형성하는 것;상기 플로팅 게이트, 상기 희생 패턴, 상기 게이트 절연층 및 상기 콘트롤 게이트를 패터닝하여 상기 희생 패턴을 노출시키는 것; 및상기 노출된 희생 패턴을 제거하여 에어 스페이서를 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 희생 패턴은 실리콘게르마늄인 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 노출된 희생 패턴을 제거하는 것은 상기 희생 패턴에 대하여 식각 선택도가 있는 에천트로 식각하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 에어 스페이서에 유전율이 실리콘 산화물 보다 낮은 저유전물질을 충진하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 저유전물질은 실리콘산화불화물 또는 실리콘산화탄화물을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 에어 스페이서를 형성하는 것은 상기 게이트 절연층의 일부를 식각하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법
- 제 9 항에 있어서, 상기 에어 스페이서를 형성하는 것은 상기 플로팅 게이트의 노출된 측벽의 일부를 식각하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 에어 스페이서를 형성하는 것은 상기 플로팅 게이트의 상부의 일부를 식각하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 플로팅 게이트 상에 실리콘 산화물 보다 유전율이 낮은 저유전 영역을 형성하는 것;상기 저유전 영역 상에 게이트 절연층을 형성하는 것; 및상기 게이트 절연층 상에 콘트롤 게이트를 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 17 항에 있어서, 저유전 영역을 형성하는 것은:상기 플로팅 게이트 상에 저유전층을 형성하는 것;상기 저유전층을 포토 공정에 의하여 패터닝하는 것;상기 패터닝된 저유전층을 마스크로 하여 상기 플로팅 게이트를 패터닝하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 저유전층을 포토 공정에 의하여 패터닝하는 것은 노광 공정 및 현상 공정을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 저유전층은 저유전 물질을 포함하는 포토 레지스트층인 비휘발성 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090091227A KR20110033654A (ko) | 2009-09-25 | 2009-09-25 | 비휘발성 기억 소자 및 그 제조 방법 |
| US12/884,668 US8368138B2 (en) | 2009-09-25 | 2010-09-17 | Non-volatile memory devices and methods of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090091227A KR20110033654A (ko) | 2009-09-25 | 2009-09-25 | 비휘발성 기억 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110033654A true KR20110033654A (ko) | 2011-03-31 |
Family
ID=43779329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090091227A KR20110033654A (ko) | 2009-09-25 | 2009-09-25 | 비휘발성 기억 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8368138B2 (ko) |
| KR (1) | KR20110033654A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8952452B2 (en) | 2012-03-20 | 2015-02-10 | Samsung Electronics Co., Ltd. | Semiconductor devices and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9735161B2 (en) * | 2015-09-09 | 2017-08-15 | Micron Technology, Inc. | Memory device and fabricating method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5429969A (en) * | 1994-05-31 | 1995-07-04 | Motorola, Inc. | Process for forming electrically programmable read-only memory cell with a merged select/control gate |
| TW417256B (en) * | 1997-01-31 | 2001-01-01 | Seiko Epson Corp | Semiconductor MOS device and its manufacturing method |
| US6063662A (en) * | 1997-12-18 | 2000-05-16 | Advanced Micro Devices, Inc. | Methods for forming a control gate apparatus in non-volatile memory semiconductor devices |
| US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| KR100666615B1 (ko) | 2004-04-14 | 2007-01-09 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 소자 |
| KR100673021B1 (ko) * | 2005-12-23 | 2007-01-24 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 |
| JP4751232B2 (ja) * | 2006-04-21 | 2011-08-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2009
- 2009-09-25 KR KR1020090091227A patent/KR20110033654A/ko not_active Application Discontinuation
-
2010
- 2010-09-17 US US12/884,668 patent/US8368138B2/en active Active
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| US8952452B2 (en) | 2012-03-20 | 2015-02-10 | Samsung Electronics Co., Ltd. | Semiconductor devices and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US8368138B2 (en) | 2013-02-05 |
| US20110073930A1 (en) | 2011-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |