CN103208458A

CN103208458A - 嵌入式闪存的制造方法

Info

Publication number: CN103208458A
Application number: CN2012100196963A
Authority: CN
Inventors: 廖修汉; 蒋汝平
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2012-01-11
Filing date: 2012-01-11
Publication date: 2013-07-17
Anticipated expiration: 2032-01-11
Also published as: CN103208458B

Abstract

本发明公开了一种嵌入式闪存的制造方法。隔离结构具有突出基底的突起部。突起部间具有介电图案。移除晶胞区的部分介电图案，以于突起部间形成第一开口。于晶胞区的第一开口间形成第一导体层。移除周边区的介电图案，以于突起部间形成第二开口。于周边区形成绝缘层及第二导体层，以填入第二开口。移除晶胞区的部分突起部。于基底上形成绝缘材料层、第三导体材料层、第一硅化物材料层及掩模材料层。进行图案化工艺，以于晶胞区及周边区形成第一及第二栅极结构。于第一栅极结构之间的基底上、第二栅极结构的顶面上及其两侧的基底上形成第二硅化物层。本发明在保持逻辑元件效能的情况下，避免闪存字元线至源极/漏极的漏电现象。

Description

嵌入式闪存的制造方法

技术领域

本发明涉及一种半导体元件的制造方法，且特别涉及一种嵌入式闪存的制造方法。

背景技术

半导体元件为了达到降低成本及简化工艺步骤的需求，将晶胞区(memory cell)与周边区(periphery cell)的元件整合在同一芯片上已逐渐成为一种趋势，例如将闪存与逻辑元件整合在同一芯片上，则称之为嵌入式闪存。

一般而言，逻辑元件使用硅化钴工艺以降低阻值并提升元件效能。随着设计准则因半导体构件尺寸的缩小而逐渐减小时，闪存的字元线至源极/漏极的距离亦缩减，此时若使用硅化钴工艺，可能会发生字元线至源极/漏极的漏电现象。因此，目前尚无一种可以制作出兼顾两者效能的嵌入式闪存的方法。

发明内容

有鉴于此，本发明的目的在于提供一种嵌入式闪存的制造方法，可以在保持逻辑元件的效能的情况下，避免闪存的字元线至源极/漏极的漏电现象。

本发明提供一种嵌入式闪存的字元线的制造方法。提供具有晶胞区与周边区的基底，多个隔离结构配置于基底中并分别具有从基底突出的多个突起部，相邻突起部之间配置有一介电图案。移除晶胞区上的部分介电图案，以于相邻突起部之间形成一第一开口。于晶胞区的第一开口之间形成第一导体层。移除周边区上的介电图案，以于相邻突起部之间形成一第二开口。于周边区的基底上依序形成绝缘层及第二导体层，以填入第二开口中。移除晶胞区的各突起部的一部分。于晶胞区与周边区的基底上依序形成绝缘材料层、第三导体材料层、第一金属硅化物材料层及掩模材料层。进行至少一图案化工艺，以于晶胞区上形成多个第一栅极结构以及于周边区上形成至少一第二栅极结构。于第一栅极结构之间的基底上、第二栅极结构的顶面上、及第二栅极结构的两侧的基底上形成第二金属硅化物层。

在本发明的一实施例中，各第一栅极结构包括依序配置在基底上的穿隧氧化层、浮置栅极、绝缘层、控制栅极、第一金属硅化物层及掩模层，且第二栅极结构包括依序配置在基底上的栅极氧化层及栅极。

本发明的有益效果在于，基于上述，在本发明的嵌入式闪存中，由于晶胞区的栅极结构的上部为掩模层，因此用于周边区的硅化钴工艺并不会发生于栅极结构的顶部。所以，晶胞区的字元线至源极/漏极的漏电现象不会发生而降低闪存的效能。另一方面，周边区的逻辑元件中使用硅化钴工艺可以降低阻值并提升元件效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H和图1I为根据本发明一实施例所绘示的嵌入式闪存的剖面示意图。

图2为图1F的俯视示意图。

其中，附图标记说明如下：

100：基底

100a：晶胞区

100b：周边区

101：隔离结构

101a、101b：突起部

102：介电图案

103：氧化物图案

103a：穿隧氧化层

104：第一开口

105：氮化物图案

106：第一导体层

106a：浮置栅极

107：第一导体材料层

108：第二开口

110：绝缘层

110a：栅极氧化层

112：第二导体层

112a：栅极

114：绝缘材料层

114a：绝缘层

116：第三导体材料层

116a：控制栅极

118：第一金属硅化物材料层

118a：第一金属硅化物层

120：掩模材料层

120a：掩模层

122：第一栅极结构

124：第二栅极结构

126：第一间隙壁

128：第二间隙壁

130：第二金属硅化物层

132：氮化硅图案

134：介电层

136：开口

138：金属层

具体实施方式

图1A至图1I为根据本发明一实施例所绘示的嵌入式闪存的剖面示意图。

首先，请参照图1A，提供基底100。基底100例如是硅基底，具有晶胞区100a与周边区100b。多个隔离结构101配置于基底100中并分别具有从基底100突出的多个突起部101a。隔离结构101例如是浅沟渠隔离(STI)结构。相邻突起部101a之间配置有一介电图案102。各介电图案102包括氧化物图案103及位于氧化物图案上的氮化物图案105。氧化物图案103的材料例如是氧化硅。氮化物图案105的材料例如是氮化硅。形成上述结构的方法包括于基底100上形成多个介电图案102。然后，以介电图案102为掩模，移除部分基底100，以于基底100中形成多个沟渠。接着，于基底100上形成氧化硅层以填入沟渠中。之后，移除部分氧化硅层直到露出介电图案102的表面。

继之，请参照图1B，移除晶胞区100a上的部分介电图案102，以于相邻突起部101a之间形成一第一开口104。具体言之，移除晶胞区100a上的部分介电图案102为移除晶胞区100a上的氮化物图案105。上述移除步骤包括于基底100上形成图案化光阻层。然后，图案化光阻层为掩模，进行蚀刻工艺来移除晶胞区100a上的氮化物图案105，并留下晶胞区100a上的氧化物图案103。之后，于晶胞区100a及周边区100b的基底100上形成第一导体材料层107。第一导体材料层107覆盖晶胞区100a及周边区100b并填入第一开口104中。第一导体材料层107的材料例如是多晶硅，且其形成方法包括进行化学气相沉积工艺。

接着，请参照图1C，移除周边区100b上的第一导体材料层107，以及移除晶胞区100a上的部分第一导体材料层107直到暴露出突起部101a的顶面。因此，于晶胞区100a的第一开口104之间形成第一导体层106。上述移除步骤例如是进行蚀刻工艺或化学机械研磨工艺。

之后，请参照图1D，移除周边区100b上的介电图案102，以于相邻突起部101a之间形成一第二开口108。第二开口108暴露出周边区100b的部分基底100。上述移除步骤包括于基底100上形成仅覆盖晶胞区100a的图案化光阻层。然后，以图案化光阻层为掩模，进行蚀刻工艺来移除周边区100b上的介电图案102。

继之，于周边区100b的基底100上依序形成绝缘层110及第二导体层112，以填入第二开口108中。形成绝缘层110及第二导体层112的方法包括形成仅覆盖晶胞区100a的氮化硅层。然后，进行热氧化法，以于周边区100b的露出的基底100上形成绝缘层110。绝缘层110例如为氧化硅层。接着，于晶胞区100a及周边区100b的基底100上依序形成第二导体材料层及图案化光阻层。第二导体材料层例如为多晶硅层，且其形成方法包括进行化学气相沉积工艺。之后，以图案化光阻层为掩模，移除晶胞区100a上的第二导体材料层。继之，移除覆盖晶胞区100a的氮化硅层。

然后，请参照图1E，移除晶胞区100a的各突起部101a的一部分。上述移除步骤包括于基底100上选择性地形成覆盖周边区100b的图案化光阻层。然后，进行回蚀刻工艺，以移除晶胞区100a的各突起部101a的一部分。因此，于晶胞区100a上形成具有突起部101b的隔离结构101。

接着，于晶胞区100a与周边区100b的基底100上依序形成绝缘材料层114、第三导体材料层116、第一金属硅化物材料层118及掩模材料层120。绝缘材料层114例如为ONO复合层。第三导体层116例如为多晶硅层。第一金属硅化物材料层118例如为硅化钨层。掩模材料层120例如为氮化硅层。上述堆叠层的形成方法包括各自进行化学气相沉积工艺。

之后，请参照图1F，进行至少一图案化工艺，以于晶胞区100a上形成多个第一栅极结构122以及于周边区100b上形成至少一第二栅极结构124。各第一栅极结构122包括依序配置在基底100上的穿隧氧化层103a、浮置栅极106a、绝缘层114a、控制栅极116a、第一金属硅化物层118a及掩模层120a。第二栅极结构124包括依序配置在基底100上的栅极氧化层110a及栅极112a。由于晶胞区100a与周边区100b上所形成的堆叠膜层不同，因此需进行至少一次的图案化工艺来形成第一栅极结构122及第二栅极结构124。举例来说，第一次图案化工艺可以移除周边区100b上的绝缘材料层114、第三导体材料层116、第一金属硅化物材料层118及掩模材料层120；第二次图案化工艺可以对晶胞区100a上的堆叠膜层进行图案化；且第三次图案化工艺可以对周边区100b上的堆叠膜层进行图案化。

图2为图1F的俯视示意图，其具有I-I′剖面线及II-II′剖面线，图1F是沿图2的I-I′剖面线所绘示，图1G是沿图2的II-II′剖面线所绘示。为清楚说明起见，图2仅绘示晶胞区100a的浮置栅极106a与控制栅极116a，以及周边区100b的栅极112a。特别要说明的是，在图1G中是以于周边区100b上形成一个第二栅极结构124为例来说明的，但本发明并不以此为限。本领域的技术人员应了解，周边区100b上可具有高压元件区及低压元件区，且形成于高压元件区及低压元件区上的栅极氧化层可具有不同的厚度。

上述图1A至图1F是依I-I′剖面线绘示，以下则藉依II-II′剖面线绘示的图1G、1H至图1I进行后续说明。

请参照图1H，于各第一栅极结构122及第二栅极结构124的侧壁上分别形成第一间隙壁126及第二间隙壁128。各第一间隙壁126与第二间隙壁128的厚度不同。在一实施例中，第二间隙壁128的厚度大于各第一间隙壁126的厚度。各第一间隙壁126与第二间隙壁128可各自为单层结构，或由多种不同材料形成的多层结构。形成第一间隙壁126与第二间隙壁128的方法为本领域的技术人员所熟知，于此不再赘述。

然后，于第一栅极结构122之间的基底100上、第二栅极结构124的顶面上、及第二栅极结构124的两侧的基底100上形成第二金属硅化物层130。第二金属硅化物层130的形成方法于基底100上溅镀金属层。金属层的材料例如是钴。继之，进行一退火处理，使得部分钴层与硅反应形成第二金属硅化物层130。之后，移除未反应的金属层。

本发明的第一金属硅化物层118a的材料包括硅化钨，而第二金属硅化物层130的材料包括硅化钴。于周边区100a的逻辑元件中使用硅化钴工艺可以降低阻值并提升元件效能。此时，由于晶胞区100a的第一栅极结构122的上部为掩模层120a，因此硅化钴工艺并不会发生于第一栅极结构122的顶部。所以，晶胞区100a的字元线至源极/漏极的漏电现象不会于后续自我对准窗(self-aligned contact)工艺中发生而影响闪存的可靠性。另外，于晶胞区102a中，控制栅极116a上方配置有第一金属硅化物层118a，也可以降低作为字元线的控制栅极116a的阻值。

接下来，进行包括沉积、光刻、蚀刻等多次半导体工艺，以完成本发明的嵌入式闪存，如图1I所示。图1H至图1I中间未描述的步骤为本领域的技术人员所熟知，于此不再赘述。

请参照图1I，于晶胞区100a的各第一栅极结构122的顶面上形成一氮化硅图案132。于周边区100b的基底100上形成介电层134。介电层134可以是单层或多层结构。介电层134覆盖第二栅极结构124且具有一开口136暴露出第二栅极结构124的一侧的部分基底100。于基底100上还形成金属层138，以填入第一栅极结构122之间的间隙中与开口136中，且金属层138与第二金属硅化物层130电性连接。金属层138例如是钨层。此外，于晶胞区100a上，金属层138的顶面与氮化硅图案132的顶面大致共平面。于晶胞区100a上的金属层138作为位元线层。于周边区102b上的金属层138作为导电插塞。至此，完成本发明的嵌入式闪存的制作。

综上所述，在本发明的嵌入式闪存中，由于晶胞区的栅极结构的上部为掩模层，因此用于周边区的硅化钴工艺并不会发生于栅极结构的顶部。所以，晶胞区的字元线至源极/漏极的漏电现象不会发生而降低闪存的效能。另一方面，周边区的逻辑元件中使用硅化钴工艺可以降低阻值并提升元件效能。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种嵌入式闪存的制造方法，其特征在于，该嵌入式闪存的制造方法包括：

提供具有一晶胞区与一周边区的一基底，多个隔离结构配置于所述基底中并分别具有从所述基底突出的多个突起部，相邻突起部之间配置有一介电图案；

移除所述晶胞区上的部分所述介电图案，以于相邻突起部之间形成一第一开口；

于所述晶胞区的所述第一开口之间形成一第一导体层；

移除所述周边区上的所述介电图案，以于相邻突起部之间形成一第二开口：

于所述周边区的所述基底上依序形成一绝缘层及一第二导体层，以填入所述第二开口中；

移除所述晶胞区的各突起部的一部分；

于所述晶胞区与所述周边区的所述基底上依序形成一绝缘材料层、一第三导体材料层、一第一金属硅化物材料层及一掩模材料层；

进行至少一图案化工艺，以于所述晶胞区上形成多个第一栅极结构以及于所述周边区上形成至少一第二栅极结构；以及

于所述多个第一栅极结构之间的所述基底上、所述第二栅极结构的顶面上、以及所述第二栅极结构的两侧的所述基底上形成一第二金属硅化物层。

2.如权利要求1所述的嵌入式闪存的制造方法，其特征在于，所述第一金属硅化物材料层与所述第二金属硅化物层的材料不同。

3.如权利要求2所述的嵌入式闪存的制造方法，其特征在于，所述第一金属硅化物材料层的材料包括硅化钨。

4.如权利要求2所述的嵌入式闪存的制造方法，其特征在于，所述第二金属硅化物层的材料包括硅化钴。

5.如权利要求1所述的嵌入式闪存的制造方法，其特征在于，各介电图案包括一氧化物图案及位于所述氧化物图案上的一氮化物图案，且移除所述晶胞区上的部分所述介电图案为移除所述晶胞区上的所述氮化物图案。

6.如权利要求1所述的嵌入式闪存的制造方法，其特征在于，各第一栅极结构包括依序配置在所述基底上的一穿隧氧化层、一浮置栅极、一绝缘层、一控制栅极、一第一金属硅化物层及一掩模层，且所述第二栅极结构包括依序配置在所述基底上的一栅极氧化层及一栅极。

7.如权利要求1所述的嵌入式闪存的制造方法，其特征在于，于所述晶胞区的所述所述第一开口之间形成所述第一导体层的方法包括：

于所述晶胞区及所述周边区的所述基底上形成一第一导体材料层；以及

移除所述周边区上的所述第一导体材料层，以及移除所述晶胞区上的部分所述第一导体材料层直到暴露出所述多个突起部的顶面。

8.如权利要求1所述的嵌入式闪存的制造方法，其特征在于，于进行所述图案化工艺之后以及形成所述第二金属硅化物层之前，还包括于各第一栅极结构及所述第二栅极结构的侧壁上分别形成一第一间隙壁及一第二间隙壁。

9.如权利要求8所述的嵌入式闪存的制造方法，其特征在于，各第一间隙壁与所述第二间隙壁的厚度不同。

10.如权利要求1所述的嵌入式闪存的制造方法，其特征在于，于形成所述第二金属硅化物层之后，还包括于所述晶胞区的所述第一栅极结构之间的间隙中形成一金属层，且所述金属层与所述第二金属硅化物层电性连接。