TWI539520B - 記憶體元件及其形成方法與半導體元件的形成方法 - Google Patents

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Description

記憶體元件及其形成方法與半導體元件的形成方法 【相關申請案】
本申請案主張2014年1月8日申請的美國暫時專利申請案第61/925,187號的優先權，所述申請案之整個內容以引用之方式併入本文中參考。
本發明是有關於一種半導體元件及其形成方法，且特別是有關於一種記憶體元件及其形成方法。
非揮發性記憶體元件因其可重複進行資料存入、讀取及抹除等動作之特性，以及存入的資料在斷電後仍續存之優點，所以已成為個人電腦和消費性電子產品所廣泛採用的一種記憶體元件。
隨著半導體技術邁入深次微米或奈米世代，元件的尺寸因應縮小以符合高密度產品的需求。然而，在習知的製程中，記憶體元件的浮置閘極是藉由單一光罩來定義，因此邊角圓化(edge rounding)現象非常嚴重。此外，浮置閘極與選擇閘極之間的距離是基於間隔規則(spacing rule)來設計，因為浮置閘極與選擇閘極通常是藉由相同的光罩在相同的圖案化製程中所形成。上述邊角圓化現象以及間隔規則限制了記憶體元件的尺寸縮小。
有鑑於此，本發明提供一種記憶體元件及其形成方法，其中採用疊加規則(overlay rule)取代間隔規則來設計浮置閘極與選擇閘極之間的距離，使得元件尺寸可大幅減小以符合客戶需求。
本發明提供一種記憶體元件的形成方法。於基底上形成第一導體層。圖案化所述第一導體層，以於所述第一導體層中形成至少二溝渠，其中所述溝渠沿第一方向延伸。於所述溝渠的表面上以及所述第一導體層的表面上形成絕緣層。於所述絕緣層上形成第二導體層。圖案化所述第二導體層，以形成至少一控制閘極，所述控制閘極沿第二方向延伸，所述第二方向不同於所述第一方向。圖案化所述第一導體層，以形成至少一浮置閘極以及選擇閘極，所述至少一浮置閘極位於所述控制閘極下方，且所述選擇閘極鄰近所述控制閘極。
在本發明的一實施例中，圖案化所述第一導體層以形成所述溝渠的步驟包括：於所述第一導體層上形成第一光阻層；使用所述第一光阻層為罩幕，移除所述第一導體層的第一部分；以及移除所述第一光阻層。
在本發明的一實施例中，圖案化所述第二導體層以形成所述控制閘極的步驟包括：於所述第二導體層上形成硬罩幕層以及第二光阻層；使用所述第二光阻層為罩幕，移除部分所述硬罩幕層、部分所述第二導體層以及部分所述絕緣層，以於所述第一導體層上形成至少一堆疊結構，其中所述堆疊結構包括由下而上之閘間絕緣層、所述控制閘極以及硬罩幕圖案；以及移除所述第二光阻層。
在本發明的一實施例中，所述方法更包括於所述堆疊結構的側壁上形成第一間隙壁。
在本發明的一實施例中，圖案化所述第一導體層以形成所述浮置閘極以及所述選擇閘極的步驟包括：於鄰近所述堆疊結構的所述第一導體層上形成第三光阻層；使用所述硬罩幕圖案以及所述第一間隙壁為罩幕，移除所述第一導體層的第二部分，以形成所述控制閘極下方的所述浮置閘極；使用所述第三光阻層為罩幕，移除所述第一導體層的第三部分，以形成鄰近所述控制閘極的所述選擇閘極；以及移除所述第三光阻層。
在本發明的一實施例中，於形成所述第一導體層的步驟之前，所述方法更包括於所述基底上形成介面層。
在本發明的一實施例中，於圖案化所述第一導體層以形成所述浮置閘極以及所述選擇閘極的步驟之後，所述方法更包括於所述基底中形成多個摻雜區。
在本發明的一實施例中，所述浮置閘極以及摻雜區具有不同導電類型。
在本發明的一實施例中，所述絕緣層包括單層或多層結構。
本發明另提供一種半導體元件的形成方法。於材料層中形成至少二溝渠，所述溝渠沿第一方向延伸。於所述材料層上形成至少一條狀圖案，所述條狀圖案沿第二方向延伸，且所述第二方向不同於所述第一方向。使用所述條狀圖案為罩幕，移除所述材料層的一部分，且同時移除所述材料層的另一部分。
在本發明的一實施例中，所述材料層以及條狀圖案中的每一者的材料包括導體材料。
在本發明的一實施例中，所述材料層以及條狀圖案藉由絕緣層互相分開。
在本發明的一實施例中，使用光阻層為罩幕，移除所述材料層的所述另一部分。
本發明又提供一種記憶體元件，其包括控制閘極、多個浮置閘極、閘間絕緣層以及選擇閘極。控制閘極配置於基底上。多個浮置閘極配置於所述控制閘極與所述基底之間，其中各浮置閘極的寬度大於所述控制閘極的寬度。閘間絕緣層配置於所述控制閘極與各浮置閘極之間。選擇閘極配置於鄰近所述控制閘極的所述基底上。
在本發明的一實施例中，所述記憶體元件更包括多個穿隧介電層、閘介電層以及多個摻雜區。多個穿隧介電分別配置於所述浮置閘極與所述基底之間。閘介電層配置於所述選擇閘極與所述基底之間。多個摻雜區配置於鄰近所述浮置閘極以及所述選擇閘極的所述基底中。
在本發明的一實施例中，所述浮置閘極以及所述摻雜區具有不同導電類型。
在本發明的一實施例中，所述浮置閘極與所述選擇閘極之間的所述基底中不存在摻雜區。
在本發明的一實施例中，所述記憶體元件更包括間隙壁，其配置於所述浮置閘極上以及所述控制閘極的側壁上。
在本發明的一實施例中，所述控制閘極更延伸至兩個相鄰的所述浮置閘極之間的間隙中。
在本發明的一實施例中，所述閘間絕緣層為單層或多層結構。
基於上述，根據本發明的方法，藉由三個光罩而非單一光罩來定義各浮置閘極，因此不會觀察到習知的邊角圓化現象。此外，相鄰的浮置閘極以及選擇閘極是基於疊加規則而非間隔規則來設計，因此記憶體元件的尺寸可大幅減小。在本發明中，僅僅需要三個光罩來定義浮置閘極、控制閘極以及選擇閘極，因此製造成本可大幅減少，且可輕易具備競爭優勢。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20‧‧‧記憶體元件
100‧‧‧基底
101‧‧‧淺溝渠隔離結構
102‧‧‧介面層
102a‧‧‧穿隧介電層
102b‧‧‧閘介電層
103‧‧‧主動區
104‧‧‧第一導體層
104a‧‧‧浮置閘極
104b‧‧‧選擇閘極
105‧‧‧離子植入製程
106‧‧‧第一光阻層
107‧‧‧開口圖案
108‧‧‧溝渠
110‧‧‧絕緣層
110a‧‧‧閘間絕緣層
112‧‧‧第二導體層
112a‧‧‧控制閘極
114‧‧‧硬罩幕層
114a‧‧‧硬罩幕圖案
116‧‧‧第二光阻層
118‧‧‧堆疊結構
120‧‧‧第一間隙壁
122‧‧‧第三光阻層
124a~124c‧‧‧摻雜區
126‧‧‧第二間隙壁
128‧‧‧第三間隙壁
130‧‧‧接觸插塞
圖1為依照本發明一實施例所繪示的一種記憶體元件的上視示意圖。
圖2A至圖2G為圖1之沿I-I’線以及II-II’線之一種記憶體元 件的形成方法的剖面示意圖。
圖2G-1為依照本發明另一實施例所繪示的一種記憶體元件的剖面示意圖。
圖3為圖2B之步驟的第一光阻層的上視示意圖。
圖4為圖2C之步驟的第二光阻層的上視示意圖。
圖5為圖2F之步驟的第三光阻層的上視示意圖。
圖1為依照本發明一實施例所繪示的一種記憶體元件的上視示意圖，其中為清楚以及方便說明起見，僅僅繪示出多個主動區、多個浮置閘極、一個控制閘極以及一個選擇閘極。圖2A至圖2G為圖1之沿I-I’線以及II-II’線之一種記憶體元件的形成方法的剖面示意圖。
請參照圖2A，提供基底100。基底100可為半導體基底，例如矽基底。基底100中具有至少二淺溝渠隔離(STI)結構101。一個主動區103定義於兩個相鄰的SIT結構101之間，如圖1所示。在一實施例中，基底100可為於主動區103中具有第二導電型井區(未繪示)的第一導電型基底。第一導電型基底可為P型基底，且第二導電型井區可為N型井區。
接著，於基底100上依序形成介面層102以及第一導體層104。介面層102的材料包括氧化矽，且其形成方法包括進行熱氧化製程。第一導體層104的材料包括多晶矽、金屬或其組合，且其形成方法包括進行沉積製程(例如CVD)。然後，進行離子植入製 程105以摻雜第一導體層104。在一實施例中，以第二導電型摻質(例如N型摻質)對第一導體層104進行摻雜。
請參照圖2B，經由使用第一光罩(未繪示)的第一微影製程，於第一導體層104上形成第一光阻層106。第一光罩可稱為「浮置閘極光罩」。圖3為第一光阻層106的上視示意圖。第一光阻層106中具有開口圖案107。接著，使用第一光阻層106為罩幕，移除第一導體層104的第一部分，以於第一導體層104中形成溝渠108。具體言之，將第一光阻層106的開口圖案107轉移至第一導體層104，因而於第一導體層104中形成溝渠108。接著，移除第一光阻層106。根據上述圖2B的步驟，圖案化第一導體層104，以於第一導體層104中形成至少二溝渠108。溝渠108沿第一方向(例如X-方向)延伸。
請參照圖2C，於溝渠108的表面以及第一導體層104的表面上形成絕緣層110。絕緣層110可為單層或多層結構。在一實施例中，絕緣層110可為單層之氧化矽層。在另一實施例中，絕緣層110可為包括底氧化物層、氮化物層以及頂氧化物層的ONO複合層。形成絕緣層110的方法包括進行至少一沉積製程(例如CVD)。
接著，於絕緣層110上形成第二導體層112，且第二導體層112填入溝渠108。第二導體層112的材料包括多晶矽、金屬或其組合，且其形成方法包括進行沉積製程(例如CVD)。然後，進行離子植入製程(未繪示)以摻雜第二導體層112。在一實施例中，以第一導電型摻質(例如P型摻質)對第二導體層112進行摻雜。在另一實施例中，可依製程需要，以第二導電型摻質(例如N型摻質)對第二導體層112進行摻雜。
請繼續參照圖2C，於第二導體層112上形成硬罩幕層114。硬罩幕層114的材料包括氮化矽，且其形成方法包括進行沉積製程(例如CVD)。之後，經由使用第二光罩(未繪示)的第二微影製程，於硬罩幕層114上形成第二光阻層116。第二光罩可稱為「控制閘極光罩」。圖4為第二光阻層116的上視示意圖。
請參照圖2D，使用第二光阻層116為罩幕，移除部分硬罩幕層114、部分第二導體層112以及部分絕緣層110，以於第一導體層104上形成至少一堆疊結構118。堆疊結構118包括由下而上之閘間絕緣層110a、控制閘極112a以及硬罩幕圖案114a。值得注意的是，可留下堆疊結構118外之絕緣層110的一部分以保護下伏層(underlying layers)，例如第一導體層104。在一實施例中，當絕緣層110為單層之氧化矽層時，堆疊結構118外之絕緣層110的約一半厚度被移除，而將絕緣層110的留下部分作為保護層。在另一實施例中，當絕緣層110為ONO複合層時，堆疊結構118外之頂氧化物層以及氮化物層被移除，而留下底氧化物層作為保護層。
根據上述圖2C以及圖2D的步驟，圖案化第二導體層112以形成至少一控制閘極112a，且控制閘極112a沿第二方向(例如Y-方向)延伸，第二方向不同於第一方向。在此實施例中，第二方向垂直於第一方向，但本發明並不以此為限。
請參照圖2E，於堆疊結構118的側壁上形成第一間隙壁120。第一間隙壁120用以保護閘間絕緣層110a以及控制閘極112a。第一間隙壁120的材料包括氧化矽。形成第一間隙壁120的方法包括先於基底100上形成間隙壁材料層(未繪示)，接著經由非等向蝕刻製程移除部分間隙壁材料層。在一實施例中，於形成第一間 隙壁120的期間，也可同時移除堆疊結構118外之絕緣層110的留下部分。
請參照圖2F，於鄰近堆疊結構118的第一導體層104上形成第三光阻層122。第三光阻層122裸露出形成有控制閘極112a的區域。經由使用第三光罩(未繪示)的第三微影製程來形成第三光阻層122。第三光罩可稱為「選擇閘極光罩」。圖5為第三光阻層122的上視示意圖。接著，使用硬罩幕圖案114a以及第一間隙壁120為罩幕，移除第一導體層104的第二部分，以形成控制閘極112a下方的浮置閘極104a。同時，使用第三光阻層122為罩幕，移除第一導體層104的第三部分，以形成鄰近控制閘極112a的選擇閘極104b。接著，移除第三光阻層122。根據上述圖2F的步驟，圖案化第一導體層104以形成至少一浮置閘極104a以及選擇閘極104b，浮置閘極104a位於控制閘極112a下方，且選擇閘極104b鄰近控制閘極112a。另外，在第一導體層104的圖案化步驟期間，可同時圖案化介面層102以形成穿隧介電層102a以及閘介電層102b，穿隧介電層102a位於浮置閘極104a下方，且閘介電層102b位於選擇閘極104b下方。此處，穿隧介電層102a、浮置閘極104a、閘間絕緣層110a以及控制閘極112a形成記憶胞電晶體(例如ETOX電晶體)，而閘介電層102b以及選擇閘極104b形成選擇電晶體。本實施例的記憶體元件10可視為包括記憶胞電晶體以及選擇電晶體的兩電晶體(two-transistor；2T)結構。
請參照圖2G，於鄰近浮置閘極104a以及選擇閘極104b的基底100中形成多個摻雜區124a~124c。具體言之，一個摻雜區(即摻雜區124a)配置於鄰近記憶胞電晶體的基底100中，且另一 個摻雜區(即摻雜區124b)配置於鄰近選擇電晶體的基底100中。在一實施例中，選擇電晶體以及記憶胞電晶體共用一個摻雜區(即摻雜區124c)，如圖2G所示。在另一實施例中，當記憶胞電晶體配置於夠接近選擇電晶體時，記憶胞電晶體與選擇電晶體之間不需要設置摻雜區，如圖2G-1所示。形成摻雜區124a~124c的方法包括進行離子植入製程。在一實施例中，摻雜區124a~124c包括第一導電型摻質，例如P型摻質。
接著，於記憶胞電晶體的側壁上形成第二間隙壁126，且於選擇電晶體的側壁上形成第三間隙壁128。形成第二間隙壁126以及第三間隙壁128的方法包括先於基底100上形成間隙壁材料層(未繪示)，接著經由非等向蝕刻製程來移除部分間隙壁材料層。至此，完成本發明的記憶體元件10的製作。形成第二間隙壁126以及第三間隙壁128之後的步驟包括形成介電層以覆蓋基底100、於所述介電層中形成與摻雜區124a~124b電性連接的接觸插塞130等步驟，為本領域具有通常知識者已知，於此不在贅述。
在此實施例中，N型浮置閘極以及P型摻雜區被提供為具有不同導電類型，會導致較高的臨界電壓(threshold voltage)。因此，通道寬度可被設計得較短，以補償較高的臨界電壓。以此種方式，可有效減小元件尺寸，進而得到高密度的產品。
在本發明的記憶體元件中，藉由三個光罩(即圖2B的第一光罩、圖2C的第二光罩以及圖2F的第三光罩)而非單一光罩來定義各浮置閘極104a，因此不會觀察到習知的邊角圓化現象。此外，由於相鄰的浮置閘極104a以及選擇閘極104b是藉由不同的光罩所形成，因此浮置閘極104a與選擇閘極104b之間的距離可基於 疊加規則而非間隔規則來設計。如此一來，記憶體元件的尺寸可大幅減小。
在上述實施例中，是以第一導電型為P型且第二導電型為N型作為實例來說明之，但並不用以限定本發明。在另一實施例中，第一導電型可為N型，且第二導電型可為P型。
本發明更提供一種半導體元件的形成方法，其包括於材料層(例如圖2B的第一導體層104)中形成至少二溝渠(例如圖2B的溝渠108)，所述溝渠沿第一方向延伸；於所述材料層上形成至少一條狀圖案(例如圖2D控制閘極112a)，所述條狀圖案沿第二方向延伸，第二方向不同於第一方向；以及，使用所述條狀圖案為罩幕以移除所述材料層的一部分，且使用光阻層(例如圖2F的第三光阻層122)為罩幕，同時移除所述材料層的另一部分。在一實施例中，所述材料層以及所述條狀圖案中的每一者的材料包括導體材料，例如多晶矽、金屬或其組合。此外，所述材料層以及所述條狀圖案藉由絕緣層(例如閘間絕緣層110a)互相分開。
在上述實施例中，半導體元件的形成方法是用來製作記憶體元件，但本發明並不以此為限。可應用此方法來製作其他合適的半導體元件，只要設計者欲以疊加規則取代間隔規則來定義相同層上的相鄰圖案。
以下，將參照圖1以及圖2G來描述本發明的記憶體元件結構。記憶體元件10包括基底100、控制閘極112a、多個浮置閘極104a、閘間絕緣層110a以及選擇閘極104b。控制閘極112a配置於基底100上。各浮置閘極104a配置於控制閘極112a與基底100之間，其中各浮置閘極104a的寬度W1大於控制閘極112a的寬度W2。在一 實施例中，記憶體元件10更包括第一間隙壁120，且第一間隙壁120配置於浮置閘極104a上以及控制閘極112a的側壁上。閘間絕緣層110a配置於控制閘極112a與各浮置閘極104a之間。閘間絕緣層110a為單層或多層結構。選擇閘極104b配置於鄰近控制閘極112a的基底100上。
記憶體元件10可更包括多個穿隧介電層102a、閘介電層102b以及多個摻雜區124a~124c。穿隧介電層102a分別配置於浮置閘極104a與基底100之間。閘介電層102b配置於選擇閘極104b與基底100之間。在一實施例中，穿隧介電層102a以及閘介電層102b是由相同材料所形成，且具有相同厚度。摻雜區124a~124c配置於鄰近浮置閘極104a以及選擇閘極104b的基底100中。在一實施例中，相鄰的浮置閘極104a以及選擇閘極104b共用一個位於兩者之間的摻雜區124c，如圖2G所示。在另一實施例中，相鄰的浮置閘極104a與選擇閘極104b之間的基底100中並未存在摻雜區，如圖2G-1所示。
此外，浮置閘極104a以及摻雜區124a~124c具有不同導電類型。此種配置有利於進一步地減少元件尺寸。另外，控制閘極112a更延伸至兩個相鄰的浮置閘極104a之間的間隙中。由於浮置閘極以及控制閘極之間的接觸面積增加，記憶體元件的閘極耦合率(gate coupling ratio；GCR)也會增加。因此，記憶體的操作電壓可降低，且元件效率可提升。
綜上所述，在本發明的方法中，藉由三個光罩而非單一光罩來定義各浮置閘極，因此不會觀察到習知的邊角圓化現象，且可使主動區至浮置閘極的最短距離最小化。此外，相鄰的浮置 閘極以及選擇閘極是藉由不同的光罩來形成，且浮置閘極以及選擇閘極是基於疊加規則而非間隔規則來設計，因此記憶體元件的尺寸可大幅減小，進而得到高密度的產品。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
101‧‧‧淺溝渠隔離結構
102a‧‧‧穿隧介電層
102b‧‧‧閘介電層
104a‧‧‧浮置閘極
104b‧‧‧選擇閘極
108‧‧‧溝渠
110a‧‧‧閘間絕緣層
112a‧‧‧控制閘極
114a‧‧‧硬罩幕圖案
118‧‧‧堆疊結構
120‧‧‧第一間隙壁
122‧‧‧第三光阻層

Claims (15)

  1. 一種記憶體元件的形成方法，包括：於基底上形成第一導體層；圖案化所述第一導體層，以於所述第一導體層中形成至少二溝渠，其中所述溝渠沿第一方向延伸；於所述溝渠的表面上以及所述第一導體層的表面上形成絕緣層；於所述絕緣層上形成第二導體層；圖案化所述第二導體層，以形成至少一控制閘極，所述控制閘極沿第二方向延伸，所述第二方向不同於所述第一方向；以及圖案化所述第一導體層，以形成至少一浮置閘極以及選擇閘極，所述浮置閘極位於所述控制閘極下方，且所述選擇閘極鄰近所述控制閘極。
  2. 如申請專利範圍第1項所述的記憶體元件的形成方法，其中圖案化所述第一導體層以形成所述溝渠的步驟包括：於所述第一導體層上形成第一光阻層；使用所述第一光阻層為罩幕，移除所述第一導體層的第一部分；以及移除所述第一光阻層。
  3. 如申請專利範圍第1項所述的記憶體元件的形成方法，其中圖案化所述第二導體層以形成所述控制閘極的步驟包括：於所述第二導體層上形成硬罩幕層以及第二光阻層；使用所述第二光阻層為罩幕，移除部分所述硬罩幕層、部分所述第二導體層以及部分所述絕緣層，以於所述第一導體層上形 成至少一堆疊結構，其中所述堆疊結構包括由下而上之閘間絕緣層、所述控制閘極以及硬罩幕圖案；以及移除所述第二光阻層。
  4. 如申請專利範圍第3項所述的記憶體元件的形成方法，更包括於所述堆疊結構的側壁上形成第一間隙壁。
  5. 如申請專利範圍第4項所述的記憶體元件的形成方法，其中圖案化所述第一導體層以形成所述浮置閘極以及所述選擇閘極的步驟包括：於鄰近所述堆疊結構的所述第一導體層上形成第三光阻層；使用所述硬罩幕圖案以及所述第一間隙壁為罩幕，移除所述第一導體層的第二部分，以形成所述控制閘極下方的所述浮置閘極；使用所述第三光阻層為罩幕，移除所述第一導體層的第三部分，以形成鄰近所述控制閘極的所述選擇閘極；以及移除所述第三光阻層。
  6. 如申請專利範圍第1項所述的記憶體元件的形成方法，於形成所述第一導體層的步驟之前，更包括於所述基底上形成介面層。
  7. 如申請專利範圍第1項所述的記憶體元件的形成方法，於圖案化所述第一導體層以形成所述浮置閘極以及所述選擇閘極的步驟之後，更包括於所述基底中形成多個摻雜區。
  8. 如申請專利範圍第7項所述的記憶體元件的形成方法，其中所述浮置閘極以及所述摻雜區具有不同導電類型。
  9. 如申請專利範圍第8項所述的記憶體元件的形成方法， 其中所述絕緣層包括單層或多層結構。
  10. 一種記憶體元件，包括：控制閘極，配置於基底上；多個浮置閘極，配置於所述控制閘極與所述基底之間，其中各浮置閘極的寬度大於所述控制閘極的寬度；閘間絕緣層，配置於所述控制閘極與各浮置閘極之間；以及選擇閘極，配置於鄰近所述控制閘極的所述基底上，其中所述控制閘極更延伸至兩個相鄰的所述浮置閘極之間的間隙中。
  11. 如申請專利範圍第10項所述的記憶體元件，更包括：多個穿隧介電層，分別配置於所述浮置閘極與所述基底之間；閘介電層，配置於所述選擇閘極與所述基底之間；以及多個摻雜區，配置於鄰近所述浮置閘極以及所述選擇閘極的所述基底中。
  12. 如申請專利範圍第11項所述的記憶體元件，其中所述浮置閘極以及所述摻雜區具有不同導電類型。
  13. 如申請專利範圍第10項所述的記憶體元件，更包括間隙壁，其配置於所述浮置閘極上以及所述控制閘極的側壁上。
  14. 如申請專利範圍第10項所述的記憶體元件，其中所述閘間絕緣層為單層或多層結構。
  15. 一種記憶體元件，包括：控制閘極，配置於基底上；多個浮置閘極，配置於所述控制閘極與所述基底之間，其中各浮置閘極的寬度大於所述控制閘極的寬度； 閘間絕緣層，配置於所述控制閘極與各浮置閘極之間；以及選擇閘極，配置於鄰近所述控制閘極的所述基底上，其中所述浮置閘極與所述選擇閘極之間的所述基底中不存在摻雜區。
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