TWI534872B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

非揮發性記憶體由於具有存入之資料在斷電後也不會消失之優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品的正常操作。特別是，快閃記憶體（Flash Memory）由於具有可多次進行資料之存入、讀取、抹除等操作，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

隨著元件積集度的增加，元件尺寸不斷縮小。然而，快閃記憶體並非每一個構件可以持續縮小，而必須維持在一定尺寸。舉例來說，在製造快閃記憶體時，通常會將源極線以及源極接觸窗的尺寸製作得較大於位元線以及汲極接觸窗的尺寸，以降低片電阻。然而，採用此種方法，字元線的佈局相當複雜，字元線在通過源極線時必須設計成彎曲狀，需考量複雜的光學鄰近效應修正問題，因此，其光罩的費用相當高。此外，其製程裕度也非常小，容易造成均勻度不佳等問題。

本發明提出一種記憶元件及其製造方法，可以降低源極線以及源極接觸窗的片電阻。

本發明提出一種記憶元件及其製造方法，所使用的光罩可以不需要進行過於複雜的光學鄰近效應修正。

本發明提出一種記憶元件及其製造方法，可以與現有的製程整合。

本發明提出一種記憶元件的製造方法，包括在基底中形成多數個隔離結構，每一隔離結構在第一方向延伸。在所述基底上形成多數個控制閘極，每一控制閘極在第二方向延伸，所述第一方向與所述第二方向不同。在每一控制閘極下方，任意相鄰的兩個隔離結構之間的所述基底上依序形成穿隧介電層、浮置閘極與閘間介電層。在所述基底的第一區中之所述控制閘極的兩側分別形成第一摻雜區，在所述基底的第二區中之所述控制閘極的兩側分別形成第二摻雜區以及在所述基底的第三區中形成多數個第三摻雜區，其中所述第三區位於第一區與第二區之間。在所述基底上形成罩幕層，所述罩幕層具有相交的第一開口與第二開口。所述第一開口在所述第一方向延伸，至少裸露出部分所述第一摻雜區、部分所述第二摻雜區、部分所述第三摻雜區以及部分所述控制閘極，且所述第二開口在所述第二方向延伸，裸露出所述第三區的所述隔離結構與所述第三摻雜區。移除所述第二開口裸露的所述隔離結構，以在所述基底中形成多數個第一自行對準溝渠。以所述罩幕層為植入罩幕，進行離子植入製程，以形成第一埋入式摻雜區與第二埋入式摻雜區。第一埋入式摻雜區在所述第一方向延伸，位在所述第一開口裸露並通過所述控制閘極下方的所述基底中，電性連接所述第一開口裸露的所述第一摻雜區、所述第二摻雜區以及所述第三摻雜區。第二埋入式摻雜區在所述第二方向延伸，位在所述第二開口裸露的所述第三摻雜區下方的所述基底中以及所述第一自行對準溝渠底部及側壁周圍的所述基底中，且電性連接所述第三摻雜區，所述第一埋入式摻雜區電性連接所述第二埋入式摻雜區。移除所述罩幕層。

依據本發明實施例所述，上述記憶元件的製造方法，更包括在與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第一摻雜區上形成至少一第一源極接觸窗。在與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第二摻雜區上形成至少一第二源極接觸窗。

依據本發明實施例所述，上述第一開口裸露出至少兩個相鄰的第一摻雜區、至少兩個相鄰的第二摻雜區、至少兩個相鄰的第三摻雜區、至少一隔離結構以及部分所述控制閘極，且在進行形成所述第一自行對準溝渠的步驟時，更包括移除所述第一開口裸露的所述隔離結構，以形成多數個第二自行對準溝渠，且所述第一埋入式摻雜區更延伸到所述第二自行對準溝渠底部與側壁周圍的所述基底中。

依據本發明實施例所述，上述記憶元件的製造方法更包括：在所述第一區中，於最靠近第二埋入式摻雜區的所述第二自行對準溝渠上形成一第一源極接觸窗，與所述第一埋入式摻雜區電性連接；以及在所述第二區中，於最靠近第二埋入式摻雜區的所述第二自行對準溝渠上形成一第二源極接觸窗，與所述第一埋入式摻雜區電性連接。

依據本發明實施例所述，上述離子植入製程為傾斜角離子植入製程，其中所述傾斜角離子植入製程之離子植入方向與所述基底的法線的夾角為0度至35度。

本發明還提出一種記憶元件，包括基底，包括一第一區、一第二區與一第三區，其中所述第三區位於所述第一區與所述第二區之間。基底中具有多數個第一自行對準溝渠。第一埋入式摻雜區，在一第一方向延伸，位於部分所述第一區、部分所述第二區與部分所述第三區的所述基底中。第二埋入式摻雜區，在一第二方向延伸，位於所述第一自行對準溝渠底部及側壁周圍的所述第三區的所述基底中，且所述第一埋入式摻雜區與所述第二埋入式摻雜區電性連接，所述第一方向與所述第二方向不同。多數個控制閘極，在所述第二方向延伸，位於所述第二埋入式摻雜區的兩側的所述基底上方，且跨過所述第一埋入式摻雜區。記憶元件還包括多數個浮置閘極、多數個穿隧介電層以及多數個閘間介電層。每一浮置閘極位於所對應的控制閘極與所述基底之間。每一穿隧介電層位於所對應的浮置閘極與所述基底之間。每一閘間介電層位於所對應的浮置閘極與所對應的控制閘極之間。多數個第一摻雜區，在所述第一區中每一所述控制閘極兩側的所述基底中。多數個第二摻雜區，在所述第二區中每一所述控制閘極兩側的所述基底中。多數個第三摻雜區，在所述第三區的所述基底中。所述第一埋入式摻雜區穿過所述控制閘極下方，電性連接部分所述第一摻雜區、部分所述第二摻雜區以及部分所述第三摻雜區，且所述第二埋入式摻雜區電性連接所述第三摻雜區。

依據本發明實施例所述，上述之記憶元件更包括：第一源極接觸窗，在所述第一區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第一摻雜區上；以及第二源極接觸窗，在所述第二區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第二摻雜區上。

依據本發明實施例所述，上述第一埋入式摻雜區電性連接至少兩行相鄰的第一摻雜區、至少兩行相鄰的第二摻雜區以及至少兩個相鄰的第三摻雜區，且更延伸到所述基底中的多數個第二自行對準溝渠底部與側壁周圍的所述基底中，其中所述第二自行對準溝渠在所述第一方向延伸呈一行，位於與所述第一埋入式摻雜區電性連接的所述至少兩行相鄰的第一摻雜區之間、所述至少兩行相鄰的第二摻雜區之間以及至少兩個相鄰的第三摻雜區之間。

依據本發明實施例所述，上述記憶元件更包括：第一源極接觸窗，位於所述第一區中最靠近所述第二埋入式摻雜區的所述第二自行對準溝渠上，與所述第一埋入式摻雜區電性連接；以及第二源極接觸窗，位於所述第二區中最靠近所述第二埋入式摻雜區的所述第二自行對準溝渠上，與所述第一埋入式摻雜區電性連接。

依據本發明實施例所述，上述記憶元件更包括：至少兩個第一源極接觸窗，在所述第一區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述至少兩個相鄰的第一摻雜區上；以及至少兩個一第二源極接觸窗，在所述第二區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述至少兩個相鄰的第二摻雜區上。

本發明之記憶元件及其製造方法，可以降低源極線以及源極接觸窗的片電阻。

本發明之記憶元件及其製造方法，所使用的光罩可以不需要進行過於複雜的光學鄰近效應修正。

本發明之記憶元件及其製造方法，可以與現有的製程整合。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E是依據本發明第一實施例繪示之記憶元件的製造方法之流程的上視圖。圖2A至圖2E是繪示圖1A至圖1E切線II-II的剖面示意圖。圖3A至圖3E是繪示圖1A至圖1E切線III-III的剖面示意圖。圖4A至圖4E是繪示圖1A至圖1E切線IV-IV剖面示意圖。

請參照圖1A，提供基底10。基底10包括第一區102、第二區104與第三區106。第三區106位於第一區102與第二區104之間。基底10例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator, SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物基底例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物（例如是砷化鎵）。基底10中可以形成井區11。井區11具有第一導電型的摻質。在一實施例中，第一導電型的摻質例如是P型摻質。在另一實施例中，第一導電型例如是N型摻質。P型摻質例如硼。N型摻質是例如是磷或砷。

在基底10的井區11中形成在第一方向延伸的多隔離結構12，以定義出多個主動區13。第一方向可以是X方向或Y方向。在本實施例的圖式中，第一方向例如是Y方向。隔離結構12的形成方法可以是淺溝渠隔離法（STI）或深溝渠隔離法（DTI）。隔離結構12的材料為絕緣材料，例如是氧化矽。氧化物例如是旋塗式玻璃（Spin-On Glass, SOG）或高密度電漿氧化物（High Density Plasma, HDP oxide）。

接著，請繼續參照圖1A至4A，在基底10的主動區13上形成在第一方向延伸的穿隧介電層14與導體層16。穿隧介電層14與導體層16的形成方法例如是在基底10上形成穿隧介電材料層與導體材料層，再利用微影與蝕刻製程將穿隧介電材料層與導體材料層圖案化。穿隧介電材料層可以由單材料層構成。單材料層例如是低介電常數材料或是高介電常數材料。低介電常數材料為介電常數低於4的介電材料，例如是氧化矽或氮氧化矽。高介電常數材料為介電常數高於4的介電材料，例如是HfAlO、HfO₂ 、Al₂ O₃ 或Si₃ N₄ 。穿隧介電材料層也可以依據能隙工程理論（Band-gap Engineering (BE) Theory）選擇可以提高注入電流的雙層堆疊結構或是多層堆疊結構。雙層堆疊結構例如是低介電常數材料與高介電常數材料所組成之雙層堆疊結構（以低介電常數材料/高介電常數材料表示），例如是氧化矽/HfSiO、氧化矽/HfO₂ 或是氧化矽/氮化矽。多層堆疊結構例如是低介電常數材料、高介電常數材料以及低介電常數材料所組成之多層堆疊結構（以低介電常數材料/高介電常數材料/低介電常數材料表示），例如是氧化矽/氮化矽/氧化矽或是氧化矽/Al₂ O₃ /氧化矽。穿隧介電材料層的形成方法例如是化學氣相沉積法、原位蒸汽生成法（ISSG）、低壓自由基氧化法（LPRO）或爐管氧化法等來形成。導體層材料層例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法來形成。摻雜多晶矽中的摻質例如是硼。在一實施例中，穿隧介電層14的厚度為80 nm至120 nm；導體層16的厚度為40 nm至120 nm。

請參照圖1B至4B，於基底10上形成在第二方向延伸的閘間介電層18與導體層20，並將導體層16與穿隧介電層14分別圖案化為導體層16a與穿隧介電層14a。導體層16a例如是做為浮置閘極；導體層20例如是做為控制閘極或稱為字元線。第二方向與第一方向不同。第二方向與第一方向可以例如是相互垂直。第二方向可以是Y方向或X方向。在本實施例的圖式中，第二方向例如是Ｘ方向。更具體地說，在基底10上形成閘間介電材料層與導體材料層，再利用微影與蝕刻製程將閘間介電材料層與導體材料層圖案化，以形成閘間介電層18與導體層20。在形成閘間介電層18與導體層20之後，繼續進行蝕刻製程，將導體層16與穿隧介電層14分別圖案化為導體層16a與穿隧介電層14a。在一實施例中，閘間介電材料層例如是由氧化層/氮化層/氧化層（Oxide-Nitride-Oxide, ONO）所構成的複合層，此複合層可為三層或更多層，本發明並不限於此，其形成方法可以是化學氣相沉積法或熱氧化法等。導體材料的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法。導體層20的厚度例如為10 nm至18 nm。

之後，在導體層20兩側的主動區13中形成多個摻雜區22。摻雜區22可以藉由導體層20做為植入罩幕，進行離子植入製程來形成。在一實施例中，基底10與井區11具有第一導電型；摻雜區22具有第二導電型。在一實施例中，第一導電型例如是P型；第二導電型例如是N型。在另一實施例中，第一導電型例如是N型；第二導電型例如是P型。在一示範實施例中，基底10與井區11為具有硼摻質；摻雜區22所植入的摻質例如是磷或砷，摻雜的劑量例如是5´10¹³ /cm² 至2´10¹⁴ /cm² ，植入的能量例如是5KeV至15KeV。在圖1B中，摻雜區22包括在第一區102中摻雜區22a、在第二區104中摻雜區22b以及在第三區106中摻雜區22c。

請參照圖1C至4C，在基底10上形成罩幕層200。罩幕層200具有相交的第一開口202與第二開口204。第一開口202在第一方向延伸，裸露出第一區102中相鄰的兩行摻雜區22a、第二區104中相鄰的兩行摻雜區22b、第三區106中相鄰的兩個摻雜區22c、多個導體層（控制閘極）20及其所圍的隔離結構12。第二開口204在所述第二方向延伸，裸露出位於第三區106中的多個相鄰的摻雜區22c與其所圍的隔離結構12。在一實施例中，第二開口204可以再延伸裸露出部分的導體層（控制閘極）20。罩幕層200的形成方法例如是在基底10上形成光阻層，然後再透過微影製程將光阻層圖案化。

之後，請繼續參照圖1C至4C，以罩幕層200做為蝕刻罩幕，進行非等向性蝕刻（例如是電漿蝕刻）製程，移除第一開口202裸露的隔離結構12，以在基底10中形成多個自行對準溝渠206，裸露出井區11。並且同移除第二開口204裸露的隔離結構12，以在基底10中形成多個自行對準溝渠208，裸露出基底10的井區11。在一實施例中，所述自行對準溝渠206，在第一方向延伸且排成一行；所述的自行對準溝渠208，在第二方向延伸且排成一列。

其後，請繼續參照圖1D至4D，以罩幕層200為植入罩幕，進行離子植入製程210，以形成彼此電性連接的埋入式摻雜區212與埋入式摻雜區214。離子植入製程210例如是傾斜角離子植入製程。傾斜角離子植入製程之離子植入方向與基底10的法線的夾角q例如為0度至35度。離子植入製程210的植入劑量例如為5´10¹³ /cm² 至3´10¹⁴ /cm² 。離子植入製程210的植入能量例如為10K至35KeV。藉由傾斜角離子植入製程可以將摻質植入到自行對準溝渠206底部的井區11中而且還側向植入於自行對準溝渠206側壁的井區11中，使得所形成的埋入式摻雜區212不僅位在第一開口202裸露的自行對準溝渠206底部的井區11中而且還植入到控制閘極20下方的井區11中，以在第一方向連續延伸且與第一開口202所裸露的摻雜區22a、摻雜區22b以及摻雜區22c電性連接。同樣地，埋入式摻雜區214位在第二開口204裸露的摻雜區22c下方的井區11中以及自行對準溝渠208下方的井區11中，在第二方向連續延伸，且與摻雜區22c電性連接。

其後，請參照圖1E至4E，移除罩幕層200。移除罩幕層200的方法可以採用濕式剝除法、乾式剝除法或其組合。之後，在基底10上形成兩個源極接觸窗216a、216b、多個汲極接觸窗218、兩個源極接觸窗220a、220b以及多個汲極接觸窗222。更具體地說，源極接觸窗216a、216b與汲極接觸窗218位於第一區102中。源極接觸窗216a、216b位於最靠近埋入式摻雜區214的兩個摻雜區22a上，且與埋入式摻雜區212電性連接。汲極接觸窗218位於最靠近埋入式摻雜區214的其他的摻雜區22a上，且與埋入式摻雜區212電性不連接。源極接觸窗220a、220b與汲極接觸窗222位於第二區104中。源極接觸窗220a、220b位於最靠近所述埋入式摻雜區214的兩個摻雜區22b上，且與埋入式摻雜區212電性連接。汲極接觸窗222位於最靠近所述埋入式摻雜區214的摻雜區22b上，且與埋入式摻雜區212電性不連接。由於埋入式摻雜區212分別與源極接觸窗216a、216b以及源極接觸窗220a、220b電性連接，因此又稱為源極線（Source Rail）

請參照圖1E至4E，記憶元件包括基底10、井區11、多個穿隧介電層14a、多個導體層（浮置閘極）16a、多個閘間介電層18、多個導體層（控制閘極）20、埋入式摻雜區212、214、摻雜區22a、22b、22c、兩個源極接觸窗216a、216b、兩個源極接觸窗220a、220b、多個汲極接觸窗218以及多個汲極接觸窗222。

基底10包括第一區102、第二區104與第三區106。第三區106位於第一區102與第二區104之間。而且基底10具有多個自行對準溝渠206與多個自行對準溝渠208。所述自行對準溝渠206在第一方向延伸呈一行，從第一區102延伸到第三區106。更具體地說，所述自行對準溝渠206位於兩個相鄰的摻雜區22a之間、兩個相鄰的摻雜區22b之間以及兩個相鄰的摻雜區22c之間。所述自行對準溝渠208在第二方向延伸呈一列。

所述的導體層（控制閘極）20在第二方向延伸，位於埋入式摻雜區214的兩側的基底10上方，且跨過所述埋入式摻雜區212。每一導體層（浮置閘極）16a位於所對應的導體層（控制閘極）20與基底10之間。每一穿隧介電層14a位於所對應的導體層（浮置閘極）16a與基底10之間。每一閘間介電層18位於所對應的導體層（浮置閘極）16a與所對應的導體層（控制閘極）20之間。

所述摻雜區22a位在第一區102中導體層（控制閘極）20兩側的井區11中。所述摻雜區22b位在第二區104導體層（控制閘極）20兩側的井區11中。所述摻雜區22c位在第三區106的井區11中。

所述埋入式摻雜區212在第一方向延伸，位於第一區102、第二區104與第三區106中，在移除隔離結構12之後所形成的自行對準溝渠206的底部及側壁周圍的井區11中，其與兩個源極接觸窗216a、216b以及兩個源極接觸窗220a、220b電性連接，因此又稱為源極線。埋入式摻雜區214在第二方向延伸，位於第三區106中，在移除隔離結構12所形成的自行對準溝渠208的底部及側壁周圍的井區11中，且所述埋入式摻雜區212與所述埋入式摻雜區214電性連接。所述第一方向與所述第二方向不同。在本實施例中，所述埋入式摻雜區212穿過導體層（控制閘極）20的下方，電性連接相鄰的兩行摻雜區22a、相鄰的兩個摻雜區22c以及相鄰的兩行摻雜區22b。所述埋入式摻雜區214電性連接一列的摻雜區22c。在埋入式摻雜區212與埋入式摻雜區214交界的記憶胞又可稱為複合貫穿記憶胞（Composite Punch Cell），即圖中區域Ａ所圍的記憶胞。

所述汲極接觸窗218在第一區102中，位於最靠近埋入式摻雜區214的一部分的多個摻雜區22a上，且與埋入式摻雜區212電性不連接。所述源極接觸窗222在第二區104中，位於最靠近所述埋入式摻雜區214的一部分的多個摻雜區22c上，且與埋入式摻雜區212電性不連接。

在本實施例中，第一區102的兩個源極接觸窗216a、216b與所述汲極接觸窗218在同一側；第二區104的兩個源極接觸窗220a、220b與所述汲極接觸窗222也在同一側。更具體地說，所述兩個源極接觸窗216a、216b在第一區102中，位於與埋入式摻雜區212電性連接且最靠近埋入式摻雜區214的兩個摻雜區22a上，且位於多個汲極接觸窗218之間。所述兩個源極接觸窗220a、220b在第二區104中，位於與埋入式摻雜區212電性連接且最靠近所述埋入式摻雜區214的兩個摻雜區22c上，且位於多個汲極接觸窗222之間。當電壓Vg1施加到字元線W2，並且將電壓Vs1施加到第一區102和第二區104的源極（經由源極接觸窗216a、216b、220a、220b）以及電壓Vd1施加到第二區104的汲極（經由汲極接觸窗222a）時，埋入式摻雜區212以及埋入式摻雜區214可做為電流路徑P1的一部分，使電流由複合貫穿記憶胞之一流到目標記憶胞（target cell）之一。同樣地，當電壓Vg1施加到字元線W1，並且將電壓Vs2施加到源極（經由源極接觸窗216a、216b、220a、220b）以及電壓Vd2施加到第一區102的汲極（經由汲極接觸窗218a）時，埋入式摻雜區212與埋入式摻雜區214可做為電流路徑P2的一部分，使電流由複合貫穿記憶胞之另一流到另一個目標記憶胞。

請參照圖1C至1E，在以上的第一實施例中，係以罩幕層200做為形成多個自行對準溝渠206以及多個自行對準溝渠208的蝕刻罩幕以及形成埋入式摻雜區212、214的植入罩幕。罩幕層200的第一開口202裸露出相鄰的兩行摻雜區22a、相鄰的兩個摻雜區22c、相鄰的兩行摻雜區22b、多個部分導體層（控制閘極）20以及一個隔離結構12。因此，罩幕層200的第一開口202的寬度大致等於一個隔離結構12以及完整的兩個相鄰的摻雜區22a的寬度總和。然而，本發明之罩幕層的第一開口與第二開口的寬度不以上述為限，可依據實際的需要調整。另外，兩個源極接觸窗216a、216b以及兩個源極接觸窗220a、220b係分別對應設置在兩個摻雜區22a以及兩個摻雜區22b上。然而，本發明之源極接觸窗的位置或數量也不以上述為限，可以依據實際的需要調整。

圖5是依據本發明第二實施例繪示之記憶元件的製造方法的上視圖。

請參照圖5，在本發明的第二實施例中，係以罩幕層500做為形成多個自行對準溝渠506以及多個自行對準溝渠508的蝕刻罩幕以及形成埋入式摻雜區512與514的植入罩幕。罩幕層500的第一開口502裸露出部分相鄰的兩行摻雜區22a、部分相鄰的兩行摻雜區22b、兩個摻雜區22c、多個部分導體層（控制閘極）20以及一個隔離結構12。因此，罩幕層500的第一開口502的寬度大致等於一個隔離結構12以及兩個相鄰的摻雜區22a的部分寬度之總和；第二開口504的寬度則與第一實施例之第二開口204（圖1C）的寬度大致相同。因此，所形成的埋入式摻雜區512的寬度比第一實施例之埋入式摻雜區212（圖1D）的寬度小；而埋入式摻雜區514的寬度與第一實施例之埋入式摻雜區214的寬度大致相同。另外，兩個源極接觸窗516a、516b以及兩個源極接觸窗520a、520b的位置還是分別設置在最靠近埋入式摻雜區214的相鄰的兩個摻雜區22a以及最靠近埋入式摻雜區214的相鄰的兩個摻雜區22b上，且與埋入式摻雜區512電性連接。

圖6是依據本發明第三實施例繪示之記憶元件的製造方法的上視圖。

請參照圖6，在本發明的第三實施例中，係以罩幕層600做為形成多個自行對準溝渠606與多個自行對準溝渠608的蝕刻罩幕以及形成埋入式摻雜區612與614的植入罩幕。罩幕層600的第一開口602的寬度與第一實施例之第一開口202（圖1C）的寬度大致相同；其第二開口604的寬度與第一實施例之第二開口204（圖1C）的寬度大致相同。因此，所形成的埋入式摻雜區612的寬度與第一實施例之埋入式摻雜區212（圖1D）的寬度大致相同；而埋入式摻雜區614的寬度與第一實施例之埋入式摻雜區214（圖1D）的寬度大致相同。另外，在最靠近埋入式摻雜區214的相鄰的兩個摻雜區22a之間的自行對準溝渠606上設置單一個源極接觸窗616，且此源極接觸窗616與埋入式摻雜區612電性連接；而且在最靠近埋入式摻雜區214的相鄰的兩個摻雜區22b之間的自行對準溝渠606上設置單一個源極接觸窗620，且此源極接觸窗620與埋入式摻雜區612電性連接。

圖7是依據本發明第四實施例繪示之記憶元件的製造方法的上視圖。請參照圖7，在本發明的第四實施例中，係以罩幕層700做為形成多個自行對準溝渠708的蝕刻罩幕以及形成埋入式摻雜區712與714的植入罩幕。罩幕層700的第一開口702裸露出在第一方向延伸的單一行的多個摻雜區22a、單一個摻雜區22c、單一行的多個摻雜區22b以及多個部分導體層（控制閘極）20。因此，在本實施例中，僅會在對應第二開口704下方形成多個自行對準溝渠708，而在對應第一開口702下方並不會形成如第一實施例的多個自行對準溝渠206（圖1C）。罩幕層700的第一開口702的寬度與單一個摻雜區22a的寬度相當，所形成的埋入式摻雜區712的寬度小於第一實施例之埋入式摻雜區212（圖1D）的寬度。罩幕層700的第二開口704的寬度則與第一實施例之第二開口204（圖1C）的寬度大致相同。因此，所形成的埋入式摻雜區714的寬度與第一實施例之埋入式摻雜區214（圖1D）的寬度大致相同。另外，在最靠近埋入式摻雜區214的摻雜區22a上設置單一個源極接觸窗716，且源極接觸窗716與埋入式摻雜區712電性連接；而且在最靠近埋入式摻雜區214的摻雜區22b上設置有單一個源極接觸窗720，且源極接觸窗720與埋入式摻雜區712電性連接。

圖8是依據本發明第五實施例繪示之記憶元件的製造方法的上視圖。請參照圖8，在本發明的第五實施例中，係以罩幕層800做為形成多個自行對準溝渠806以及形成多個自行對準溝渠808的蝕刻罩幕以及形成埋入式摻雜區812與814的植入罩幕。罩幕層800的第一開口802裸露出在第一方向延伸的多行相鄰的摻雜區22a、多個相鄰的摻雜區22c、多行相鄰的摻雜區22b、多個部分導體層（控制閘極）20及其所圍的所述隔離結構12。因此，在本實施例中，對應第一開口802下方可形成排列成多行的多個自行對準溝渠806。第一開口802的寬度大致等於多個摻雜區22a及其所圍的所述隔離結構的寬度之總和，因此所形成的埋入式摻雜區812的寬度大於第一實施例之埋入式摻雜區212（圖1D）的寬度。罩幕層800的第二開口804的寬度則與第一實施例之第二開口204的寬度大致相同。因此，所形成的埋入式摻雜區814的寬度與第一實施例之埋入式摻雜區214（圖1D）的寬度大致相同。另外，多個源極接觸窗816a、816b、816c以及多個源極接觸窗820a、820b、820c的位置分別設置在最靠近埋入式摻雜區214的多個摻雜區22a以及最靠近埋入式摻雜區214的多個摻雜區22b上，且與埋入式摻雜區812電性連接。

綜合以上所述，本發明可以藉由離子植入製程在基底中形成穿過控制閘極且串接多個摻雜區的低阻值埋入式摻雜區。此埋入式摻雜區可以與源極接觸窗電性連接，做為源極線。此外，可以同時在兩區之間形成另一低阻值的埋入式摻雜區。另外，同一區的源極接觸窗與汲極接觸窗設置在同一側，且排列成一列，減少曝光圖形的不對稱以及光罩製作複雜度。而且埋入式摻雜區的製程不需要額外增加光罩，且可與現有的製程整合，並且可以自行對準，具有極大的製程裕度與均勻度。此外，埋入式摻雜區的佈局大致呈直線，可以不做成彎曲狀，因此不需要進行複雜的光學鄰近效應修正，故可以大幅降低製造成本。另外，由於埋入式摻雜區的佈局大致呈直線，不需要做呈彎曲狀，因此可以節省晶片面積達3%以上。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧基底
11‧‧‧井區
12‧‧‧隔離結構
13‧‧‧主動區
14、14a‧‧‧穿隧介電層
16、16a、20‧‧‧導體層
18‧‧‧閘間介電層
22、22a、22b、22c‧‧‧摻雜區
102‧‧‧第一區
104‧‧‧第二區
106‧‧‧第三區
200、500、600、700、800‧‧‧罩幕層
202、502、602、702、802‧‧‧第一開口
204、504、604、704、804‧‧‧第二開口
206、208、506、508、606、608、708、806、808‧‧‧自行對準溝渠
210‧‧‧離子植入製程
212、214、512、514、612、614、712、714、812、814‧‧‧埋入式摻雜區
216a、216b、220a、220b、516a、516b、520a、520b、616、620、716、72、816a、816b、816c、820a、820b、820c‧‧‧源極接觸窗
218、218a、222、222a‧‧‧汲極接觸窗
A‧‧‧區域
P1、P2‧‧‧路徑

圖1A至圖1E是依據本發明第一實施例繪示之記憶元件的製造方法之流程的上視圖。 圖2A至圖2E是繪示圖1A至圖1E切線II-II的剖面示意圖。 圖3A至圖3E是繪示圖1A至圖1E切線III-III的剖面示意圖。 圖4A至圖4E是繪示圖1A至圖1E切線IV-IV剖面示意圖。 圖5是依據本發明第二實施例繪示之記憶元件的製造方法的上視圖。 圖6是依據本發明第三實施例繪示之記憶元件的製造方法的上視圖。 圖7是依據本發明第四實施例繪示之記憶元件的製造方法的上視圖。 圖8是依據本發明第五實施例繪示之記憶元件的製造方法的上視圖。

10‧‧‧基底

11‧‧‧井區

14a‧‧‧穿隧介電層

16a、20‧‧‧導體層

18‧‧‧閘間介電層

22a、22c‧‧‧摻雜區

102‧‧‧第一區

104‧‧‧第二區

106‧‧‧第三區

210‧‧‧離子植入製程

212‧‧‧埋入式摻雜區

Claims (10)

1. 一種記憶元件的製造方法，包括：        在一基底中形成多數個隔離結構，每一隔離結構在一第一方向延伸；        在所述基底上形成多數個控制閘極，每一控制閘極在一第二方向延伸，所述第一方向與所述第二方向不同；       在每一控制閘極下方，任意相鄰的兩個隔離結構之間的所述基底上依序形成一穿隧介電層、一浮置閘極與一閘間介電層；        在所述基底的一第一區中之所述控制閘極的兩側分別形成一第一摻雜區，在所述基底的一第二區中之所述控制閘極的兩側分別形成一第二摻雜區以及在所述基底的一第三區中形成多數個第三摻雜區，其中所述第三區位於第一區與第二區之間；        在所述基底上形成一罩幕層，所述罩幕層具有相交的一第一開口與一第二開口，其中：              所述第一開口在所述第一方向延伸，至少裸露出部分所述第一摻雜區、部分所述第二摻雜區、部分所述第三摻雜區以及部分所述控制閘極，且              所述第二開口在所述第二方向延伸，裸露出所述第三區的所述隔離結構與所述第三摻雜區；        移除所述第二開口裸露的所述隔離結構，以在所述基底中形成多數個第一自行對準溝渠；        以所述罩幕層為植入罩幕，進行一離子植入製程，以形成：        一第一埋入式摻雜區，其在所述第一方向延伸，位在所述第一開口裸露並通過所述控制閘極下方的所述基底中，電性連接所述第一開口裸露的所述第一摻雜區、所述第二摻雜區以及所述第三摻雜區；以及        一第二埋入式摻雜區，其在所述第二方向延伸，位在所述第二開口裸露的所述第三摻雜區下方的所述基底中以及所述第一自行對準溝渠底部及側壁周圍的所述基底中，且電性連接所述第三摻雜區，所述第一埋入式摻雜區電性連接所述第二埋入式摻雜區；以及        移除所述罩幕層。
2. 如申請專利範圍第1項所述之記憶元件的製造方法，更包括：         在與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第一摻雜區上形成至少一第一源極接觸窗；以及        在與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第二摻雜區上形成至少一第二源極接觸窗。
3. 如申請專利範圍第1項所述之記憶元件的製造方法，其中所述第一開口裸露出至少兩個相鄰的第一摻雜區、至少兩個相鄰的第二摻雜區、至少兩個相鄰的第三摻雜區、至少一隔離結構以及部分所述控制閘極，且在進行形成所述第一自行對準溝渠的步驟時，更包括移除所述第一開口裸露的所述隔離結構，以形成多數個第二自行對準溝渠，且所述第一埋入式摻雜區更延伸到所述第二自行對準溝渠底部與側壁周圍的所述基底中。
4. 如申請專利範圍第3項所述之記憶元件的製造方法，更包括：        在所述第一區中，於最靠近第二埋入式摻雜區的所述第二自行對準溝渠上形成一第一源極接觸窗，與所述第一埋入式摻雜區電性連接；以及        在所述第二區中，於最靠近第二埋入式摻雜區的所述第二自行對準溝渠上形成一第二源極接觸窗，與所述第一埋入式摻雜區電性連接。
5. 如申請專利範圍第1項所述之記憶元件的製造方法，其中所述離子植入製程為一傾斜角離子植入製程，其中所述傾斜角離子植入製程之離子植入方向與所述基底的法線的夾角為0度至35度。
6. 一種記憶元件，包括：         一基底，包括一第一區、一第二區與一第三區，其中所述第三區位於所述第一區與所述第二區之間且具有多數個第一自行對準溝渠；        一第一埋入式摻雜區，在一第一方向延伸，位於部分所述第一區、部分所述第二區與部分所述第三區的所述基底中； 一第二埋入式摻雜區，在一第二方向延伸，位於所述第一自行對準溝渠底部及側壁周圍的所述第三區的所述基底中，且所述第一埋入式摻雜區與所述第二埋入式摻雜區電性連接，所述第一方向與所述第二方向不同；        多數個控制閘極，在所述第二方向延伸，位於所述第二埋入式摻雜區的兩側的所述基底上方，且跨過所述第一埋入式摻雜區；        多數個浮置閘極，每一浮置閘極位於所對應的控制閘極與所述基底之間；        多數個穿隧介電層，每一穿隧介電層位於所對應的浮置閘極與所述基底之間；        多數個閘間介電層，每一閘間介電層位於所對應的浮置閘極與所對應的控制閘極之間；        多數個第一摻雜區，在所述第一區中每一所述控制閘極兩側的所述基底中；        多數個第二摻雜區，在所述第二區中每一所述控制閘極兩側的所述基底中；以及        多數個第三摻雜區，在所述第三區的所述基底中，其中        所述第一埋入式摻雜區穿過所述控制閘極下方，電性連接部分所述第一摻雜區、部分所述第二摻雜區以及部分所述第三摻雜區，且所述第二埋入式摻雜區電性連接所述第三摻雜區。
7. 如申請專利範圍第6項所述之記憶元件，更包括：        一第一源極接觸窗，在所述第一區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第一摻雜區上；以及        一第二源極接觸窗，在所述第二區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述第二摻雜區上。
8. 如申請專利範圍第6項所述之記憶元件，其中所述第一埋入式摻雜區電性連接至少兩行相鄰的第一摻雜區、至少兩行相鄰的第二摻雜區以及至少兩個相鄰的第三摻雜區，且更延伸到所述基底中的多數個第二自行對準溝渠底部與側壁周圍的所述基底中，其中所述第二自行對準溝渠在所述第一方向延伸呈一行，位於與所述第一埋入式摻雜區電性連接的所述至少兩行相鄰的第一摻雜區之間、所述至少兩行相鄰的第二摻雜區之間以及至少兩個相鄰的第三摻雜區之間。
9. 如申請專利範圍第8項所述之記憶元件，更包括：        一第一源極接觸窗，位於所述第一區中最靠近所述第二埋入式摻雜區的所述第二自行對準溝渠上，與所述第一埋入式摻雜區電性連接；以及        一第二源極接觸窗，位於所述第二區中最靠近所述第二埋入式摻雜區的所述第二自行對準溝渠上，與所述第一埋入式摻雜區電性連接。
10. 如申請專利範圍第8項所述之記憶元件，更包括：        至少兩個第一源極接觸窗，在所述第一區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述至少兩個相鄰的第一摻雜區上；以及        至少兩個一第二源極接觸窗，在所述第二區中，位於與所述第一埋入式摻雜區電性連接且最靠近所述第二埋入式摻雜區的所述至少兩個相鄰的第二摻雜區上。