KR100641507B1 - 플래시 메모리의 부유 게이트 형성 방법 - Google Patents

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Abstract

본 발명에 따른 플래시 메모리의 부유 게이트 제조 방법은, 반도체 기판 상에 활성 영역을 구분하기 위해 기판의 비활성 영역에 소자 분리막을 형성하는 단계와, 소자 분리막이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계와, 절연막을 식각하여 소자 분리막의 측벽에 스페이서를 형성하는 단계와, 결과물 상에 터널 산화막, 다결정 실리콘막 및 실리콘 질화막을 형성하는 단계와, 실리콘 질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘 질화막 패턴을 형성하는 단계와, 실리콘 질화막 패턴 및 다결정 실리콘막의 측벽에 측벽 스페이서를 형성하는 단계와, 측벽 스페이서에 의해서 드러난 다결정 실리콘막을 식각하는 단계와, 측벽 스페이서와 실리콘 질화막 패턴을 제거하여 부유 게이트를 형성하는 단계를 포함한다.
이와 같이, 본 발명은 소자 분리막을 형성한 후 소자 분리막의 측벽에 스페이서를 형성함으로서 이후 증착되는 다결정 실리콘막과 소자 분리막이 오버랩되는 부분에서 다결정 실리콘막의 모양을 완만하게 하여 오버랩되는 지역에서의 필드 집중 현상을 완화시키고, 이를 통해 플래시 메모리의 오동작을 줄일 수 있다.
부유 게이트, 플로팅 게이트, 소자 분리막

Description

플래시 메모리의 부유 게이트 형성 방법{METHOD FOR FABRICATING FLOATING GATE IN A FLASH MEMORY}
도 1a 내지 도 1f는 종래의 플래쉬 메모리 소자 형성방법을 순차적으로 도시한 공정 단면도들이고,
도 2는 종래 기술의 문제점을 설명하기 위한 도면이며,
도 3a 내지 도 3f는 본 발명에 따른 플래쉬 메모리의 부유 게이트 형성 과정을 순차적으로 도시한 공정 단면도들이다.
본 발명은 플래쉬 메모리 제조 방법에 관한 것으로, 특히 플래쉬 메모리의 부유 게이트 형성 방법에 관한 것이다.
고집적 메모리 장치의 제조에 있어서, 셀의 집적도는 메모리 셀의 레이아웃 및 임계 치수의 축소에 따른 상기 레이아웃의 비례축소능력(scalability)에 의해 주로 결정된다. 임계 치수가 서브-마이크론 영역 이하로 축소됨에 따라, 레이아웃의 비례축소능력(scalability)은 제조 공정의 해상도(resolution) 및 설계용 마스 크에 의한 얼라인먼트 공차에 의해 제한되어진다. 마스크의 얼라인먼트는 공정시 웨이퍼의 상부에 마스크를 위치시키는 기계적 기술 및 마스크의 상부에 패턴을 일관되게 인쇄하는 기술에 의해 제한된다. 얼라인먼트 공차가 축적되면 어레이의 레이아웃시 미스얼라인먼트 에러가 유발되기 때문에, 칩 설계에서 얼라인먼트 공차를 제어하기 위해서는 얼라인먼트 임계 마스크를 보다 적게 사용하는 것이 바람직하다. 따라서, 소위 "자기정렬(self-aligned)" 공정 단계가 개발되어왔다.
대부분의 고집적 메모리 설계는 어레이 내의 열 방향의 셀들 사이에 소자분리 구조를 요구하므로, 메모리 어레이의 집적도를 증가시키기 위해서는 소자분리 구조의 치수를 최소화는 것이 바람직하다. 그러나, 소자분리 구조의 크기는 소자분리 구조를 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 제한된다.
통상적으로, 소자분리 구조는 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)과 같은 열적 필드 산화 공정을 사용하여 형성된다. LOCOS 소자분리에 의하면, 먼저 실리콘 기판 상에 산화막 및 질화막을 차례로 형성한 후, 질화막을 패터닝한다. 다음에, 패터닝한 질화막을 산화 방지 마스크로 사용하여 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성한다. LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 액티브 영역의 폭이 감소되어 소자의 전기적 특성이 열화된 다.
이에 따라, 초고집적 반도체 장치에서는 셸로우 트렌치 소자분리(STI) 구조가 각광받고 있다. STI 공정에 의하면, 실리콘 기판을 식각하여 트렌치를 형성한 후, 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치의 내부에 필드 산화막을 형성한다.
상술한 LOCOS 방법이나 STI 방법은 공통적으로 소자분리 영역을 정의하기 위한 마스크 단계와 이 영역에 필드 산화막을 형성하는 단계를 포함한다. 소자분리 구조를 형성한 후에는, 메모리 셀들을 형성하기 위한 마스크 단계들이 수행된다. 따라서, 소자분리 구조의 형성에 수반되는 얼라인먼트 공차와 메모리 셀의 레이아웃에 수반되는 얼라인먼트 공차가 결합하여 소자의 동작에 치명적인 영향을 미치는 미스얼라인먼트를 유발하게 된다.
이러한 얼라인먼트 문제를 해결하기 위한 한 방법으로서, 불휘발성 메모리 장치에 있어서 LOCOS 소자분리 구조를 부유 게이트에 자기정렬하여 형성하는 방법이 제시되어 있다. 또한, STI 구조를 부유 게이트에 자기정렬하여 형성하는 방법이 미합중국 특허 제6,013,551호(issued to Jong Chen) 등에 개시되어 있다. 이 방법들에 의하면, 전하의 저장에 사용되는 부유 게이트와 액티브 영역이 하나의 마스크를 사용하여 동시에 정의되므로 액티브 영역과 부유 게이트 간에 자기정렬을 제공한다.
불휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입ㅇ출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 부유 게이트와, 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 부유 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막은 부유 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 부유 게이트에 전달하는 역할을 한다.
도 1a 내지 도 1f는 종래의 플래쉬 메모리 소자 형성방법을 순차적으로 도시한 단면도들이다.
도 1a를 참조하면, 실리콘과 같은 반도체 물질로 이루어진 반도체 기판(10) 상에 산화막 및 질화막(도시하지 않음)을 차례로 증착한다. 상기 산화막은 플래쉬 메모리 셀의 터널 산화막, 즉 게이트 산화막으로 제공되고, 상기 질화막은 후속하는 화학 기계적 연마(CMP) 공정시 연마 저지막으로 제공된다.
이어서, 하나의 마스크를 사용하는 사진식각 공정을 통해 상기 질화막 및 산화막을 차례로 건식 식각하여 게이트 산화막(12), 질화막 패턴(14)을 형성한다. 계속해서, 상기 마스크를 사용하여 질화막 패턴(14)에 인접한 기판(10)의 상부를 식각하여 트렌치(20)를 형성한다.
도 1b를 참조하면, 상기 트렌치(20)를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 갭매립(gap-fill) 산화막을 형성한 후, 상기 질 화막 패턴(14)의 상부 표면이 노출될 때까지 상기 갭매립 산화막을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치(20)의 내부에 소자 분리막(24)이 형성된다.
도 1c를 참조하면, 인산 스트립 공정으로 상기 질화막 패턴(14) 및 게이트 산화막(12)을 제거하여 기판(10)의 표면을 노출시킨 후, 소자분리막(24)이 형성된 반도체 기판(10)의 표면에 다결정 실리콘막(28) 및 실리콘질화막(30)을 순차적으로 형성한다.
도 1d를 참조하면, 사진식각공정을 이용하여 실리콘질화막(30)을 식각하여, 실리콘질화막 패턴(30a)을 형성한다. 다음, 결과물의 전면에 실리콘질화막을 증착한 후 이방성식각하여, 실리콘질화막 패턴(30a)의 측벽에 측벽 스페이서(32)를 형성한다. 여기서, 실리콘 질화막(30)의 식각은 워드라인 및 비트 라인의 두방향으로 진행하게 되며, 이를 통해 부유 게이트 형성 시 이용되는 실리콘 질화막 패턴(30a)을 형성한다.
도 1e는 부유게이트를 형성하는 단계로, 실리콘 질화막 패턴(30a) 및 측벽 스페이서(32)를 하드 마스킹으로 하여 다결정 실리콘막(28)을 식각한다. 그 결과, 소자분리막(24)의 표면이 노출되어 다결정 실리콘막(28)을 패터닝함으로써, 부유게이트(30b)가 완성된다.
도 1f는 ONO막 및 제어게이트를 형성하는 단계로, 먼저 부유게이트(30b)가 형성된 반도체 기판(10)위에 ONO막(34)을 형성한다. 다음, ONO막(34)위에 도전물질을 증착한 후 패터닝하여 제어게이트(36)를 완성한다.
일반적으로 이러한 구조의 플래쉬 메모리 동작은 전자를 부유 게이트(30b)에 주입하고(쓰기 동작), 제거하는(소거 동작) 동작으로 이루어지는데, 이때 고전압이 부유 게이트(30b)에 인가되게 된다. 인가된 전압으로 인하여 부유 게이트(30b) 안에 필드가 생기는데, 부유 게이트의 모양에서 모서리 부분에 필드의 집중 현상이 생긴다.
그러나, 종래의 소자 분리막 제조 공정에서 격리 지역의 단차는 800Å∼1000Å 정도로 크고, 이러한 단차를 갖는 소자 분리막 사이에 부유 게이트용 다결정 실리콘막이 형성되기 때문에 다결정 실리콘막이, 도 2에 도시된 바와 같이 소자 분리막 지역으로 오버랩되는 현상이 발생된다. 이러한 오버랩되는 현상에 의해서 부유 게이트(30b)의 모서리 부분이 뾰족한 형상을 갖게 되고, 이로 인하여 필드 집중 현상이 생기게 되어 전하 이동 경로가 생기기 때문에 플래쉬 메모리 오동작하는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소자 분리막을 형성한 후 소자 분리막의 측벽에 스페이서를 형성함으로서 이후 증착되는 다결정 실리콘막과 소자 분리막이 오버랩되는 부분에서 다결정 실리콘막의 모양을 완만하게 하여 오버랩되는 지역에서의 필드 집중 현상을 완화시킬 수 있는 플래시 메모리의 부유 게이트 제조 방법을 제공하고자 한다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 활성 영역을 구분하기 위해 상기 기판의 비활성 영역에 소자 분리막을 형성하는 단 계와, 상기 소자 분리막이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 소자 분리막의 측벽에 스페이서를 형성하는 단계와, 상기 결과물 상에 터널 산화막, 다결정 실리콘막 및 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘 질화막 패턴을 형성하는 단계와, 상기 실리콘 질화막 패턴 및 상기 다결정 실리콘막의 측벽에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서에 의해서 드러난 상기 다결정 실리콘막을 식각하는 단계와, 상기 측벽 스페이서와 실리콘 질화막 패턴을 제거하여 부유 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 플래쉬 메모리 소자 형성 과정을 순차적으로 도시한 공정 단면도들이다.
도 3a를 참조하면, 실리콘과 같은 반도체 물질로 이루어진 반도체 기판(300) 상에 활성 영역을 구분하기 위해 기판의 비활성 영역에 소자 분리막(310)을 형성한다.
소자 분리막(310)의 형성 과정에 대해 설명하면, 실리콘과 같은 반도체 물질로 이루어진 반도체 기판(300) 상에 산화막 및 질화막(도시하지 않음)을 차례로 증착한다. 하나의 마스크를 사용하는 사진식각 공정을 통해 상기 질화막 및 산화막을 차례로 건식 식각하여 게이트 산화막, 질화막 패턴을 형성한 후 상기 마스크를 사 용하여 질화막 패턴에 인접한 기판(300)의 상부를 식각하여 트렌치를 형성한다. 그런 다음 트렌치를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 갭매립(gap-fill) 산화막을 형성한 후, 상기 질화막 패턴의 상부 표면이 노출될 때까지 상기 갭매립 산화막을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치의 내부에 소자 분리막(24)을 형성시킨 후 인산 스트립 공정으로 상기 질화막 패턴 및 게이트 산화막을 제거하여 기판(300)의 활성영역에 해당되는 표면을 노출시킨다.
소자 분리막(310)이 형성된 다음, 도 3b 및 도 3c에 도시된 바와 같이 소자 분리막(310)을 포함한 반도체 기판(300)에 절연막(320)을 형성한 다음 전면 식각 공정을 통해 소자 분리막(310)과 반도체 기판(300)의 활성 영역 사이의 영역을 제외한 나머지 부분의 질화막(320)을 제거함으로서, 기판(300)에 의해서 돌출된 소자 분리막(310)의 측벽에 스페이서(322)가 형성된다.
그런 다음, 도 3d에 도시된 바와 같이, 측벽에 스페이서(322)가 형성된 소자 분리막(310)을 포함한 반도체 기판(300)의 표면에 다결정 실리콘막(330) 및 실리콘질화막(340)을 순차적으로 형성한다.
도 3e에 도시된 바와 같이, 사진식각공정을 이용하여 실리콘질화막(340)을 식각하여, 실리콘질화막 패턴(342)을 형성한다. 다음, 결과물의 전면에 질화막을 증착한 후 이방성식각하여, 실리콘질화막 패턴(342)의 측벽에 측벽 스페이서(350)를 형성한다.
도 3f에 도시된 바와 같이, 측벽 스페이서(350)를 마스크로 하여 다결정 실 리콘막(330)을 식각한다. 그 결과, 소자 분리막(310)의 표면이 노출되어 다결정실리콘막(330)이 패터닝된다. 다음, 인산을 이용하여 실리콘질화막 패턴(342) 및 측벽 스페이서(350)를 제거함으로써, 부유게이트(342)가 완성된다.
본 발명에 따르면, 소자 분리막(310)을 형성한 후 소자 분리막(310)의 측벽에 스페이서(322)를 형성함으로서 이후 증착되는 다결정 실리콘막(330)과 소자 분리막(310)이 오버랩되는 부분에서 다결정 실리콘막(330)의 모양이 완만해질 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은 소자 분리막을 형성한 후 소자 분리막의 측벽에 스페이서를 형성함으로서 이후 증착되는 다결정 실리콘막과 소자 분리막이 오버랩되는 부분에서 다결정 실리콘막의 모양을 완만하게 하여 오버랩되는 지역에서의 필드 집중 현상을 완화시키고, 이를 통해 플래시 메모리의 오동작을 줄일 수 있다.

Claims (1)

  1. 반도체 기판 상에 활성 영역을 구분하기 위해 상기 기판의 비활성 영역에 소자 분리막을 형성하는 단계와,
    상기 소자 분리막이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계와,
    상기 절연막을 식각하여 상기 소자 분리막의 측벽에 스페이서를 형성하는 단계와,
    상기 결과물 상에 터널 산화막, 다결정 실리콘막 및 실리콘 질화막을 형성하는 단계와,
    상기 실리콘 질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘 질화막 패턴을 형성하는 단계와,
    상기 실리콘 질화막 패턴 및 상기 다결정 실리콘막의 측벽에 측벽 스페이서를 형성하는 단계와,
    상기 측벽 스페이서에 의해서 드러난 상기 다결정 실리콘막을 식각하는 단계와,
    상기 측벽 스페이서와 실리콘 질화막 패턴을 제거하여 부유 게이트를 형성하는 단계
    를 포함하는 플래시 메모리의 부유 게이트 제조 방법.
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