KR100620223B1 - 스플릿 게이트 플래쉬 이이피롬의 제조방법 - Google Patents
스플릿 게이트 플래쉬 이이피롬의 제조방법 Download PDFInfo
- Publication number
- KR100620223B1 KR100620223B1 KR1020040118298A KR20040118298A KR100620223B1 KR 100620223 B1 KR100620223 B1 KR 100620223B1 KR 1020040118298 A KR1020040118298 A KR 1020040118298A KR 20040118298 A KR20040118298 A KR 20040118298A KR 100620223 B1 KR100620223 B1 KR 100620223B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- pattern
- layer
- film
- control gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 230000008569 process Effects 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000004140 cleaning Methods 0.000 claims abstract description 23
- 238000000206 photolithography Methods 0.000 claims abstract description 23
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 230000001590 oxidative effect Effects 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 49
- 239000011229 interlayer Substances 0.000 abstract description 2
- 230000009467 reduction Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 스플릿 게이트 플래쉬 EEPROM의 제조방법에 관한 것으로, 보다 자세하게는 소정의 패턴이 형성된 반도체 기판을 소자 분리하는 단계; 상기 소자 분리된 기판에 이온을 주입하여 문턱전압을 형성하는 단계; 상기 문턱전압이 형성된 기판 표면을 산화시키는 단계; 상기 산화된 기판 상에 플로팅 게이트막을 증착하고 도핑하는 단계; 상기 플로팅 게이트막이 증착되고 도핑된 기판 상에 제1차 유전체막을 증착하는 단계; 제1차 사진식각 및 세정 공정으로 상기 제1차 유전체막의 패턴을 형성하는 단계; 상기 제1차 유전체막 패턴 좌우로 노출된 플로팅 게이트막을 산화시켜 제1차 플로팅 게이트 산화막을 형성하는 단계; 상기 산화된 기판상에 남아있는 제1차 유전체막의 패턴을 제거하는 단계; 상기 플로팅 게이트 산화막을 마스크로하여 상기 플로팅 게이트막의 패턴을 형성하는 단계; 상기 플로팅 게이트막의 패턴을 산화시켜 제2차 플로팅 게이트 산화막을 형성하는 단계; 제2차 사진식각 및 세정 공정으로 트렌치를 형성하는 단계; 상기 플로팅 게이트막의 측벽을 산화시켜 측벽 스페이서를 형성하는 단계; 상기 트렌치 하부에 이온을 주입하여 콘트롤 게이트 문턱전압을 생성하는 단계; 상기 콘트롤 게이트 문턱 전압이 생성된 상기 트렌치에 콘트롤 게이트 산화막을 형성하는 단계; 상기 콘트롤 게이트 산화막 상에 콘트롤 게이트막을 증착하는 단계; 상기 콘트롤 게이트막 상부에 제2차 유전체막을 증착하는 단계; 제3차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴을 형성하는 단계; 제4차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴 상 에 평행하게 식각된 라인을 형성하는 단계; 상기 라인의 측벽에 절연막을 형성하는 단계; 소스 및 드레인에 이온을 주입하는 단계; 상기 라인 하부에 비대칭 소스 및 드레인 정션을 형성하는 단계; 상기 절연막 사이에 전극막 증착 및 도핑하는 단계 및 제5차 사진식각 및 세정 공정으로 상기 전극막의 패턴을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 스플릿 게이트 플래쉬 EEPROM의 제조방법은 셀(Cell)의 치수(Dimension) 축소를 가능하게 하며, 포토 배열 오류(Photo Mis-align) 문제를 해결할 수 있고, 최소 크기의 셀에서도 충분히 배선 저항을 낮출 수 있으며, 층간 절연막(Premetal Dielectric)을 형성할 때에 미세공간(Void)이 발생하지 않아 안정적인 공정을 구현할 수 있는 효과가 있다.
EEPROM, Split Gate, Flash Cell, 콘트롤 게이트, 플로팅 게이트
Description
도 1a는 종래 기술에 의한 적층구조의 플래쉬 EEPROM 셀의 단면도
도 1b는 종래 기술에 의한 스플릿 게이트 구조의 플래쉬 EEPROM 셀의 단면 도.
도 2a 내지 도 2f는 본 발명에 의한 스플릿 게이트 플래쉬 이이피롬의 제조방법을 나타낸 단면도.
본 발명은 스플릿 게이트 플래쉬 EEPROM의 제조방법에 관한 것으로, 보다 자세하게는 콘트롤 게이트(Control Gate)를 수직형 트렌치(Vertical Trench) 영역내에서 형성하게 되어 셀(Cell)의 치수(Dimension) 축소를 가능하게 하며, 콘트롤 게이트의 채널 길이(Channel length)가 트렌치 깊이(Treched depth)에 자가 배열(Self Align)되어 포토 배열 오류(Photo Mis-align) 문제를 해결할 수 있고, 각 개 별 셀의 소스(Source) 영역이 모두 두꺼운 전극(Electrode)에 접합이 되어 최소 크기에서도 충분히 배선 저항을 낮출 수 있으며, 각 전극(electrode)의 구조가 계단형을 가지도록 고안이 되어 층간 절연막(Premetal Dielectric, 이하 PMD막)을 형성할 때에 미세공간(Void)이 발생하지 않아 안정적인 공정을 구현할 수 있는 스플릿 게이트 플래쉬 EEPROM의 제조방법에 관한 것이다.
비휘발성 메모리 셀(Nonvolatile Memory Cell)의 한 종류인 플래쉬 EEPROM 셀은 전기적인 기록(Program)및 소거(Erase) 기능을 갖고 있는데, 그 구조는 크게 적층(stack) 구조와 스플릿 게이트 구조로 나눌 수 있다.
도 1a는 적층구조의 플래쉬 EEPROM 셀의 단면을 도시한 것이고, 도 1b는 스플릿 게이트 구조의 플래쉬 EEPROM 셀의 단면을 도시한 것이다. 도 1a에서 보는 바와 같이 적층구조 및 스플릿 게이트 구조의 플래쉬 EEPROM 셀은 기본적으로 P형 기판(1)에 터널 산화막(Tunnel Oxide)(2), 플로팅 게이트(3), 층간 산화막(Inter poly oxide)(4), 컨트롤 게이트(5), 드레인 영역(6) 및 소오스 영역(7)으로 이루어지며, 특히 도 1b에 도시된 스플릿 게이트 구조의 플래쉬 EEPROM 셀에는 실렉트 게이트 산화막(8)이 추가로 구비된다.
도 1a에 도시된 바와 같이, 적층구조의 플래쉬 EEPROM 셀은 기판표면에 적층공정으로 이루어지기 때문에 셀이 차지하는 면적은 작지만 셀의 소거기능시 과잉소거되는 문제가 있다. 셀의 과잉소거를 해결하기 위한 것이 도 1b에 도시된 스플릿 게이트 구조인데, 이는 최근 반도체 소자의 초고집적화로 셀당 차지하는 면적이 줄어드는 추세에 부합되지 못하는 단점이 있다. 즉, 스플릿 게이트 구조는 셀 면적을 감소시키는데 한계가 있다.
또한, 종래의 수평형 콘트롤 게이트(Control Gate)의 채널 길이(Channel Length)가 사진(Photo) 공정의 오버레이 조절(Overlay Control)에 의해 형성되기 때문에 콘트롤 게이트의 구동시 문턱전압(Threshold Voltage)나 전류(Current)의 변동이 있게 된다. 또한 콘트롤 게이트가 웨이퍼 표면을 따라 평행하게 형성이 되므로 스케일(Scaling)시에도 앞서 언급한 오버레이 마진(Margin)의 고려해야 하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 콘트롤 게이트를 수직형 트렌치 영역내에서 형성하게 되어 셀의 치수 축소를 가능하게 하며, 콘트롤 게이트의 채널 길이가 트렌치 깊이에 자가 배열되어 포토 배열 오류 문제를 해결할 수 있고, 각 개별 셀의 소스 영역이 모두 두꺼운 전극에 접합이 되어 최소 크기에서도 충분히 배선 저항을 낮출 수 있으며, 각 전극의 구조가 계단형을 가지도록 고안이 되어 PMD막을 형성할 때에 미세공간이 발생하지 않아 안정적인 공정을 구현할 수 있는 스플릿 게이트 플래쉬 EEPROM의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 패턴이 형성된 반도체 기판을 소자 분리하는 단계; 상기 소자 분리된 기판에 이온을 주입하여 문턱전압을 형성하는 단계; 상기 문턱전압이 형성된 기판 표면을 산화시키는 단계; 상기 산화된 기판 상에 플로팅 게이트막을 증착하고 도핑하는 단계; 상기 플로팅 게이트막이 증착되고 도핑된 기판 상에 제1차 유전체막을 증착하는 단계; 제1차 사진식각 및 세정 공정으로 상기 제1차 유전체막의 패턴을 형성하는 단계; 상기 제1차 유전체막 패턴 좌우로 노출된 플로팅 게이트막을 산화시켜 제1차 플로팅 게이트 산화막을 형성하는 단계; 상기 산화된 기판상에 남아있는 제1차 유전체막의 패턴을 제거하는 단계; 상기 플로팅 게이트 산화막을 마스크로하여 상기 플로팅 게이트막의 패턴을 형성하는 단계; 상기 플로팅 게이트막의 패턴을 산화시켜 제2차 플로팅 게이트 산화막을 형성하는 단계; 제2차 사진식각 및 세정 공정으로 트렌치를 형성하는 단계; 상기 플로팅 게이트막의 측벽을 산화시켜 측벽 스페이서를 형성하는 단계; 상기 트렌치 하부에 이온을 주입하여 콘트롤 게이트 문턱전압을 생성하는 단계; 상기 콘트롤 게이트 문턱 전압이 생성된 상기 트렌치에 콘트롤 게이트 산화막을 형성하는 단계; 상기 콘트롤 게이트 산화막 상에 콘트롤 게이트막을 증착하는 단계; 상기 콘트롤 게이트막 상부에 제2차 유전체막을 증착하는 단계; 제3차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴을 형성하는 단계; 제4차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴 상에 평행하게 식각된 라인을 형성하는 단계; 상기 라인의 측벽에 절연막을 형성하는 단계; 소스 및 드레인에 이온을 주입하는 단계; 상기 라인 하부에 비대칭 소스 및 드레인 정션을 형성하는 단계; 상기 절연막 사이에 전극막 증착 및 도핑하는 단계 및 제5차 사진식각 및 세정 공정으로 상기 전극막의 패턴을 형성하는 단계로 이루어진 스플릿 게이트 플래쉬 EEPROM의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2f는 본 발명에 의한 스플릿 게이트 플래쉬 EEPROM의 제조방법을 나타낸 단면도이다.
먼저, 도 2a는 소자 분리, 문턱전압 및 제1유전체막의 패턴 형성 단계이다. 도 2a에서 보는 바와 같이 소정의 패턴이 형성된 반도체 기판(201)을 소자 분리하고, 상기 트렌치 소자 분리된 기판에 이온을 주입하여 문턱전압을 형성한 다음, 상기 문턱전압이 형성된 기판 표면을 산화시키고, 상기 산화된 기판(202) 상에 플로팅 게이트막(203)을 증착하고 도핑한다. 이어서, 상기 플로팅 게이트막이 증착되고 도핑된 기판 상에 제1차 유전체막을 증착하고, 제1차 사진식각 및 세정 공정으로 상기 제1차 유전체막의 패턴(204)을 형성한다. 이때, 상기 소자 분리는 트렌치 소자 분리 또는 실리콘의 국부적 산화 소자 분리 방법을 사용할 수 있으며, 상기 제1차 유전체막의 패턴을 형성한 다음 이온주입공정을 추가로 실시할 수 있다.
다음, 도 2b는 플로팅 게이트 산화막 형성 단계이다. 도 2b에서 보는 바와 같이 상기 제1차 유전체막 패턴 좌우로 노출된 플로팅 게이트막을 산화시켜 제1차 플로팅 게이트 산화막(205)을 형성한다.
다음, 도 2c는 트렌치 형성 및 콘트롤 게이트 문턱 전압 형성 단계이다. 도 2c에서 보는 바와 같이 상기 산화된 기판상에 남아있는 제1차 유전체막의 패턴을 제거하고, 상기 플로팅 게이트 산화막을 마스크로 상기 플로팅 게이트막의 패턴(206)을 형성한 다음, 상기 플로팅 게이트막의 패턴을 산화시켜 제2차 플로팅 게이트 산화막(207)을 형성한다. 이어서, 제2차 사진식각 및 세정 공정으로 트렌치(208)를 형성하고, 상기 플로팅 게이트막의 측벽을 산화시켜 측벽 스페이서(209)를 형성한 다음, 상기 트렌치 하부에 이온을 주입하여 콘트롤 게이트 문턱전압을 생성한다. 이때, 상기 제2차 사진식각 및 세정 공정 진행시 트렌치 영역은 상기 산화된 기판(202) 및 상기 측벽 스페이서의 선택적인 식각 공정으로 형성되며, 플로팅 게이트는 아무런 손상없이 보호된다.
다음, 도 2d는 콘트롤 게이트 산화막 형성, 콘트롤 게이트막 증착, 제2차 절연체막 증착단계이다. 도 2d에서 보는 바와 같이 상기 콘트롤 게이트 문턱 전압이 생성된 상기 트렌치에 콘트롤 게이트 산화막(210)을 형성하고, 상기 콘트롤 게이트 산화막 상에 콘트롤 게이트막(211)을 증착한 다음, 상기 콘트롤 게이트막 상부에 제2차 유전체막(212)을 증착하고, 제3차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴을 형성한다.
다음, 도 2e는 전극 형성을 위한 패턴 형성 단계이다. 도 2e에서 보는 바와 같이 제4차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴 상에 평행하게 식각된 라인(213)을 형성하고, 상기 라인에 절연막(214)을 형성한 다음, 소스 및 드레인(215)에 각각 독립된 공정을 통해 이온을 주입하여, 비대칭 소스 및 드레인(216)을 형성한다. 이때, 상기 제3차 및 제4차 사진식각 및 세정 공정에서 식각 방법으로 반응성이온식각법(RIE)을 사용하는 것이 바람직하며, 상기 홀에 절연막을 형성하는 방법으로 홀의 측벽을 산화시켜 산화막을 형성하고, 상기 산화막을 에치백하는 방법 또는 유전체막을 증착하고, 상기 유전체막을 반응성이온식각법으로 식각하는 방법을 사용할 수 있다.
다음, 도 2f는 전극막 형성 단계이다. 도 2f에서 보는 바와 같이 상기 절연막 사이에 전극막(217) 증착 및 도핑하고, 제5차 사진식각 및 세정 공정으로 상기 전극막의 패턴을 형성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 스플릿 게이트 플래쉬 EEPROM의 제조방법은 콘트롤 게이트Control Gate)를 수직형 트렌치(Vertical Trench) 영역내에서 형성하게 되어 셀(Cell)의 치수(Dimension) 축소를 가능하게 하며, 콘트롤 게이트의 채널 길이(Channel length)가 트렌치 깊이(Treched depth)에 자가 배열(Self Align)되어 포토 배열 오류(Photo Mis-align) 문제를 해결할 수 있고, 각 개별 셀의 소스(Source) 영역이 모두 두꺼운 전극(Electrode)에 접합이 되어 최소 크기에서도 충분히 배선 저항을 낮출 수 있으며, 각 전극(electrode)의 구조가 계단형을 가지도 록 고안이 되어 PMD막을 형성할 때에 미세공간(Void)이 발생하지 않아 안정적인 공정을 구현할 수 있는 효과가 있다.
Claims (5)
- 스플릿 게이트 플래쉬 EEPROM의 제조방법에 있어서,소정의 패턴이 형성된 반도체 기판을 소자 분리하는 단계;상기 소자 분리된 기판에 이온을 주입하여 문턱전압을 형성하는 단계;상기 문턱전압이 형성된 기판 표면을 산화시키는 단계;상기 산화된 기판 상에 플로팅 게이트막을 증착하고 도핑하는 단계;상기 플로팅 게이트막이 증착되고 도핑된 기판 상에 제1차 유전체막을 증착하는 단계;제1차 사진식각 및 세정 공정으로 상기 제1차 유전체막의 패턴을 형성하는 단계;상기 제1차 유전체막 패턴 좌우로 노출된 플로팅 게이트막을 산화시켜 제1차 플로팅 게이트 산화막을 형성하는 단계;상기 산화된 기판상에 남아있는 제1차 유전체막의 패턴을 제거하는 단계;상기 플로팅 게이트 산화막을 마스크로하여 상기 플로팅 게이트막의 패턴을 형성하는 단계;상기 플로팅 게이트막의 패턴을 산화시켜 제2차 플로팅 게이트 산화막을 형성하는 단계;제2차 사진식각 및 세정 공정으로 트렌치를 형성하는 단계;상기 플로팅 게이트막의 측벽을 산화시켜 측벽 스페이서를 형성하는 단계;상기 트렌치 하부에 이온을 주입하여 콘트롤 게이트 문턱전압을 생성하는 단계;상기 콘트롤 게이트 문턱 전압이 생성된 상기 트렌치에 콘트롤 게이트 산화막을 형성하는 단계;상기 콘트롤 게이트 산화막 상에 콘트롤 게이트막을 증착하는 단계;상기 콘트롤 게이트막 상부에 제2차 유전체막을 증착하는 단계;제3차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴을 형성하는 단계;제4차 사진식각 및 세정 공정으로 상기 콘트롤 게이트막의 패턴 상에 평행하게 식각된 라인을 형성하는 단계;상기 라인의 측벽에 절연막을 형성하는 단계;소스 및 드레인에 이온을 주입하는 단계;상기 라인 하부에 비대칭 소스 및 드레인 정션을 형성하는 단계;상기 절연막 사이에 전극막 증착 및 도핑하는 단계; 및제5차 사진식각 및 세정 공정으로 상기 전극막의 패턴을 형성하는 단계로 이루어진 것을 특징으로 하는 스플릿 게이트 플래쉬 EEPROM의 제조방법.
- 제 1 항에 있어서,상기 소자 분리는 트렌치 소자 분리(STI) 또는 실리콘의 국부적 산화 소자 분리(LOCOS) 중 어느 하나인 것을 특징으로 하는 스플릿 게이트 플래쉬 EEPROM의 제조방법.
- 제 1 항에 있어서,상기 제3차 및 제4차 사진식각 및 세정 공정에서 식각방법으로 반응성이온식각법(RIE)을 사용하는 것을 특징으로 하는 스플릿 게이트 플래쉬 EEPROM의 제조방법.
- 제 1 항에 있어서,상기 제1차 유전체막의 패턴을 형성한 다음 이온주입공정을 추가로 실시할 수 있는 것을 특징으로 하는 스플릿 게이트 플래쉬 EEPROM의 제조방법.
- 제 1 항에 있어서,상기 절연막 형성 방법은 상기 라인의 측벽을 산화시켜 산화막을 형성하고, 상기 산화막을 에치백하는 방법 또는 유전체막을 증착하고, 상기 유전체막을 반응성이온식각법으로 식각하는 방법 가운데 어느 하나인 것을 특징으로 하는 스플릿 게이트 플래쉬 EEPROM의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040118298A KR100620223B1 (ko) | 2004-12-31 | 2004-12-31 | 스플릿 게이트 플래쉬 이이피롬의 제조방법 |
| US11/320,605 US7704834B2 (en) | 2004-12-31 | 2005-12-30 | Method for forming split gate flash nonvolatile memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040118298A KR100620223B1 (ko) | 2004-12-31 | 2004-12-31 | 스플릿 게이트 플래쉬 이이피롬의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060079550A KR20060079550A (ko) | 2006-07-06 |
| KR100620223B1 true KR100620223B1 (ko) | 2006-09-08 |
Family
ID=36641054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040118298A KR100620223B1 (ko) | 2004-12-31 | 2004-12-31 | 스플릿 게이트 플래쉬 이이피롬의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7704834B2 (ko) |
| KR (1) | KR100620223B1 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7776758B2 (en) | 2004-06-08 | 2010-08-17 | Nanosys, Inc. | Methods and devices for forming nanostructure monolayers and devices including such monolayers |
| US7968273B2 (en) | 2004-06-08 | 2011-06-28 | Nanosys, Inc. | Methods and devices for forming nanostructure monolayers and devices including such monolayers |
| US8563133B2 (en) | 2004-06-08 | 2013-10-22 | Sandisk Corporation | Compositions and methods for modulation of nanostructure energy levels |
| AU2005253604B2 (en) | 2004-06-08 | 2011-09-08 | Scandisk Corporation | Methods and devices for forming nanostructure monolayers and devices including such monolayers |
| KR100620223B1 (ko) * | 2004-12-31 | 2006-09-08 | 동부일렉트로닉스 주식회사 | 스플릿 게이트 플래쉬 이이피롬의 제조방법 |
| TWI270181B (en) * | 2005-03-18 | 2007-01-01 | Powerchip Semiconductor Corp | Non-volatile memory and method of fabricating the same |
| US20080029803A1 (en) * | 2006-08-02 | 2008-02-07 | Infineon Technologies Ag | Programmable non-volatile memory cell |
| KR100976064B1 (ko) * | 2008-07-23 | 2010-08-16 | 한양대학교 산학협력단 | 분리된 게이트를 가지는 2비트 멀티레벨 플래시 메모리 |
| KR101573697B1 (ko) * | 2009-02-11 | 2015-12-02 | 삼성전자주식회사 | 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| CN103295968B (zh) * | 2013-06-03 | 2016-12-28 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制备方法 |
| US9437470B2 (en) * | 2013-10-08 | 2016-09-06 | Cypress Semiconductor Corporation | Self-aligned trench isolation in integrated circuits |
| US11404549B2 (en) * | 2020-09-21 | 2022-08-02 | Globalfoundries Singapore Pte. Ltd. | Split gate flash memory cells with a trench-formed select gate |
| CN114597130B (zh) * | 2022-04-02 | 2022-12-27 | 致瞻科技(上海)有限公司 | 一种基于分裂栅的碳化硅mosfet器件及其制造方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW199237B (ko) * | 1990-07-03 | 1993-02-01 | Siemens Ag | |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| US5495441A (en) * | 1994-05-18 | 1996-02-27 | United Microelectronics Corporation | Split-gate flash memory cell |
| KR100213201B1 (ko) * | 1996-05-15 | 1999-08-02 | 윤종용 | 씨모스 트랜지스터 및 그 제조방법 |
| US6118147A (en) * | 1998-07-07 | 2000-09-12 | Advanced Micro Devices, Inc. | Double density non-volatile memory cells |
| US6159801A (en) * | 1999-04-26 | 2000-12-12 | Taiwan Semiconductor Manufacturing Company | Method to increase coupling ratio of source to floating gate in split-gate flash |
| US6262917B1 (en) * | 1999-10-22 | 2001-07-17 | United Microelectronics Corp. | Structure of a flash memory device |
| US20020045304A1 (en) * | 1999-12-30 | 2002-04-18 | Chien-Hsing Lee | Fabrication method and structure of flash memory device |
| KR100439025B1 (ko) * | 2001-01-18 | 2004-07-03 | 삼성전자주식회사 | 플래쉬 메모리의 부유 전극의 형성 방법 |
| KR100437470B1 (ko) * | 2001-01-31 | 2004-06-23 | 삼성전자주식회사 | 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법 |
| US6936887B2 (en) * | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US6624025B2 (en) * | 2001-08-27 | 2003-09-23 | Taiwan Semiconductor Manufacturing Company | Method with trench source to increase the coupling of source to floating gate in split gate flash |
| US6952033B2 (en) * | 2002-03-20 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line |
| US7411246B2 (en) * | 2002-04-01 | 2008-08-12 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
| TW586221B (en) * | 2003-03-20 | 2004-05-01 | Powerchip Semiconductor Corp | Flash memory with selective gate within a substrate and method of fabricating the same |
| KR100549586B1 (ko) * | 2003-07-21 | 2006-02-08 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 트랜지스터 제조방법 |
| US6815758B1 (en) * | 2003-08-22 | 2004-11-09 | Powerchip Semiconductor Corp. | Flash memory cell |
| KR100602081B1 (ko) * | 2003-12-27 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 |
| KR100607785B1 (ko) * | 2004-12-31 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 스플릿 게이트 플래시 이이피롬의 제조방법 |
| KR100620223B1 (ko) * | 2004-12-31 | 2006-09-08 | 동부일렉트로닉스 주식회사 | 스플릿 게이트 플래쉬 이이피롬의 제조방법 |
| KR100586553B1 (ko) * | 2005-01-07 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 이의 형성 방법 |
-
2004
- 2004-12-31 KR KR1020040118298A patent/KR100620223B1/ko not_active IP Right Cessation
-
2005
- 2005-12-30 US US11/320,605 patent/US7704834B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7704834B2 (en) | 2010-04-27 |
| US20060148177A1 (en) | 2006-07-06 |
| KR20060079550A (ko) | 2006-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4486032B2 (ja) | メモリ素子の製造方法 | |
| JP4171695B2 (ja) | 半導体装置 | |
| US7704834B2 (en) | Method for forming split gate flash nonvolatile memory devices | |
| KR100368594B1 (ko) | 스플릿 게이트형 플래쉬 메모리소자 | |
| JP5032421B2 (ja) | フラッシュメモリ及びその製造方法 | |
| KR20070050175A (ko) | 플래쉬 메모리 소자 및 그 제조방법 | |
| KR100952718B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
| KR20040055360A (ko) | 플래쉬 메모리의 제조방법 | |
| US7094644B2 (en) | Method for manufacturing a semiconductor device | |
| KR101085620B1 (ko) | 불휘발성 메모리 소자의 게이트 패턴 형성방법 | |
| KR100281272B1 (ko) | 반도체소자의 소자분리 절연막 형성방법 | |
| JP3860408B2 (ja) | 半導体装置、及び、半導体装置の製造方法 | |
| KR100671603B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20100074675A (ko) | 반도체 소자의 게이트 패턴 형성방법 | |
| KR101139414B1 (ko) | 반도체 소자의 형성방법 | |
| KR100799113B1 (ko) | 비휘발성 메모리 셀 제조방법 | |
| JP2005294739A (ja) | 半導体記憶装置の製造方法 | |
| KR100739961B1 (ko) | 낸드 플래쉬 메모리 소자의 제조방법 | |
| JP2007150068A (ja) | 半導体装置及びその製造方法 | |
| KR20060122154A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20100074649A (ko) | 플래시 소자 및 그의 형성 방법 | |
| KR20100013939A (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR20070001793A (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
| KR20070002293A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20060062791A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |