JP5032421B2 - フラッシュメモリ及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000002955 isolation Methods 0.000 claims description 78
- 238000005468 ion implantation Methods 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 61
- 239000007943 implant Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 11
- 238000007667 floating Methods 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
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Description
本発明は、半導体素子に関するもので、特に、フラッシュメモリ及びその製造方法に関するものである。
工程技術側面で、非揮発性メモリ装置は、フローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）系列と、２種類以上の誘電膜が２重または３重で積層されたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）系列に区分される。
フローティングゲート系列のメモリ装置は、電位井戸（ｐｏｔｅｎｔｉａｌ ｗｅｌｌ）を用いて記憶特性を具現し、現在、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として最も広く応用されている単純な積層構造のＥＴＯＸ（ＥＰＲＯＭ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）構造と、一つのセルに二つのトランジスタが備わったチャネル分離（Ｓｐｌｉｔ ｇａｔｅ）構造を挙げることができる。
その反面、ＭＩＳ系列のメモリ装置は、誘電膜バルク、誘電膜−誘電膜界面及び誘電膜−半導体界面に存在するトラップを用いて記憶機能を行う。
現在、代表的な例としては、フラッシュＥＥＰＲＯＭとして主に応用されているＭＯＮＯＳ／ＳＯＮＯＳ（Ｍｅｔａｌ／Ｓｉｌｉｃｏｎ ＯＮＯ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造がある。
フラッシュメモリ素子は、ソースラインを形成するために、各単位セルのソースを連結するソース連結層を有する。最近のフラッシュメモリ素子において、ソース連結層は、素子の高集積化を実現するために自己整列ソース（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｏｕｒｃｅ；ＳＡＳ）工程を通して不純物拡散層からなるソースラインを多く適用している。
図１乃至図４は、従来技術に係るフラッシュメモリの工程断面図である。
従来技術によるソースライン形成方法は、図１に示すように、基板１１０に素子分離膜１２０を形成し、活性領域１３０を定義する。
その後、図２に示すように、活性領域１３０にスタックゲート（図示せず）を形成した後、フォトレジストマスク（図示せず）を用いた状態でフィールド部に充填された素子分離膜１２０である酸化膜をＲＩＥ（反応イオン性エッチング）などによってエッチングし、トレンチ（Ｔ）を設ける。
その後、図３に示すように、トレンチ（Ｔ）が形成された基板に垂直イオン注入（Ｉｖ）とチルトイオン注入（Ｉｔ）の二重イオン注入を行い、図４に示すように、垂直面１４１，１４３と側面１４２に連結された共通ソース１４０を形成する。
一方、従来技術は、図４に示すように、サイドウォール（Ｓｉｄｅ Ｗａｌｌ；ＳＷ）を酸化する前に、ＲＩＥによるダメージをＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）工程を通して除去する。
すなわち、イオン注入、酸化膜エッチング（Ｏｘｉｄｅ ＲＩＥ）によってストレスを受けた部分がＣＤＥ工程を使用して除去される。
しかしながら、従来技術によると、酸化膜と基板の高いエッチング選択比が必要であるので、高価の装備が必要となり、追加的な工程進行が伴うという問題がある。
また、従来技術によると、基板とエッチングされた素子分離膜との高い段差によって後続するフォト工程進行マージンが低下するという問題がある。
また、従来技術によると、素子分離膜がエッチングされた部分の谷部分に感光膜残余物（ＰＲ ｒｅｓｉｄｕｅ）が発生するとき、リードフェイル（ｒｅａｄ ｆａｉｌ）が発生するという問題がある。
例えば、谷部分に感光膜残余物 （ＰＲ ｒｅｓｉｄｕｅ）が発生する場合、オキサイドエッチブロック（ｏｘｉｄｅ ｅｔｃｈ ｂｌｏｃｋ）が発生し、後続するＲＣＳ（Ｒｅｃｅｓｓｅｄ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）のイオン注入がブロッキングされることで、ソースラインが連結されず、フローティングが発生しうる。
また、従来技術によると、素子分離膜をエッチングするとき、アクティブダメージ（Ａｃｔｉｖｅ ｄａｍａｇｅ）が発生し、ＳＷ（Ｓｉｄｅ Ｗａｌｌ）アニーリング工程が必要となり、適切な硬化（ｃｕｒｉｎｇ）を行えない場合、転位発生によるＷ／Ｌ（Ｗｏｒｄ Ｌｉｎｅ）ストレスフェイル（ｓｔｒｅｓｓ ｆａｉｌ）が発生しうる。
例えば、オキサイドエッチング時に発生するアクティブダメージを見ると、ソースラインのエッチングを進行するとき、ストレス発生によって隣接した部分のアクティブ領域にダメージが発生する。これによって、Ｗ／Ｌストレスが引起こされ、ストレスフェイルが発生しうる。
また、従来技術によると、素子分離膜をエッチングするとき、コントロールゲートとフローティングゲートのダメージによって追加的なＣＤＥ（ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎｇ）工程及びＳＷアニールステップ（ａｎｎｅａｌ ｓｔｅｐ）が必要となり、適切な硬化（ｃｕｒｉｎｇ）を行えない場合、リテンションフェイル（ｒｅｔｅｎｔｉｏｎ ｆａｉｌ）が発生しうる。
例えば、ＲＣＳ（Ｒｅｃｅｓｓｅｄ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）オキサイドエッチングを進行するとき、ソース領域のみにサイドポリダメージ（ｓｉｄｅ ｐｏｌｙ ｄａｍａｇｅ）が発生し、後続のＳＷ酸化によってオキサイドを形成するとき、ドレーン領域に比べてオキサイドが薄くなることで、リテンションフェイルが発生するようになる。このような現象を除去するためには、ダメージをほとんど与えないＣＤＥ装置を使用してダメージの発生領域を除去すべきであるので、追加的な工程ステップが発生する。さらに、ＣＤＥを使用したダメージ領域の除去も追加的なエッチングを進行する工程であるので、ＲＣＳ Ｒｓ（面抵抗）が増加するという副作用が発生する。
本発明が解決しようとする技術的課題は、ＲＣＳ（Ｒｅｃｅｓｓｅｄ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）工程を進行するとき、フィールドオキサイドエッチングステップ（Ｆｉｅｌｄ ｏｘｉｄｅ ｅｔｃｈ ｓｔｅｐ）を進行せずに、同一のＲｓ（面抵抗）以下の共通ソース特性を確保することで、工程を単純化するとともに、工程進行中に発生しうる問題を防止できるフラッシュメモリ及びその製造方法を提供することにある。
上記の課題を達成するための本発明によるフラッシュメモリは、基板に形成された素子分離膜及び活性領域と、前記活性領域上に形成された複数のスタックゲートと、前記各スタックゲートの間の素子分離膜の下側及び活性領域に形成された深いインプラント領域と、前記各スタックゲートの間の活性領域の表面に形成された浅いインプラント領域とを含む。
また、本発明によるフラッシュメモリの製造方法は、基板に素子分離膜及び活性領域を形成する段階と、前記活性領域上に複数のスタックゲートを形成する段階と、前記各スタックゲートの間の素子分離膜の下側及び活性領域に深いインプラント領域を形成する段階と、前記各スタックゲートの間の活性領域の表面に浅いインプラント領域を形成する段階とを含む。
本発明によるフラッシュメモリ及びその製造方法は、従来の技術に比べて工程が単純化された方法によって共通ソースラインを形成でき、従来の技術で発生可能な不良を防止または改善できるという効果がある。
具体的に、本発明は、１）従来技術の核心的な２個のＲＩＥ工程（ＲＣＳ ｏｘｉｄｅ ＲＩＥ、ｅｔｃｈ ｄａｍａｇｅ ＣＤＥ）をスキップすることで、従来の技術に比べて工程が単純化され、従来の技術で発生可能な不良を防止または改善することができる。
２）追加的なイオン注入が必要でなく、ＲＩＥステップが削除される。例えば、イオン注入方法を見ると、０度イオン注入＋チルトイオン注入は、ＳＴＩ深さによってディープイオン注入に取り替えられる。
３）ＳＴＩエッチングステップを削除し、既存に比べて段差を約２，０００〜４，０００Åに減少させることができ、例えば、２，８００Åに段差を減少させることができる。これによって、後続の工程マージンが増加し、ＰＲ残余物の発生可能性を除去する。
４）また、オキサイドエッチングを進行しないので、コントロールゲートとフローティングゲートのダメージが最小化される。一方、ディープイオン注入を進行するときにもダメージが発生可能であるが、オキサイドエッチング時に発生したダメージに比べて非常に低い水準となる。
５）また、オキサイドエッチングを進行しないので、ＲＩＥ進行時にＳＴＩエッジ部分にストレスが印加されず、これによるフェイルが発生しない。
例えば、ワードライン（Ｗ／Ｌ）ストレスフェイルは、ＲＣＳ（Ｒｅｃｅｓｓｅｄ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）領域のフィールドを除去しながらＳＴＩアクティブも同時にダメージを受けることによって発生するもので、エッチングを進行しないので、エッチングダメージによるアクティブエッジ領域のストレスが発生しない。
６）また、段差改善によるＰＲ残余物の除去によって不良を改善するだけでなく、後続工程進行時のＰＲ均一性が改善され、ＣＤ均一性及びコーティング不良を改善することができる。
７）また、従来技術によると、ＲＣＳが曲がりくねった形状の３次元構造をなしているが、本発明の実施例では、ＳＴＩの下側に直線で連結され、ダメージ発生によってＲｓを増加させるアクティブエッチング工程が除去され、既存のＲＣＳ方法に比べて抵抗の変化を減少させることができる。
以下、本発明の実施例に係るフラッシュメモリ及びその製造方法を、添付された図面を参照して詳細に説明する。
本発明の説明において、各層の"上／下（ｏｎ／ｕｎｄｅｒ）"に形成されると記載される場合、上／下は、直接形成されるか、他の層を介在して形成される場合を全て含む。
図９は、図５のＩ−Ｉ'線断面図で、本発明の実施例に係るフラッシュメモリの断面図である。参照符号２１１は、電流が流れる経路を表す。
本発明によるフラッシュメモリは、基板２１０に形成された素子分離膜２２０及び活性領域２３０と、活性領域２３０上に形成された複数のスタックゲート２６０（図５を参照）と、前記各スタックゲート２６０の間の素子分離膜２２０の下側及び活性領域２３０に形成された深いインプラント領域２４０ａと、前記各スタックゲート２６０の間の活性領域２３０の表面に形成された浅いインプラント領域２４０ｂとを含むことができる。
本発明において、共通ソース２４０は、深いインプラント領域２４０ａと浅いインプラント領域２４０ｂが互いに電気的に連結されることで形成される。
本発明の場合、スタックゲート２６０の高さが前記素子分離膜２２０の深さより長い。
また、本発明において、深いインプラント領域２４０ａは、前記各スタックゲート２６０の間の活性領域２３０に前記素子分離膜２２０より低い深さで形成された第１イオン注入領域２４２と、前記各スタックゲート２６０の間の素子分離膜２２０の下側及び活性領域２３０に前記素子分離膜２２０より深い深さで形成された第２イオン注入領域２４６とを含むことができる。
また、前記深いインプラント領域２４０ａは、前記各スタックゲート２６０の間の活性領域２３０に前記第１イオン注入領域２４２より低い深さで形成された第３イオン注入領域２４４をさらに含むことができる。
上述した第２イオン注入領域２４６は、前記各スタックゲート２６０の間の素子分離膜２２０の下側及び活性領域２３０に直線で連結された形態である。
すなわち、従来技術によると、ＲＣＳ（Ｒｅｃｅｓｓｅｄ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）が曲がりくねった形状の３次元構造をなしているが、本実施例における共通ソースは、ＳＴＩの下側に直線で連結され、ダメージ発生によってＲｓを増加させるアクティブエッチング工程が除去されることで、既存のＲＣＳ方法に比べて抵抗の変化を減少させることができる。
図１０は、従来技術によるフラッシュメモリの断面図である。参照符号１１１は、電流が流れる経路を表す。
従来の技術によると、共通ソース１４０を連結するために３次元構造で曲がりくねった形態で連結されている。
従来技術によると、単位表面の面抵抗（Ｒｓ）がそれぞれＲであると仮定すると、Ｎ番目の活性領域までの全体の抵抗は３ＮＲになる。
その反面、本発明の実施例では、図９に示すように共通ソース２４０を形成することができる。すなわち、本発明において、共通ソース２４０は、深いインプラント領域２４０ａ及び浅いインプラント領域２４０ｂを含むことができる。
また、本発明では、図９に示すように、垂直にショット（ｓｈｏｒｔ）が発生すると、素子分離膜２２０の下側に直線で連結された共通ソース２４０を形成することができる。
具体的に、抵抗（Ｒ）は、抵抗体の長さに比例するようになり、長さが短くなるほど、全体の抵抗が減少する。これを勘案した上で、本発明では、素子分離膜２２０の下側で共通ソースを連結する領域が直線で連結されており、活性領域２３０と共通ソース２４０は、３部分のインプラント領域２４６，２４４，２４２に連結されている。
このとき、抵抗をなす断面積が既存の方法に比べて非常に大きいので、実質的な抵抗が減少するようになり、約Ｅ１３〜Ｅ１４の濃度を有するドーピングを進行するとしても、既存の方法で約Ｅ１５の濃度を有するドーピングを進行する場合と同一の効果を表すようになる。図９に示すように、Ｎ番目の活性領域までの全体の抵抗は、既存の方法と同一の３ＮＲの値を有する。
以下、本発明の実施例に係るフラッシュメモリの製造工程を説明する。
図５は、本発明の実施例に係るフラッシュメモリの製造工程を説明するためのフラッシュメモリの平面図である。
まず、図５に示すように、基板２１０に素子分離膜（ＳＴＩ）２２０及び活性領域２３０を定義する。その後、前記活性領域２３０上に複数のスタックゲート２６０を形成し、ドレーン領域２５０を遮る感光膜パターン３１０を形成する。前記感光膜パターン３１０によって、共通ソースライン領域であるＩ−Ｉ'線領域がオープンされる。
図６は、図５のＩ−Ｉ'線断面図である。
次いで、図６に示した活性領域２３０及び素子分離膜２２０に対して、図７に示すようにインプラントを行う。したがって、各スタックゲート２６０の間の素子分離膜２２０及び活性領域２３０に対して深いインプラント領域２４０ａが形成される。
本発明において、深いインプラント領域２４０ａは、前記各スタックゲート２６０の間の素子分離膜２２０及び活性領域２３０に複数のイオン注入を行うことで形成される。
例えば、３回にかけたイオン注入を通して深いインプラント領域２４０ａを形成することができるが、これに限定されることなく、２回、４回またはそれ以上のイオン注入も可能である。
例えば、イオン注入が３回にかけて進行される場合、前記素子分離膜２２０より低い深さで第１イオン注入領域２４２を形成する第１イオン注入段階（Ａ）を進行する。
その後、前記各スタックゲート２６０の間の素子分離膜２２０及び活性領域２３０に前記第１イオン注入領域２４２より深い深さで第３イオン注入領域２４４を形成する第３イオン注入段階（Ｂ）を進行する。
その後、前記各スタックゲート２６０の間の素子分離膜２２０及び活性領域２３０に前記素子分離膜２２０より深い深さで第２イオン注入領域２４６を形成する第２イオン注入段階（Ｃ）を進行する。
本発明の実施例において、前記第２イオン注入領域２４６は、前記素子分離膜２２０の下側及び活性領域２３０に直線で連結された形態である。
図８は、図５のＩＩ−ＩＩ'線断面図である。
スタックゲート２６０の一部及びドレーン領域２５０が感光膜パターン３１０によって遮られることで、共通ソース領域がオープンされる。
本発明の実施例によると、スタックゲート２６０の高さが素子分離膜２２０の深さより長い。
例えば、素子分離膜（ＳＴＩ）２２０の深さ（２０００Å乃至３０００Å、好ましくは２６００Å）よりも、ゲート物質として使用するスタックゲート２６０の厚さ（２８００Å乃至３８００Å、好ましくは３４００Å）が約８００Åだけ厚いことを用いたセルフアライン（ｓｅｌｆ ａｌｉｇｎ）方法が使用されるので、工程が一層簡単である。さらに、既存ではＲＩＥ進行後にイオン注入を進行していたが、本発明の実施例では、ＲＩＥを進行しないので、ＲＩＥによるストレス、深さプロファイル差による工程マージン低下を改善することができる。
すなわち、感光膜パターン３１０でブロッキング不可能な部分も、スタックゲート２６０のポリの厚さが素子分離膜の深さより厚いので、スタックゲートポリにブロッキングされることで、チャネルに入ることができない。
また、本発明では、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）エッチングステップを削除し、既存に比べて段差を約２，０００〜４，０００Åに減少させ、例えば、段差を２，８００Åに減少させることができる。これによって、後続工程マージンが増加し、ＰＲ残余物の発生可能性がなくなる。
例えば、従来技術によると、コントロールゲート（２，１００Å）＋ＯＮＯ（２５０Å）＋フローティングゲート（１，０００Å）＋ＳＴＩ（２８００Å）＝６，１５０Åになるが、本発明を適用すると、コントロールゲート（２，１００Å）＋ＯＮＯ（２５０Å）＋フローティングゲート（１，０００Å）＝３，３５０Åである。したがって、約５４％の高さ減少をもたらす。
本発明の実施例で、図７のような３回にかけた深いインプラント領域２４０ａを形成する例を説明すると、次の通りである。
例えば、リン（Ｐ）をイオン注入イオンとする場合、第１イオン注入段階（Ａ）は、リン（Ｐ）を約１２０乃至１５０ＫｅＶ、好ましくは１３５ＫｅＶのエネルギーと１０１３〜１０１４／ｃｍ２ドーズでイオン注入し、約１３５０Å乃至１６５０Å、好ましくは１５００Å深さの投射範囲（Ｒｐ:投影範囲またはイオン注入ピーク）に第１イオン注入領域２４２を形成することができる。
その後、第３イオン注入段階（Ｂ）は、リン（Ｐ）を約１４０乃至１８０ＫｅＶ、好ましくは１６０ＫｅＶのエネルギーと１０１３〜１０１４／ｃｍ２ドーズでイオン注入し、約２０００Å乃至２４００Å、好ましくは２２００Å深さの投射範囲（Ｒｐ:投影範囲またはイオン注入ピーク）に第３イオン注入領域２４４を形成することができる。
その後、第２イオン注入段階（Ｃ）は、リン（Ｐ）を約１４０ＫｅＶ乃至２２０ＫｅＶ、好ましくは２００ＫｅＶのエネルギーと１０１３〜１０１４／ｃｍ２ドーズでイオン注入し、約２５００Å乃至２９００Å、好ましくは２７００Å深さの投射範囲（Ｒｐ:投影範囲またはイオン注入ピーク）に第２イオン注入領域２４６を形成することができる。
また、例えば、アルセニック（Ａｓ）をイオン注入イオンとする場合、第１イオン注入段階（Ａ）は、アルセニック（Ａｓ）を約２２０乃至２８０ＫｅＶ、好ましくは２５０ＫｅＶのエネルギーと１０１３〜１０１４／ｃｍ２ドーズでイオン注入し、１３５０乃至１６５０Å、好ましくは１５００Å深さの投射範囲（Ｒｐ:投影範囲またはイオン注入ピーク）に第１イオン注入領域２４２を形成することができる。
その後、第３イオン注入段階（Ｂ）は、アルセニック（Ａｓ）を約３３０乃至４１０ＫｅＶ、好ましくは３７０ＫｅＶのエネルギーと１０１３〜１０１４／ｃｍ２ドーズでイオン注入し、約２０００乃至２４００Å、好ましくは２２００Å深さの投射範囲（Ｒｐ:投影範囲またはイオン注入ピーク）に第３イオン注入領域２４４を形成することができる。
その後、第２イオン注入段階（Ｃ）は、アルセニック（Ａｓ）を約４１０乃至５１０ＫｅＶ、好ましくは４６０ＫｅＶのエネルギーと１０１３〜１０１４／ｃｍ２ドーズでイオン注入し、約２４００乃至３０００Å、好ましくは２７００Å深さの投射範囲（Ｒｐ:投影範囲またはイオン注入ピーク）に第２イオン注入領域２４６を形成することができる。
その後、図９に示すように、前記各スタックゲート２６０の間の活性領域２３０の表面に浅いインプラント領域２４０ｂを形成する。
上述した共通ソース工程での深いイオン注入を使用して、所望の領域の素子分離膜２２０の下側を全てイオン注入で連結した。しかしながら、素子分離膜２２０の底部分と活性領域２３０の表面部分が連結されないと意味がない。
このために、本発明の実施例では、素子分離膜２２０の底部分と活性領域２３０の表面を連結する方法として、既存の工程で使用するセルソースドレーン（ｃｅｌｌ ｓｏｕｒｃｅ／ｄｒａｉｎ：ＣＳＤ）工程、高電圧ＬＤＤ（ＨＶ ＬＤＤ）工程または低電圧ＬＤＤ（ＬＶ ＬＤＤ）工程のうち少なくとも何れか一つ以上の工程を行うとき、各スタックゲート２６０の間の素子分離膜２２０と活性領域２３０をオープンして進行する。したがって、追加的な工程の増加なしに、素子分離膜２２０の底部分とソースラインの表面を連結することができる。
例えば、セルソースドレーン（ｃｅｌｌ ｓｏｕｒｃｅ／ｄｒａｉｎ：ＣＳＤ）工程を活用する場合、アルセニック（Ａｓ）をイオン注入イオンとし、約１３乃至１７ＫｅＶ、好ましくは１５ＫｅＶのエネルギーと２×１０１４／ｃｍ２ドーズでイオン注入することで、１３０乃至１７０Å、好ましくは約１５０Å深さの投射範囲（Ｒｐ）に浅いインプラント領域２４０ｂを形成することができる。
また、高電圧ＬＤＤ（ＨＶ ＬＤＤ）工程を活用する場合、リン（Ｐ）をイオン注入イオンとし、５０乃至７０ＫｅＶ、好ましくは約６０ＫｅＶのエネルギーと２×１０１３／ｃｍ２ドーズでイオン注入することで、７２０乃至８８０Å、好ましくは約８００Å深さの投射範囲（Ｒｐ）に浅いインプラント領域２４０ｂを形成することができる。
また、低電圧ＬＤＤ（ＬＶ ＬＤＤ）工程を活用する場合、アルセニック（Ａｓ）をイオン注入イオンとし、３６乃至４４ＫｅＶ、好ましくは約４０ＫｅＶのエネルギーと２×１０１４／ｃｍ２ドーズでイオン注入することで、２７０乃至３３０Å、好ましくは約３００Å深さの投射範囲（Ｒｐ）に浅いインプラント領域２４０ｂを形成することができる。
例えば、高電圧トランジスタ（ＨＶ ＴＲ）を使用するフラッシュ工程の最大の接合深さ（ｊｕｎｃｔｉｏｎ ｄｅｐｔｈ）が最小約１０００Å水準であるとしたとき、共通ソースを形成するための工程は約１５００Åから進行することができる。
これは、既存に進行する工程をそのまま用いることで、追加的な工程が必要でないことを意味する。
本発明は、上述した実施例及び図面によって限定されるものでなく、特許請求の範囲の権利範囲に属する範囲内で多様な他の実施例が可能である。
２２０ 素子分離膜
２３０ 活性領域
２４０ 共通ソース
２３０ 活性領域
２４０ 共通ソース
Claims (6)
- 基板に形成された素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）及び活性領域と、
前記活性領域上に形成された複数のスタックゲートと、
前記各スタックゲートの間の素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の下側及び活性領域に形成された深いインプラント領域と、
前記各スタックゲートの間の活性領域の表面に形成された浅いインプラント領域と、を含み、
前記深いインプラント領域及び前記浅いインプラント領域は、共通ソースを形成し、
前記深いインプラント領域及び前記浅いインプラント領域は、前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）及び前記活性領域に対してインプラントを行うことにより形成され、前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）は除去されずに残っており、
前記スタックゲートの高さが前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の深さより大きく、
前記深いインプラント領域は、
前記各スタックゲートの間の活性領域に前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の底部分より浅い深さで形成された第１イオン注入領域と、
前記各スタックゲートの間の素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の下側及び活性領域に前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の底部分より深い深さで形成された第２イオン注入領域と、
前記各スタックゲートの間の活性領域に前記第１イオン注入領域より深い深さで形成された第３イオン注入領域と、を含むことを特徴とするフラッシュメモリ。 - 前記第２イオン注入領域は、前記各スタックゲートの間の素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の下側及び活性領域に直線で連結された形態であることを特徴とする請求項１に記載のフラッシュメモリ。
- 前記浅いインプラント領域は、
前記深いインプラント領域の上側と電気的に連結されることを特徴とする請求項１に記載のフラッシュメモリ。 - 基板に活性領域を定義する素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成する段階と、
前記活性領域上に複数のスタックゲートを形成する段階と、
前記各スタックゲートの間の素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の下側及び活性領域に深いインプラント領域を形成する段階と、
前記各スタックゲートの間の活性領域の表面に浅いインプラント領域を形成する段階と、を含み、
前記深いインプラント領域及び前記浅いインプラント領域は、共通ソースを形成し、
前記深いインプラント領域及び前記浅いインプラント領域は、前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）及び前記活性領域に対してインプラントを行うことにより形成され、前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）は除去されずに残っており、
前記スタックゲートを形成する段階では、
前記スタックゲートの高さが前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の深さより大きく、
前記深いインプラント領域を形成する段階は、
前記各スタックゲートの間の活性領域に前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の底部分より浅い深さで第１イオン注入領域を形成する段階と、
前記各スタックゲートの間の素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の下側及び活性領域に前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の底部分より深い深さで第２イオン注入領域を形成する段階と、
前記第１イオン注入領域を形成する段階後に、前記各スタックゲートの間の活性領域に前記第１イオン注入領域より深い深さで第３イオン注入領域を形成する段階と、を含み、
前記第１イオン注入領域を形成する段階、前記第２イオン注入領域を形成する段階、及び前記第３イオン注入領域を形成する段階は、前記活性領域及び前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）に対してイオン注入を行うことによりなされることを特徴とするフラッシュメモリの製造方法。 - 前記第２イオン注入領域が前記素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の下側及び活性領域に直線で連結されるように、前記第２イオン注入領域を形成することを特徴とする請求項４に記載のフラッシュメモリの製造方法。
- 前記浅いインプラント領域は、
前記深いインプラント領域を形成する段階後に、
セルソース／ドレーン工程、高電圧ＬＤＤ（ＨＶ ＬＤＤ）工程または低電圧ＬＤＤ（ＬＶ ＬＤＤ）工程のうち少なくとも何れか一つの工程を行うとき、前記各スタックゲートの間の素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）及び活性領域をオープンしてイオン注入を進行することで形成されることを特徴とする請求項４に記載のフラッシュメモリの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070090832A KR100872720B1 (ko) | 2007-09-07 | 2007-09-07 | 플래시 메모리 및 그 제조방법 |
| KR10-2007-0090832 | 2007-09-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009065154A JP2009065154A (ja) | 2009-03-26 |
| JP5032421B2 true JP5032421B2 (ja) | 2012-09-26 |
Family
ID=40372163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008224919A Expired - Fee Related JP5032421B2 (ja) | 2007-09-07 | 2008-09-02 | フラッシュメモリ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8072019B2 (ja) |
| JP (1) | JP5032421B2 (ja) |
| KR (1) | KR100872720B1 (ja) |
| CN (1) | CN101383354B (ja) |
| DE (1) | DE102008045344A1 (ja) |
| TW (1) | TW200913235A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101016518B1 (ko) * | 2008-07-15 | 2011-02-24 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 |
| CN103715145B (zh) * | 2012-09-29 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器的形成方法 |
| US9673194B2 (en) * | 2013-10-31 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and formation thereof |
| US9679979B2 (en) * | 2014-02-13 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure for flash memory cells and method of making same |
| US9876019B1 (en) * | 2016-07-13 | 2018-01-23 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with programmable memory and methods for producing the same |
| CN106941076B (zh) * | 2017-04-24 | 2020-05-01 | 上海华力微电子有限公司 | 一种降低闪存源端导通电阻的方法 |
| CN112309853A (zh) * | 2020-11-12 | 2021-02-02 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅极沟槽结构的制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223868A (ja) * | 1997-02-12 | 1998-08-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその製造方法 |
| TW355835B (en) * | 1997-12-12 | 1999-04-11 | United Microelectronics Corp | Manufacturing method of flash memory |
| JP2000269366A (ja) * | 1999-03-19 | 2000-09-29 | Toshiba Corp | 不揮発性半導体メモリ |
| US6596586B1 (en) | 2002-05-21 | 2003-07-22 | Advanced Micro Devices, Inc. | Method of forming low resistance common source line for flash memory devices |
| KR100507699B1 (ko) * | 2002-06-18 | 2005-08-11 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조방법 |
| JP2004235399A (ja) * | 2003-01-30 | 2004-08-19 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR100638426B1 (ko) * | 2004-12-23 | 2006-10-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀 및 그 제조 방법 |
| KR100661230B1 (ko) * | 2004-12-30 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀 및 그 제조 방법 |
| JP4979060B2 (ja) | 2006-03-03 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 表示制御用半導体集積回路 |
| KR100806787B1 (ko) * | 2006-07-24 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 플래쉬 반도체 소자의 제조방법 |
-
2007
- 2007-09-07 KR KR1020070090832A patent/KR100872720B1/ko not_active IP Right Cessation
-
2008
- 2008-08-28 US US12/200,423 patent/US8072019B2/en not_active Expired - Fee Related
- 2008-08-29 TW TW097133184A patent/TW200913235A/zh unknown
- 2008-09-01 DE DE102008045344A patent/DE102008045344A1/de not_active Ceased
- 2008-09-02 JP JP2008224919A patent/JP5032421B2/ja not_active Expired - Fee Related
- 2008-09-08 CN CN2008102156292A patent/CN101383354B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE102008045344A1 (de) | 2009-05-28 |
| JP2009065154A (ja) | 2009-03-26 |
| TW200913235A (en) | 2009-03-16 |
| CN101383354A (zh) | 2009-03-11 |
| US20090065840A1 (en) | 2009-03-12 |
| CN101383354B (zh) | 2010-11-03 |
| KR100872720B1 (ko) | 2008-12-05 |
| US8072019B2 (en) | 2011-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120605 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120628 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150706 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |