CN106941076B - 一种降低闪存源端导通电阻的方法 - Google Patents

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Abstract

本发明提出一种降低闪存源端导通电阻的方法，包括下列步骤：提供具有浅沟槽隔离结构的半导体衬底；对上述结构进行离子注入工艺，在所述半导体衬底形成有源区；在所述有源区上方形成第一掺杂区；对有源区进行磷离子注入，在有源区中与浅沟槽隔离结构等同深度的地方形成第二掺杂区。本发明提出的降低闪存源端导通电阻的方法，可以降低现有闪存源端电阻50％～70％，极大的改善源端电阻拱形分布，降低了中心存储单元与两端存储单元VT的差异，可以获得更窄的VT分布。

Description

一种降低闪存源端导通电阻的方法
技术领域
本发明涉及半导体集成电路制造领域，且特别涉及一种降低闪存源端导通电阻的方法。
背景技术
闪存(Flash memory)是基于EPROM，EEPROM发展起来的一种新型非挥发性半导体存储器，它具有价格便宜、工艺相对简单、可方便快速的进行多次擦写的特点，自问世以来，闪存在存储领域得到了广泛的应用，主要应用于便携式设备、嵌入式系统及汽车电子领域。
Nor flash依靠热电子注入的方式来存储数据，即电子在沟道中被漏端和源端的横向电场加速，在漏端附近形成热电子，通过声子散射，在栅极纵向电场的作用下，部分电子会通过隧穿氧化层，注入到浮栅中，器件的阈值电压随之改变，以此达到存储数据的目的。随着闪存的广泛应用，闪存的容量也变的越来越大，芯片中的VT(阈值电压)分布也就越来越宽，对工艺均匀性的要求也就越高。
现有的Nor Flash阵列如图1所示，通常为32位操作，每32根位线共用源端CT，由于源端电阻的影响，每32根位线的VT呈现“拱形”分布，即两端的VT低，中间的VT高，如图2所示，导致现有技术的VT分布较宽。
现有技术源端电流的路径为有源区AA->STI侧墙->STI底部->STI侧墙->AA……->源端CT(如图3所示)，整个路径为AA和STI交叉，这种曲线的电流路径极大的增加了源端电阻，使中心存储单元源端电阻最高，两边存储单元源端电阻逐渐降低，这种源端电阻的“拱形”分布最终造成中心存储单元的VT高，两边存储单元的VT低，整个VT分布也呈现“拱形”分布，并且共用源端CT的位线数目的增加，这种分布会越加严重，整个VT分布也越宽，在芯片设计时不得不增加源端CT的数目以获得较窄的VT分布，无形中增加了芯片的面积。
发明内容
本发明提出一种降低闪存源端导通电阻的方法，可以降低现有闪存源端电阻50％～70％，极大的改善源端电阻拱形分布，降低了中心存储单元与两端存储单元VT的差异，可以获得更窄的VT分布。
为了达到上述目的，本发明提出一种降低闪存源端导通电阻的方法，包括下列步骤：
提供具有浅沟槽隔离结构的半导体衬底；
对上述结构进行离子注入工艺，在所述半导体衬底形成有源区；
在所述有源区上方形成第一掺杂区；
对有源区进行磷离子注入，在有源区中与浅沟槽隔离结构等同深度的地方形成第二掺杂区。
进一步的，所述有源区为P型离子掺杂有源区。
进一步的，所述第一掺杂区为N型离子掺杂区。
进一步的，所述第二掺杂区为N型离子掺杂区。
进一步的，所述磷离子注入的注入能量为90～150keV。
进一步的，所述磷离子注入的注入剂量为5e13～5e15。
本发明提出的降低闪存源端导通电阻的方法，在半导体衬底刻蚀完后进行的离子注入工艺后，增加一道针对有源区的磷注入，在P型离子有源区中与STI等同深度的地方形成重掺杂的N型离子掺杂区，使源端电流的路径由原来的曲线变为直线，源端电阻可以降低50％～70％，极大的改善了源端电阻的拱形分布，降低了中心存储单元与两端存储单元VT的差异，可以获得更窄的VT分布，共用源端CT的位线数目也相应的增加，减少了共用源端CT，芯片的面积也可以进一步缩小。
附图说明
图1所示为现有技术中闪存矩阵源端电阻结构示意图。
图2所示为现有技术中VT分布和位线关系示意图。
图3所示为现有技术中中心存储单元源端电流路径示意图。
图4所示为本发明较佳实施例的降低闪存源端导通电阻的方法流程图。
图5所示为本发明较佳实施例的源端掺杂分布示意图。
图6所示为本发明较佳实施例的中心存储单元源端电流路径示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
本发明通过降低源端电阻，可以极大的改善这种VT分布较宽的问题。请参考图4，图4所示为本发明较佳实施例的降低闪存源端导通电阻的方法流程图。本发明提出一种降低闪存源端导通电阻的方法，包括下列步骤：
步骤S100：提供具有浅沟槽隔离结构的半导体衬底；
步骤S200：对上述结构进行离子注入工艺，在所述半导体衬底形成有源区；
步骤S300：在所述有源区上方形成第一掺杂区；
步骤S400：对有源区进行磷离子注入，在有源区中与浅沟槽隔离结构等同深度的地方形成第二掺杂区。
根据本发明较佳实施例，所述有源区为P型离子掺杂有源区，所述第一掺杂区为N型离子掺杂区，所述第二掺杂区为N型离子掺杂区。进一步的，所述磷离子注入的注入能量为90～150keV，所述磷离子注入的注入剂量为5e13～5e15。
请参考图5，图5所示为本发明较佳实施例的源端掺杂分布示意图。所述具有浅沟槽隔离结构的半导体衬底两端设置有源端CT，对有源区进行磷离子注入，在有源区中与浅沟槽隔离结构等同深度的地方形成N型离子掺杂区。
图6所示为本发明较佳实施例的中心存储单元源端电流路径示意图。电流的路径为有源区AA->STI侧墙->STI底部->STI侧墙->源端CT，源端电流的路径由原来的曲线变为直线，源端电阻可以降低50％～70％，极大的改善了源端电阻的拱形分布，降低了中心存储单元与两端存储单元VT的差异，可以获得更窄的VT分布，共用源端CT的位线数目也相应的增加，减少了共用源端CT，芯片的面积也可以进一步缩小。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (6)

1.一种降低闪存源端导通电阻的方法，其特征在于，包括下列步骤：
提供具有浅沟槽隔离结构的半导体衬底，所述半导体衬底的两端设置有源端接触结构CT；
对上述结构进行离子注入工艺，在所述半导体衬底形成有源区；
在所述有源区上方形成第一掺杂区；
对有源区进行磷离子注入，在有源区中与浅沟槽隔离结构等同深度的地方形成第二掺杂区，以使得电流的路径为从中心存储单元的源端的第一掺杂区依次经过两侧相邻的浅沟槽隔离结构的侧墙、所述相邻的浅沟槽隔离结构的底部、所述中心存储单元和每端的所述源端接触结构CT之间的浅沟槽隔离结构的底部、所述第二掺杂区以及与所述源端接触结构CT相邻的浅沟槽隔离结构的底部和侧墙到达源端接触结构CT，且所述电流的路径在除所述中心存储单元相邻的浅沟槽隔离结构的侧墙和所述与所述源端接触结构CT相邻的浅沟槽隔离结构的侧墙以外的部分均为直线，且所述磷离子注入之后相比所述磷离子注入之前，源端电阻降低50％～70％，所述中心存储单元与所述两端的存储单元的阈值电压VT的差异减小，以及，所述两端的源端接触结构CT之间具有更窄的阈值电压VT分布。
2.根据权利要求1所述的降低闪存源端导通电阻的方法，其特征在于，所述有源区为P型离子掺杂有源区。
3.根据权利要求1所述的降低闪存源端导通电阻的方法，其特征在于，所述第一掺杂区为N型离子掺杂区。
4.根据权利要求1所述的降低闪存源端导通电阻的方法，其特征在于，所述第二掺杂区为N型离子掺杂区。
5.根据权利要求1所述的降低闪存源端导通电阻的方法，其特征在于，所述磷离子注入的注入能量为90～150keV。
6.根据权利要求1所述的降低闪存源端导通电阻的方法，其特征在于，所述磷离子注入的注入剂量为5e13～5e15。
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