CN101383354A - 闪存及其制造方法 - Google Patents
闪存及其制造方法 Download PDFInfo
- Publication number
- CN101383354A CN101383354A CNA2008102156292A CN200810215629A CN101383354A CN 101383354 A CN101383354 A CN 101383354A CN A2008102156292 A CNA2008102156292 A CN A2008102156292A CN 200810215629 A CN200810215629 A CN 200810215629A CN 101383354 A CN101383354 A CN 101383354A
- Authority
- CN
- China
- Prior art keywords
- depth
- degree
- active area
- ion
- ion implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims description 83
- 238000000034 method Methods 0.000 claims description 56
- 238000002347 injection Methods 0.000 claims description 53
- 239000007924 injection Substances 0.000 claims description 53
- 238000005516 engineering process Methods 0.000 claims description 52
- 238000005468 ion implantation Methods 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 6
- -1 phosphonium ion Chemical class 0.000 claims description 6
- 239000007943 implant Substances 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 11
- 239000010410 layer Substances 0.000 description 10
- 239000000428 dust Substances 0.000 description 8
- 238000007667 floating Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical group O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229940074869 marquis Drugs 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- VBUNOIXRZNJNAD-UHFFFAOYSA-N ponazuril Chemical compound CC1=CC(N2C(N(C)C(=O)NC2=O)=O)=CC=C1OC1=CC=C(S(=O)(=O)C(F)(F)F)C=C1 VBUNOIXRZNJNAD-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种闪存及其制造方法，该闪存包括：形成在衬底中的浅沟槽隔离和有源区，形成在有源区上和/或上方的多个层叠栅，在层叠栅之间的浅沟槽隔离和有源区的下部形成的深注入区，以及在层叠栅之间的有源区的表面形成的浅注入区。
Description
本申请基于35 U.S.C119要求第10-2007-0090832号(于2007年9月7日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件，更具体地，涉及一种闪存及其制造方法。
背景技术
半导体制造技术方面包括非易失性存储器件，诸如浮栅(floating gate)存储器件或金属绝缘体半导体(MIS)存储器件，其中MIS存储器件构成具有两个或更多的多层介电层。浮栅存储器件使用势阱(potential well)体现存储特性，并且可以以电可擦除可编程只读存储器(EEPROM)隧道氧化物(ETOX)结构来构造。该ETOX结构是目前作为EEPROM被最广泛应用的简单堆叠结构，或是对每个单元都具有两个晶体管的分裂栅结构(split gatestructure)。另一方面，MIS型存储器件使用存在于介电层主体(dielectric layer bulk)、介电层/介电层接触面以及介电层/半导体接触面处的陷阱(trap)来执行存储功能。目前作为闪速EEPROM应用的金属/硅氧化物氮化物氧化物半导体(MONOS/SONOS)结构是典型的实例。
闪存器件具有使各个单位单元(unit cell)的源极相互连接以形成源极线的源极连接层。近年来，源极线已经作为闪存器件的源极连接层被广泛地应用，上述源极线是通过用于实现闪存器件高度集成的自对准源极(self-aligned source)(SAS)工艺获得的掺杂物扩散层。
如实例图1所示，形成源极线的方法包括在衬底110中形成浅沟槽隔离(shallow trench isolation)120以限定有源区130的步骤。如实例图2所示，然后在有源区130上和/或上方形成层叠栅(stackgate)并在场区(field region)中使用例如氧化膜填充浅沟槽隔离120，然后使用光刻胶掩模通过反应性离子蚀刻(RIE)来蚀刻浅沟槽隔离120以形成沟槽T。如实例图3所示，通过双离子注入，也就是，垂直离子注入(Iv)和倾斜离子注入(It)在形成沟槽T的衬底110中注入离子以形成共源极(common source)140，该共源极140具有如实例图4所示的互相连接的横向延伸表面部分141和143以及垂直表面部分142。
如实例图4所示，在侧壁(SW)氧化之前通过化学干蚀刻(CDE)去除了由RIE引起的损害。特别地，通过CDE工艺去除了由于离子注入和氧化膜蚀刻(氧化物RIE)而受压(stress)的部分。然而，这需要氧化膜和衬底之间的高蚀刻选择性，并因此需要昂贵的设备，还需要附加的工艺。同样，由于衬底和被蚀刻的浅沟槽隔离之间很高的梯级差(step difference)，在后续的光工艺(photo process)中降低了余量(margin)。当在浅沟槽隔离被蚀刻的那部分的谷状部分处产生光刻胶(PR)残余物时，还可能发生读取失败。例如，当PR残余物产生在谷状部分时，产生了氧化物蚀刻阻挡区(oxide etchblock)。从而，阻挡了对凹陷的共源极(recessed common source)(RCS)的后续离子注入，结果源极线没有被连接，因此，可能发生浮动现象(floating phenomenon)。同样，当蚀刻浅沟槽隔离时，造成了有源损害(active damage)，结果需要对侧壁(SW)进行退火(annealing)。当实施固化(curing)不当时，发生位错(dislocation)，结果可能发生字线(W/L)应力失效(stress failure)。
例如，在实施氧化物蚀刻的时侯，可能造成如下有源损害。当源极线被蚀刻时，由于应力在与其相邻的有源区造成了损害。结果，引起W/L应力，从而，可能发生应力失效。同样，在蚀刻浅沟槽隔离时，由于对控制栅极和浮栅的损害，额外地需要CDE工艺和SW退火步骤。当不适当地实施固化时，可能发生保持失败(retentionfailure)。例如，在凹陷的共源极(RCS)处实施氧化物蚀刻的时候，仅在源区造成侧面多晶硅损害(side poly damage)，结果当通过后续SW氧化形成氧化物时，氧化膜生长的比漏区薄。因此，发生保持失败。为了消除这种现象，需要使用引起小损害的CDE设备来去除引起损害的区域。结果，需要附加的工艺。此外，使用CDE去除受损的区域是附加的蚀刻工艺，结果，增加了凹陷的共源极(RCS)的薄层电阻(sheet resistance)Rs。
发明内容
本发明实施例涉及一种闪存及其制造方法，该方法在实施凹陷的共源极(RCS)工艺时不实施场氧化物蚀刻步骤(field oxide etchingstep)并确保共源极的特性小于相同的薄层电阻(Rs)，从而简化工艺并防止在实施工艺时可能发生的问题。
本发明实施例涉及一种闪存，该闪存可以包括至少以下之一：在衬底中形成的浅沟槽隔离和有源区；在有源区上和/或上方形成的多个层叠栅；在层叠栅之间的浅沟槽隔离和有源区的下侧形成的深注入区；以及在层叠栅之间的有源区的表面形成的浅注入区。
本发明实施例涉及一种闪存的制造方法，该方法可以包括至少以下步骤之一：在衬底中形成浅沟槽隔离以限定有源区；在有源区上形成多个层叠栅；在层叠栅之间的浅沟槽隔离和有源区的下侧形成深注入区；以及然后在层叠栅之间的有源区的表面中形成浅注入区。
发明实施例涉及一种方法，该方法可以包括至少以下步骤之一：以第一深度在衬底中形成限定有源区的沟槽隔离；顺序实施用于以第二深度在有源区中形成第一离子注入区的第一离子注入工艺，用于以第三深度在有源区中形成第二离子注入区的第二离子注入工艺，以及用于以第四深度在有源区和沟槽隔离中形成第三离子注入区的第三离子注入工艺；以及然后以第五深度在有源区形成浅注入区。
附图说明
实例图1至图4示出了闪存。
实例图5至图9示出了根据本发明实施例的闪存器件以及制造闪存的方法。
实例图10示出了闪存。
具体实施方式
现在将详细参照本发明的优选实施方式，在附图中示出了优选实施方式的实施例。在所有可能的任何地方，在整个附图中使用相同的标号以表示相同或相似的部件。在本发明实施例的描述中，在每个层“上和/或上方”形成某物包括直接在每个层上形成某物或通过另外的层间接地在每个层上形成某物。
如实例图5和图9所示，根据本发明实施例的闪存包括形成在衬底210中的浅沟槽隔离220和有源区230。在有源区230上和/或上方形成多个层叠栅260，而深注入区240a被形成延伸在各个层叠栅260之间的浅沟槽隔离220和有源区230的中部和下部区之间。在各个层叠栅260之间的有源区230的上部区域形成浅注入区240b。根据本发明实施例，深注入区240a和浅注入区240b互相电连接以形成共源极240。每个层叠栅260具有的高度大于浅沟槽隔离220的深度。图9是沿图5的线I-I’截取的根据本发明实施例的闪存的截面图。
深注入区240a包括在层叠栅260之间的有源区230处形成的第一离子注入区242，在层叠栅260之间的有源区230处形成的第二离子注入区244，以及在层叠栅260之间的浅沟槽隔离220和有源区230的下部区域处形成的第三离子注入区246。以比浅沟槽隔离220的深度小的深度形成第一离子注入区242。以比浅沟槽隔离220的深度大的深度形成第三离子注入区246。在第一离子注入区242和第三离子注入区246之间形成第二离子注入区244。具体地，以比第一离子注入区242的深度大但比第三离子注入区246的深度小的深度形成第二离子注入区244。第三离子注入区246可以被形成为直线形状以使层叠栅260之间的浅沟槽隔离220和有源区230的下部区域相互连接。意味着，可能以三维结构，也就是以弯曲的图样构成凹陷的共源极(RCS)。然而，根据本发明实施例，共源极以直线连接至浅沟槽隔离220的下部区域。电流通路211沿着共源极区域(common source region)的直线路径。
在其他的方法中，去除了有源蚀刻工艺，该有源蚀刻工艺由于损害而增大了薄层电阻(Rs)，并因此，相比于RCS方法实现了电阻变化的减小。在三维结构中实现这种弯曲的连接以连接共源极140。假定单位表面的薄层电阻Rs是R，则到达第N个有源区必要的总电阻是3NR。
如实例图9中所示，另一方面，根据本发明实施例，共源极240包括深注入区240a和浅注入区240b。同样，垂直地发生短路，共源极240可以被形成以直线连接至浅沟槽隔离220的下部区域。特别地，电阻(R)与阻抗物(resistant object)的长度成比例，总电阻随阻抗物的长度减小而减小。根据本发明实施例，与浅沟槽隔离220下面的共源极相连的区域以直线相互连接，考虑到上述事实，有源区230和共源极240通过注入区242、244和246连接。此时，相比于其他方法由于与电阻相关的截面区非常大，所以减小了实际电阻。因此，尽管实施具有大约E13和E14浓度的掺杂，本发明实施例提供与具有大约E15浓度的传统掺杂相同的效果。如实例图9所示，到达第N个有源区必要的总电阻可以是与传统的方法相同的值，也就是，3NR。
实例图5示出了根据本发明实施例的闪存的制造方法。如实例图5所示，在衬底210中限定了浅沟槽隔离220和有源区230。随后，在有源区230上和/或上方形成多个层叠栅260。形成光刻胶图样310以覆盖漏区250。通过光刻胶图样310使共源极线区敞开，也就是I-I’线区。实例图6是沿实例图5的线I-I’截取的截面图。
如实例图7所示，对有源区230和浅沟槽隔离220实施离子注入工艺以在层叠栅260之间的浅沟槽隔离220和有源区230中形成深注入区240a。根据本发明实施例，可以通过对层叠栅260之间的浅沟槽隔离220和有源区230实施若干次离子注入工艺来形成深注入区240a。尽管通过实施三次离子注入工艺来形成深注入区240a是可能的，但本发明实施例并不局限于此，因此，可以实施两次或四次或更多次离子注入工艺。例如，当实施三次离子注入工艺时，实施第一离子注入步骤(A)以形成第一离子注入区242以便以比浅沟槽隔离220的深度小的深度形成第一离子注入区242。随后，实施第二离子注入步骤(B)以在层叠栅260之间的浅沟槽隔离220和有源区230处形成第二离子注入区244以便以比第一离子注入区242的深度大的深度形成第二离子注入区244。然后，实施第三离子注入步骤(C)以在层叠栅260之间的浅沟槽隔离220和有源区230处形成第三离子注入区246以便以比浅沟槽隔离220的深度大的深度形成第三离子注入区246。根据本发明实施例，第三离子注入区246可以以直线连接至浅沟槽隔离220和有源区230的下部区域。
实例图8是沿实例图5的线II-II’截取的截面图。一些层叠栅260和漏区250被光刻胶图样310覆盖，从而通过蚀刻工艺暴露共源极区域。根据本发明实施例，层叠栅260的高度和厚度可以在2800埃(
)到3800埃之间的范围内，优选为3400埃。浅沟槽隔离220的深度可以在2000埃到3000埃之间的范围内，优选为2600埃。因此，层叠栅260的高度和厚度可以比浅沟槽隔离220的深度大。例如，基于层叠栅260的厚度比浅沟槽隔离220的深度大大约800埃的情况来使用自对准方法，并因此，以更有效的方式实施工艺。
此外，相比于根据其他方法的在执行RIE之后实施离子注入，本发明不实施RIE。因此，防止由RIE造成的应力和深度剖面(depthprofile)的不同而引起的工艺余量(process margin)的降低是可能的。意味着，甚至在没有被光刻胶图样310阻挡的部分处，层叠栅260的多晶硅区(poly region)的厚度也比浅沟槽隔离220的深度大。因此，通过层叠栅260的多晶硅区实施阻挡，并从而，没有获得进入到沟道(channel)中的入口。同样，根据本发明实施例，省略了浅沟槽隔离(STI)的蚀刻步骤，因此，相比于其他的方法，梯级差可能降低到大约2000埃到4000埃。例如，梯级差可能降低到大约2800埃。结果，提高了后续工艺的余量，并消除了产生光刻胶残留物的可能性。例如，根据其他的方法，具有2100埃厚度的控制栅极+具有250埃厚度的ONO+具有1000埃厚度的浮栅+具有2800埃厚度的STI＝6150埃的组合厚度。另一方面，根据本发明实施例，具有2100埃厚度的控制栅极+具有250埃厚度的ONO+具有1000埃厚度的浮栅＝3350埃的组合厚度。从而，高度降低了大约54％。
根据本发明实施例，如实例图7，如下通过三个离子注入工艺来形成深注入区240a。例如，当磷(P)离子用于离子注入时，第一离子注入步骤(A)包括以大约120KeV到150KeV，优选为135KeV的能量以及以1013/cm2到1014/cm2的剂量注入磷离子以在具有大约1350埃到1650埃，优选为1500埃的深度的注射范围(projection range)(Rp或离子注入顶点)形成第一离子注入区242。然后，第二离子注入步骤(B)包括以大约140KeV到180KeV，优选为160KeV的能量以及以1013/cm2到1014/cm2的剂量注入磷离子以在具有大约2000埃到2400埃，优选为2200埃的深度的注射范围(Rp或离子注入顶点)形成第二离子注入区244。随后，第三离子注入步骤(C)包括以大约140KeV到220KeV，优选为200KeV的能量以及以1013/cm2到1014/cm2的剂量注入磷(P)以在具有大约2500埃到2900埃，优选为2700埃的深度的注射范围(Rp或离子注入顶点)形成第三离子注入区246。
可选地，当砷(As)离子用于离子注入时，第一离子注入步骤(A)包括以大约220KeV到280KeV，优选为250KeV的能量以及以1013/cm2到1014/cm2的剂量注入砷离子以在具有大约1350埃到1650埃，优选为1500埃的深度的注射范围(Rp或离子注入顶点)形成第一离子注入区242。然后，第二离子注入步骤(B)包括以大约330KeV到410KeV，优选为370KeV的能量以及以1013/cm2到1014/cm2的剂量注入砷离子以在具有大约2000埃到2400埃，优选为2200埃的深度的注射范围(Rp或离子注入顶点)形成第二离子注入区244。随后，第三离子注入步骤(C)包括以大约410KeV到510KeV，优选为460KeV的能量以及以1013/cm2到1014/cm2的剂量注入砷离子以在具有大约2400埃到3000埃，优选为2700埃的深度的注射范围(Rp或离子注入顶点)形成第三离子注入区246。
如实例图9所示，在层叠栅260之间的有源区230的表面形成浅注入区240b。
在先前的共源极工艺中，通过深离子注入工艺来连接在所期望的区域处的浅沟槽隔离220的下部。然而，当浅沟槽隔离220的底部和有源区230的表面不互相连接时，这样的连接是无意义的。然而，根据本发明实施例，当实施选自包括单元源极/漏极(cellsource/drain)(CSD)工艺、高压轻度掺杂漏极(high-voltage lightlydoped drain)(HV LDD)工艺和低压轻度掺杂漏极(low-voltagelightly doped drain)(LV LDD)工艺的组中的至少一种作为连接浅沟槽隔离220的底部和有源区230的表面的方法时，实施上述工艺而同时暴露了层叠栅260之间的有源区230和浅沟槽隔离220。从而，连接浅沟槽隔离220的底部和源极线(source line)的表面而不实施任何附加工艺是可能的。
例如，当采用单位源极/漏极(CSD)工艺时，砷(As)离子被用于离子注入工艺，其中以大约13KeV到17KeV，优选为15KeV的能量以及以2x1014/cm2的剂量实施该离子注入工艺以在具有大约130埃到170埃，优选为大约150埃的深度的注射范围(Rp)形成浅注入区240b。
可选地，当采用高压轻度掺杂漏极(HV LDD)工艺时，磷(P)离子被用于离子注入工艺，其中以50KeV到70KeV，优选为大约60KeV的能量以及以2x1013/cm2的剂量来实施该离子注入工艺以在具有大约720埃到880埃，优选为800埃的深度的注射范围(Rp)形成浅注入区240b。
可选地，当采用低压轻度掺杂漏极(LV LDD)工艺时，砷(As)离子被用于离子注入工艺，其中以36KeV到44KeV，优选为大约40KeV的能量以及以2x1014/cm2的剂量来实施该离子注入工艺以在具有大约270埃到330埃，优选为300埃的深度的注射范围(Rp)形成浅注入区240b。
例如，假定使用高压晶体管(HV TR)的闪速工艺(flash process)的最大结深度(junction depth)的最小值为大约1000埃，则可以从大约1500埃处实施用于形成共源极的工艺。这意味着使用的是现有的工艺，而不需要任何附加的工艺。
从上面的描述可以明了，本发明实施例在至少以下方面是有利的。省去在其他方法中使用的两个必要的RIE工艺(RCS氧化物RIE和蚀刻损害CDE)是可能的，从而简化了工艺并且防止或重新调整(retraining)使用其他的方法可能造成的缺陷的出现。同样，不需要附加的离子注入工艺，省略了RIE步骤。例如，在离子注入方法中，本发明实施例使用依赖于浅沟槽隔离(STI)深度的深离子注入来替代0度离子注入+倾斜离子注入。此外，省去了STI蚀刻步骤，因此，相比于其他的方法，梯级差降低到大约2000埃到4000埃。例如，梯级差可以降低到大约2800埃。结果，提高了后续工艺的余量并且消除了产生光刻胶残留物(PR残留物)的可能性。甚至还，在本发明实施例中不实施氧化物蚀刻，结果使对控制栅极和浮栅的损害最小化。当在深离子注入工艺的过程中可能发生损害时，这种损害当相比于由氧化物蚀刻造成的损害时是最小的。而且，由于不实施氧化物蚀刻，在实施RIE时，应力不施加至STI的边缘，因此，不会出现失败。例如，由于当去除在凹陷的共源极(RCS)区域的场(field)时损害了STI的有源区，发生字线(W/L)应力失效。不实施蚀刻，并因此，由蚀刻损害引起的应力不会产生在有源边缘区(active edge region)。此外，在实施例中，通过梯级差的改善来去除PR残留物是可能的，从而防止了缺陷的产生。另外，在实施后续工艺时提高PR的一致性是可能的，从而提高了CD均匀性(CD uniformity)并防止了涂层缺陷(coating defectiveness)的产生。同样，在其他的方法中，以三维结构也就是弯曲的构造RCS，然而，在本发明实施例中，共源极以直线连接至STI的下部区域，并去除了有源蚀刻工艺，该有源蚀刻工艺由于损害的原因增大了薄层电阻(Rs)。因此，相比于其他的RCS方法，减小电阻的变化是可能的。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也将是显而易见的。
Claims (20)
1.一种闪存，包括:
浅沟槽隔离和有源区，形成在衬底中；
多个层叠栅，形成在所述有源区上；
深注入区，形成在所述层叠栅之间的所述浅沟槽隔离和所述有源区的下侧；以及
浅注入区，形成在所述层叠栅之间的所述有源区的表面。
2.根据权利要求1所述的闪存，其中，每个层叠栅都具有比所述浅沟槽隔离的深度大的高度。
3.根据权利要求1所述的闪存，其中，所述深注入区包括:
第一离子注入区，以比所述浅沟槽隔离的深度小的深度形成在所述层叠栅之间的所述有源区处；
第二离子注入区，以比所述第一离子注入区的深度大的深度形成在所述层叠栅之间的有源区处；以及
第三离子注入区，以比所述浅沟槽隔离的深度大的深度形成在所述层叠栅之间的所述浅沟槽隔离和所述有源区的下部区域处。
4.根据权利要求3所述的闪存，其中，所述第二离子注入区形成在所述第一离子注入区和所述第三离子注入区之间。
5.根据权利要求3所述的闪存，其中，所述第三离子注入区以直线连接至所述层叠栅之间的所述浅沟槽隔离和所述有源区的最下部分。
6.根据权利要求1所述的闪存，其中，所述浅注入区电连接至所述深注入区的上侧。
7.根据权利要求1所述的闪存，其中，所述深注入区和所述浅注入区形成共源极。
8.一种制造闪存的方法，包括:
在衬底中形成限定有源区的浅沟槽隔离；
在所述有源区上形成多个层叠栅；
在所述层叠栅之间的所述浅沟槽隔离和所述有源区的下部区域形成深注入区；以及然后
在所述层叠栅之间的所述有源区的表面形成浅注入区。
9.根据权利要求8所述的方法，其中，形成所述层叠栅包括以比所述浅沟槽隔离的深度大的高度形成所述层叠栅。
10.根据权利要求8所述的方法，其中，形成所述深注入区包括:
以比所述浅沟槽隔离的深度小的深度在所述层叠栅之间的所述有源区形成第一离子注入区；
以比所述第一离子注入区的深度大的深度在所述层叠栅之间的所述有源区形成第二离子注入区；以及然后
以比所述浅沟槽隔离的深度大的深度在所述层叠栅之间的所述浅沟槽隔离和所述有源区的下部区域形成第三离子注入区。
11.根据权利要求10所述的方法，其中，形成所述深注入区包括在所述第一离子注入区和所述第三离子注入区之间形成所述第二离子注入区。
12.根据权利要求10所述的方法，其中，所述第三离子注入区被形成以直线连接至所述浅沟槽隔离和所述有源区的下部区域。
13.根据权利要求8所述的方法，其中，形成浅注入区包括在形成所述深注入区之后实施选自由单元源极/漏极(CSD)工艺、高压轻度掺杂漏极(HV LDD)工艺和低压轻度掺杂漏极(LVLDD)工艺组成的组中的至少一种以暴露所述层叠栅之间的所述浅沟槽隔离和所述有源区。
14.一种方法，包括:
以第一深度在衬底中形成限定有源区的沟槽隔离；
顺序实施用于以第二深度在所述有源区中形成第一离子注入区的第一离子注入工艺，用于以第三深度在所述有源区中形成第二离子注入区的第二离子注入工艺，以及用于以第四深度在所述有源区和所述沟槽隔离中形成第三离子注入区的第三离子注入工艺；以及然后
以第五深度在有源区形成浅注入区。
15.根据权利要求14所述的方法，其中，所述沟槽隔离包括浅沟槽隔离。
16.根据权利要求14所述的方法，其中，在形成所述沟槽隔离之后和形成所述深注入区之前，进一步包括:
在所述有源区上形成多个层叠栅。
17.根据权利要求14所述的方法，其中:
所述第二深度小于所述第一深度；
所述第三深度小于所述第一深度但大于所述第二深度；
所述第四深度大于所述第一深度；以及
所述第五深度小于所述第二深度。
18.根据权利要求14所述的方法，其中，顺序地实施所述第一离子注入工艺、所述第二离子注入工艺和所述第三离子注入工艺包括:
以大约135Kev的能量和1013/cm2到1014/cm2的剂量注入磷离子以形成所述第一离子注入区；
以大约160Kev的能量和1013/cm2到1014/cm2的剂量注入磷离子以形成所述第二离子注入区；以及然后
以大约200Kev的能量和1013/cm2到1014/cm2的剂量注入磷离子以形成所述第三离子注入区
19.根据权利要求14所述的方法，其中，顺序地实施所述第一离子注入工艺、所述第二离子注入工艺和所述第三离子注入工艺包括:
以大约250Kev的能量和1013/cm2到1014/cm2的剂量注入砷离子以形成所述第一离子注入区；
以大约370Kev的能量和1013/cm2到1014/cm2的剂量注入砷离子以形成所述第二离子注入区；以及然后
以大约460Kev的能量和1013/cm2到1014/cm2的剂量注入砷离子以形成所述第三离子注入区。
20.根据权利要求14所述的方法，其中，所述第三离子注入区被形成以直线连接至所述浅沟槽隔离和所述有源区的最下区域。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070090832 | 2007-09-07 | ||
| KR10-2007-0090832 | 2007-09-07 | ||
| KR1020070090832A KR100872720B1 (ko) | 2007-09-07 | 2007-09-07 | 플래시 메모리 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101383354A true CN101383354A (zh) | 2009-03-11 |
| CN101383354B CN101383354B (zh) | 2010-11-03 |
Family
ID=40372163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008102156292A Expired - Fee Related CN101383354B (zh) | 2007-09-07 | 2008-09-08 | 闪存及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8072019B2 (zh) |
| JP (1) | JP5032421B2 (zh) |
| KR (1) | KR100872720B1 (zh) |
| CN (1) | CN101383354B (zh) |
| DE (1) | DE102008045344A1 (zh) |
| TW (1) | TW200913235A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715145A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器的形成方法 |
| CN106941076A (zh) * | 2017-04-24 | 2017-07-11 | 上海华力微电子有限公司 | 一种降低闪存源端导通电阻的方法 |
| CN112309853A (zh) * | 2020-11-12 | 2021-02-02 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅极沟槽结构的制备方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101016518B1 (ko) * | 2008-07-15 | 2011-02-24 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 |
| US9673194B2 (en) * | 2013-10-31 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and formation thereof |
| US9679979B2 (en) * | 2014-02-13 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure for flash memory cells and method of making same |
| US9876019B1 (en) * | 2016-07-13 | 2018-01-23 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with programmable memory and methods for producing the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223868A (ja) * | 1997-02-12 | 1998-08-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその製造方法 |
| TW355835B (en) | 1997-12-12 | 1999-04-11 | United Microelectronics Corp | Manufacturing method of flash memory |
| JP2000269366A (ja) * | 1999-03-19 | 2000-09-29 | Toshiba Corp | 不揮発性半導体メモリ |
| US6596586B1 (en) | 2002-05-21 | 2003-07-22 | Advanced Micro Devices, Inc. | Method of forming low resistance common source line for flash memory devices |
| KR100507699B1 (ko) * | 2002-06-18 | 2005-08-11 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조방법 |
| JP2004235399A (ja) * | 2003-01-30 | 2004-08-19 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR100638426B1 (ko) * | 2004-12-23 | 2006-10-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀 및 그 제조 방법 |
| KR100661230B1 (ko) * | 2004-12-30 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀 및 그 제조 방법 |
| JP4979060B2 (ja) | 2006-03-03 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 表示制御用半導体集積回路 |
| KR100806787B1 (ko) * | 2006-07-24 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 플래쉬 반도체 소자의 제조방법 |
-
2007
- 2007-09-07 KR KR1020070090832A patent/KR100872720B1/ko not_active IP Right Cessation
-
2008
- 2008-08-28 US US12/200,423 patent/US8072019B2/en not_active Expired - Fee Related
- 2008-08-29 TW TW097133184A patent/TW200913235A/zh unknown
- 2008-09-01 DE DE102008045344A patent/DE102008045344A1/de not_active Ceased
- 2008-09-02 JP JP2008224919A patent/JP5032421B2/ja not_active Expired - Fee Related
- 2008-09-08 CN CN2008102156292A patent/CN101383354B/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715145A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器的形成方法 |
| CN103715145B (zh) * | 2012-09-29 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器的形成方法 |
| CN106941076A (zh) * | 2017-04-24 | 2017-07-11 | 上海华力微电子有限公司 | 一种降低闪存源端导通电阻的方法 |
| CN106941076B (zh) * | 2017-04-24 | 2020-05-01 | 上海华力微电子有限公司 | 一种降低闪存源端导通电阻的方法 |
| CN112309853A (zh) * | 2020-11-12 | 2021-02-02 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅极沟槽结构的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090065840A1 (en) | 2009-03-12 |
| JP2009065154A (ja) | 2009-03-26 |
| CN101383354B (zh) | 2010-11-03 |
| TW200913235A (en) | 2009-03-16 |
| JP5032421B2 (ja) | 2012-09-26 |
| DE102008045344A1 (de) | 2009-05-28 |
| US8072019B2 (en) | 2011-12-06 |
| KR100872720B1 (ko) | 2008-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101383354B (zh) | 闪存及其制造方法 | |
| US5566106A (en) | Method for reducing the spacing between the horizontally-adjacent floating gates of a flash EPROM array | |
| US7163863B2 (en) | Vertical memory cell and manufacturing method thereof | |
| US20070001212A1 (en) | NAND-type memory devices including recessed source/drain regions and related methods | |
| JPH05136427A (ja) | プログラム可能トランジスタ及びその製造方法 | |
| US6624015B2 (en) | Method for manufacturing electronic devices having non-volatile memory cells and LV transistors with salicided junctions | |
| US6653183B2 (en) | Single-poly EPROM and method for forming the same | |
| EP0610643B1 (en) | EEPROM cell and peripheral MOS transistor | |
| US7084031B2 (en) | Method for manufacturing flash memory device and flash memory device | |
| US6177315B1 (en) | Method of fabricating a high density EEPROM array | |
| US20050116279A1 (en) | Flash memory devices and methods of fabricating the same | |
| US20070133289A1 (en) | NAND-type flash memory device with high voltage PMOS and embedded poly and methods of fabricating the same | |
| US7741179B2 (en) | Method of manufacturing flash semiconductor device | |
| EP1104023A1 (en) | Process for manufacturing electronic devices comprising non-volatile memory cells | |
| JPH1070204A (ja) | フラッシュｅｅｐｒｏｍメモリセル及びその製造方法 | |
| US6680257B2 (en) | Alternative related to SAS in flash EEPROM | |
| US5496754A (en) | Method for preventing bit line-to-bit line leakage in the access transistor region of an AMG EPROM | |
| EP1898460B1 (en) | Semiconductor device and fabrication method thereof | |
| US20170263617A1 (en) | Low cost high performance eeprom device | |
| US6380034B1 (en) | Process for manufacturing memory cells with dimensional control of the floating gate regions | |
| KR100680445B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US6834011B2 (en) | Structure, fabrication method and operating method for flash memory | |
| KR20050030456A (ko) | 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법 | |
| KR100613276B1 (ko) | 임베디드 비휘발성 메모리 및 그 제조방법 | |
| US20080211009A1 (en) | Process for manufacturing an electronic device integrated on semiconductor substrate comprising non volatile floating gate memories and an associated circuitry and corresponding electronic device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101103 Termination date: 20130908 |