KR100680445B1 - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 92
- 238000005468 ion implantation Methods 0.000 claims abstract description 78
- 239000012535 impurity Substances 0.000 claims abstract description 61
- 229910052785 arsenic Inorganic materials 0.000 claims description 28
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 28
- 239000010410 layer Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000007943 implant Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000009826 distribution Methods 0.000 description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 스택 게이트 구조를 가지는 셀의 소오스/드레인을 형성하는 공정에서, 소오스를 형성하는 공정에서는 셀 소오스 마스크를 이용하여 소오스 형성 영역만을 개방시켜 형성하고, 드레인을 형성하는 공정에서는 드레인 영역만 개방시키는 셀 드레인 마스크를 이용하여 불순물 이온 주입 시 소오스 영역 및 터널 산화막의 손상을 방지하여 전하 손실 경로(Charge loss path)를 최소화하므로써 챠지 리텐션(Charge retention) 특성을 셀의 신뢰성 및 수율(Yield)을 증가시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 개시된다.
공통 소오스 라인, 셀 드레인 마스크, SAS 식각 공정
Description
도 1은 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도.
도 3a 내지 도 3e는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 4a 내지 도 4c는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도.
도 5는 종래의 플래쉬 메모리 셀과 본 발명에 따라 제조된 플래쉬 메모리 셀의 문턱전압을 비교하기 위하여 도시한 Vt 특성 그래프.
도 6a 및 도 6b는 종래 및 본 발명의 방법에 따라 제조된 셀의 베이크 리텐션 테스트 결과를 도시한 특성 그래프.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 반도체 기판 2, 2a, 12 : 필드 산화막
3, 13 : 터널 산화막 4, 14 : 제 1 폴리실리콘층
5, 15 : ONO 유전체막 6a, 16a : 제 2 폴리실리콘층
6b, 16b : 텅스텐 실리사이드층 6, 16 : 콘트롤 게이트
7, 17 : 질화막 8a, 18a : 소오스
18b : 소오스가 형성될 영역 9, 19 : 드레인
20 : 셀 소오스 마스크 21 : SAS 마스크
22 : 셀 드레인 마스크
Vt1 : 종래의 플래쉬 메모리 셀의 문턱전압 특성 곡선
Vt2 : 본 발명에 따른 플래쉬 메모리 셀의 문턱전압 특성 곡선
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 SAS 식각 공정 후 불순물 주입(Implantation)시 게이트와 소오스 영역의 오버랩을 일정하게 형성하고, 게이트 산화막이 훼손되는 것을 방지하여, 각각의 셀에 대한 소거 특성을 균일하게 하고, 챠지 리텐션 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
최근 들어, 스택 게이트 구조의 플래쉬 메모리 셀 소자에서 집적도를 높이기 위하여 셀과 셀간의 소오스 영역을 좁히는 SAS(Self-Aligned Source) 공정을 이용하고 있다. SAS 공정이란 적층(Stack) 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소오스 영역을 개방한 후 인접한 셀과의 공통 소오스 라인을 형성하기 위하여 필드 산화막(Field oxide)을 제거하는 이등방성(Anisotropic) 식각을 실시하는 공정을 말한다.
도 1 및 도 2를 참조하여 종래의 플래쉬 메모리 셀 제조 방법을 설명하기로 한다.
도 1은 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이고, 도 2는 도 1의 레이 아웃도이다. 도 1은 도 2의 A1-A2 부분을 절취한 상태의 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(1) 상에 필드 산화막(2)을 형성하여 액티브 영역(Active region)을 형성한 뒤 전체 상부에 터널 산화막(3), 플로팅 게이트용 제 1폴리실리콘층(4)을 형성한 후 제 1 폴리실리콘층(4)을 패터닝한다. 제 1 폴리실리콘층(4)을 포함한 전체 상부에 ONO 유전체막(5), 콘트롤 게이트용 제 2 폴리실리콘층(6a), 텅스텐 실리사이드층(6b) 및 질화막(7)을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 질화막(7), 텅스텐 실리사이드층(6b), 제 2 폴리실리콘층(6a) 및 ONO 유전체막(5)을 순차적으로 패터닝하여 적층 구조의 게이트를 형성한다.
이후, SAS 공정으로 소오스 및 드레인을 형성하는 방법은 2가지가 있다.
첫 번째 방법은 SAS 마스크를 이용하여 셀의 콘트롤 게이트(6)에 따라 형성될 공통 소오스 라인(8)을 정한 뒤 인접된 셀과 셀간의 소오스 라인(8)을 연결하기 위하여 산화막 식각 공정으로 필드 산화막(2a)을 제거한다. 이후, SAS 마스크를 제거하고, 셀 소오스/드레인 마스크를 이용하여 소오스 및 드레인이 형성될 영역만을 노출시킨 후 40KeV 정도의 이온주입 에너지로 4.0E15(atoms/cm2)정도의 비소(As)를 주입하여 소오스(8) 및 드레인(9)을 형성한다.
상기한 방법은 소오스 및 드레인을 형성하기 위한 불순물 이온 주입을 1번만 실시하므로 소오스 쪽의 손상(Damage)이 적고, 공정 단계도 줄어드는 장점이 있다. 그러나, 이 방법은 셀들간의 특성 차이가 많이 나게 되는데 그 이유는 다음과 같다. 공통 소오스 라인을 형성하기 위하여 필드 산화막의 일부를 제거하는 SAS 식각 공정은 위치에 따라 식각되는 정도의 차가 심하기 때문에, 각각의 셀마다 필드 산화막이 식각되는 정도의 차가 심하게 발생한다. 이러한 식각 정도의 차이는 후속의 불순물 이온 주입 공정에서 소오스 쪽의 정션 오버랩(Junction overlap)이 균일하지 못하게 되는 원인이 되며, 소거 동작시 소거 속도에서 차이나게 된다.
두 번째 방법은 균일한 정션 오버랩(Junction overlap)을 확보하기 위해 셀 소오스 마스크를 이용하여 소오스가 형성될 영역(8a)만 개방한 후 30KeV 정도의 이온주입 에너지로 4.0E13(atoms/cm2)정도의 비소(As)를 1차 주입한다. 다시 SAS 마스크를 이용하여 셀의 콘트롤 게이트(6)에 따라 형성될 공통 소오스 라인(8)을 정한 뒤 인접된 셀과 셀간의 소오스 라인(8)을 연결하기 위하여 산화막 식각 공정으로 필드 산화막(2a)을 제거한 후 소오스 라인(8)의 저항을 줄이기 위하여 25KeV 정도의 이온주입 에너지로 2.0E15(atoms/cm2)정도의 비소(As)를 2차 주입하여 소오스(8)를 형성한다. SAS 마스크를 제거하고, 셀 소오스/드레인 마스크를 이용하여 소오스 및 드레인이 형성될 영역만을 노출시킨 후 40KeV 정도의 이온주입 에너지로 4.0E15(atoms/cm2)정도의 비소(As)를 주입하여 소오스(8) 및 드레인(9)을 형성한다.
상기의 방법은 소오스 라인을 형성하기 위하여 필드 산화막을 제거하는 과정에서 소오스 쪽의 터널 산화막이 손상을 입게 된다. 이후 곧바로 2차 불순물 주입이 실시되므로 터널 산화막은 다시 한번 손상을 입게 된다. 손상을 줄이기 위하여 SAS 어닐링 공정을 실시하기는 하지만, 이 경우 수직(Vertical) 방향에 비해 수평(Lateral) 방형으로는 산화막(Oxidation)이 적게 되므로 결국은 소오스 쪽의 터널 산화막이 취약한 영역이 된다. 다시 셀 소오스 지역은 드레인이 형성될 영역과 동시에 개방되어, 드레인 형성을 위한 불순물 이온 주입이 실시된다. 불순물 이온 주입 공정 후에는 PR 제거 공정이 이루어지는데, 이 때 폴리머(Polymer)를 제거하기 위해 BOE Dip 과정을 거친다. 이 과정에서 손상을 받은 터널 산화막은 빠른 속도로 식각되어 상대적으로 산화막의 두께가 얇은 소오스 쪽의 터널 산화막이 전하 누설(Charge leakage)에 대해 취약한 지역이 된다. 이로 인해, 플로팅 게이트에 저장된 전하가 빠져나가 전하 손실(Charge loss)로 인한 소자의 챠지 리텐션 특성을 저하시키고 수율 및 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 소오스 영역의 1차 불순물 이온 주입으로 정션 오버랩을 균일하게 하고, SAS 식각 공정 및 불순물 이온 주입에 의한 손상을 SAS 어닐링 공정으로 회복시킨 후 드레인을 형성하기 위한 불순물 이온 주입시 셀 드레인 마스크를 이용하여 소오스 영역을 보호하므로써 불순물 이온 주입에 의한 손상을 방지하여 셀의 전기적 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 필드 산화막으로 소자 형성 영역이 형성되고, 터널 산화막, 플로팅 게이트, ONO 유전체막, 콘트롤 게이트 및 하드 마스크용 질화막으로 이루어진 스택 게이트 구조의 셀이 형성된 반도체 기판이 제공되는 단계, 셀 소오스 마스크를 이용하여 소오스 형성 영역만을 개방시킨 후 1차 불순물 이온 주입 공정으로 소오스를 형성하는 단계, SAS 마스크를 이용하여 필드 산화막의 소정 영역만을 개방시킨 후 SAS 식각 공정으로 노출된 필드 산화막을 제거하는 단계, 2차 불순물 이온 주입 공정으로 공통 소오스 라인을 형성하는 단계, SAS 어닐링 공정으로 불순물 이온 주입에 따른 손상을 회복시키는 단계, 셀 드레인 마스크를 이용하여 드레인 형성 영역만을 개방시킨 후 3차 불순물 이온 주입 공정으로 드레인을 형성하는 단계 및 전체 상부에 층간 절연막을 형성하고 콘택 홀을 형성한 후 금속 배선을 형성하는 단계를 포함하여 이루어진다.
상기의 단계에서, 1차 불순물 이온 주입 공정은 약 30KeV 정도의 이온주입 에너지로 대략 4.0E13(atoms/cm2)정도의 비소를 주입한다. 2차 불순물 이온 주입 공정은 약 25KeV 정도의 이온주입 에너지로 대략 2.0E15(atoms/cm2)정도의 비소를 주입한다. 3차 불순물 이온 주입 공정은 약 40KeV 정도의 이온주입 에너지로 대략 4.0E15(atoms/cm2)정도의 비소를 주입한다.
또한, 드레인을 형성하는 단계에서 셀 드레인 마스크를 사용하지 않고, 소오스도 동시에 노출되는 셀 소오스 드레인 마스크를 사용할 경우, 1차 불순물 이온 주입 공정은 약 30KeV 정도의 이온주입 에너지로 대략 4.0E13(atoms/cm2)정도의 비소를 주입한다. 2차 불순물 이온 주입 공정은 약 25KeV 정도의 이온주입 에너지로 대략 1.0E14 내지 5.0E14(atoms/cm2) 범위의 비소를 주입한다. 3차 불순물 이온 주입 공정은 약 40KeV 정도의 이온주입 에너지로 대략 4.0E15(atoms/cm2)정도의 비소를 주입한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(11) 상에 필드 산화막(12)을 형성하여 액티브 영역(Active region)을 형성한 뒤 전체 상부에 터널 산화막(13), 플로팅 게이트용 제 1폴리실리콘층(14)을 형성한 후 제 1 폴리실리콘층(14)을 패터닝한다. 제 1 폴리실리콘층(14)을 포함한 전체 상부에 ONO 유전체막(15), 콘트롤 게이트용 제 2 폴리실리콘층(16a), 텅스텐 실리사이드층(16b) 및 질화막(17)을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 질화막(17), 텅스텐 실리사이드층(16b), 제 2 폴리실리콘층(16a) 및 ONO 유전체막(15)을 순차적으로 패터닝하여 적층 구조의 게이트를 형성한다.
도 4a는 도 3b의 레이 아웃도이다. 도 3b는 도 4a의 B1-B2 부분을 절취한 상태의 단면도이다.
도 3b 및 도 4a를 참조하면, 정션 오버랩(Junction overlap)을 확보하기 위하여 셀 소오스 마스크(20)를 이용해 소오스가 형성될 영역(18a)만을 개방시킨 뒤 30KeV 정도의 이온주입 에너지로 4.0E13(atoms/cm2)정도의 비소(As)를 1차 주입한 후 셀 소오스 마스크(20)를 제거한다.
도 4b는 도 3c의 레이 아웃도이다. 도 3c는 도 4b의 C1-C2 부분을 절취한 상태의 단면도이다.
도 3c 및 도 4b를 참조하면, 셀의 콘트롤 게이트(16)를 따라 형성될 공통 소오스 라인(18)을 확정한 후 인접된 셀과 셀간의 소오스 라인을 연결하기 위하여, SAS 마스크(21)로 식각할 필드 산화막을 개방시키고, 산화막 식각 공정으로 필드 산화막(12a)을 제거한다. 공통 소오스 라인(18)의 저항을 줄이기 위하여 25KeV 정도의 이온주입 에너지로 2.0E15(atoms/cm2)정도의 비소(As)를 2차 주입하여 공통 소오스 라인(18)을 형성한다. 이후, SAS 마스크(21)를 제거한 후 SAS 어닐링 공정을 실시하여 불순물 이온 주입시 손상(Damage)을 회복시킨다.
도 4c는 도 3d의 레이 아웃도이다. 도 3d는 도 4c의 D1-D2 부분을 절취한 상태의 단면도이다.
도 3d를 참조하면, 셀 드레인 마스크(22)를 이용하여 드레인이 형성될 영역만 개방시킨 후 40KeV 정도의 이온주입 에너지로 4.0E15(atoms/cm2)정도의 비소(As)를 3차 주입하여 드레인(19)을 형성한다.
드레인(19)을 형성하기 위한 불순물 이온 주입 공정은 셀 드레인 마스크로 드레인 형성 영역만 개방시킨 상태에서 실시하므로 불순물 이온 주입에 따른 소오스(18) 및 터널 산화막(13)의 손상을 방지하여 셀의 전기적 특성, 예를 들어 누설 전류 특성 및 챠리 리텐션 특성을 향상시킬 수 있다.
드레인(19)이 형성될 드레인 영역만을 개방시키는 셀 드레인 마스크(22)를 사용하지 않고 공통 소오스 라인(18)까지 개방시키는 셀 소오스 드레인 마스크를 사용할 경우에는 2차 불순물 이온 주입시 불순물(비소;As)의 양을 2.0E15(atoms/cm2)에서 1.0E14 내지 5.0E14(atoms/cm2) 범위의 양으로 낮추어 실시한다. 이러한 경우에는 후속 공정으로 터널 산화막(13)의 손상을 회복시키기 위하여 SAS 어닐링 공정을 실시하기는 하나, 2차 불순물 이온 주입 공정의 목적은 공통 소오스 라인(18)의 저항을 낮추기 위한 것이므로, 불순물양(Dose)을 낮추어도 셀 특성에는 큰 변화를 주지 않으며, 불순물 이온 주입에 따른 손상을 줄일 수 있다.
이후, 셀 드레인 마스크(22)를 제거하고, 로드 옥사이드(Load oxide), BPSG 등을 형성한 후 셀의 소오스(18), 드레인(19) 또는 콘트롤 게이트(16)와 상부층과의 수직 배선을 위한 콘택홀을 형성한 뒤 금속 배선을 형성하고, 소자 보호막 등의 공지된 반도체 제조 공정을 통하여 소자를 형성한다.
도 5는 종래의 플래쉬 메모리 셀과 본 발명에 따라 제조된 플래쉬 메모리 셀의 문턱전압(Vt)을 비교하기 위하여 도시한 Vt 특성 그래프이다. 도면 부호 Vt1은 종래의 플래쉬 메모리 셀의 문턱전압 특성 곡선이고, 도면 부호 Vt2는 본 발명에 따른 플래쉬 메모리 셀의 문턱전압 특성 곡선이다.
도 5를 참조하면, 셀의 전기적 특성 변화에 따라 각각의 셀 어레이(Cell array)는 소거 동작시 각각의 고유한 분포를 가지게 되는데, 도 4에서 도시한 바와 같이, 본 발명의 제조 방법에 따라 제조된 셀의 문턱전압 분포는 종래의 방법으로 제조된 셀의 문턱전압 분포보다 폭도 좁고, 하나의 봉우리 형태로 분포되어 안정적이다. 문턱전압 분포의 폭이 좁다는 것은 소거 동작시 셀의 문턱전압이 0V보다 낮아지는 과도소거(Overerase) 문제가 발생할 가능성이 종래의 방법으로 제조된 셀보다 그만큼 적다는 것을 의미한다.
도 6a 및 도 6b는 종래 및 본 발명의 방법에 따라 제조된 셀의 베이크 리텐션 테스트(Bake retention test) 결과를 도시한 특성 그래프이다. 베이크 공정은 250℃의 온도에서 96시간 진행되며, 플로팅 게이트에 저장된 전하의 손실(Charge loss)을 관찰하기 위하여 프로그램된 1M 플래쉬 셀 어레이에서 베이크 전과 후의 셀의 문턱 전압 분포를 비교해 보면 다음과 같다.
도 6a를 참조하면, 종래의 방법으로 제조된 셀의 문턱 전압 분포가 베이크 공정을 실시하기 전과 후에 많은 차이를 나타내고 있다. 즉, 셀의 챠지 리텐션 특성이 취약함을 알 수 있다.
도 6b를 참조하면, 베이크 공정을 실시하기 전과 후를 비교해 볼 때, 본 발명의 방법으로 제조된 셀의 문턱 전압 분포는 거의 변화가 없음을 알 수 있다. 즉 셀의 챠지 리텐션 특성이 향상되었음을 알 수 있다.
상술한 바와 같이, 본 발명은 공통 소오스 라인 형성 후 불순물 이온 주입 공정에 의한 손상을 회복시키고, 드레인 형성을 위한 불순물 이온 주입 공정시 셀 드레인 마스크로 소오스 라인을 보호하므로써 누설 전류 특성, 챠지 리텐션 특성 및 과도 소거 특성 등과 같은 전기적 특성을 향상시키는 효과가 있다.
Claims (8)
- 필드 산화막으로 소자 형성 영역이 형성되고, 터널 산화막, 플로팅 게이트, ONO 유전체막, 콘트롤 게이트 및 하드 마스크용 질화막으로 이루어진 스택 게이트 구조의 셀이 형성된 반도체 기판이 제공되는 단계;셀 소오스 마스크를 이용하여 소오스 형성 영역만을 개방시킨 후 1차 불순물 이온 주입 공정으로 소오스를 형성하는 단계;SAS 마스크를 이용하여 상기 필드 산화막의 소정 영역만을 개방시킨 후 SAS 식각 공정으로 상기 필드 산화막을 제거하는 단계;2차 불순물 이온 주입 공정으로 공통 소오스 라인을 형성하는 단계;SAS 어닐링 공정으로 불순물 이온 주입에 따른 손상을 회복시키는 단계;셀 드레인 마스크를 이용하여 드레인 형성 영역만을 개방시킨 후 3차 불순물 이온 주입 공정으로 드레인을 형성하는 단계; 및전체 상부에 층간 절연막을 형성하고 콘택홀을 형성한 후 금속 배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 2차 불순물 이온 주입 공정은 상기 1차 불순물 이온 주입 공정보다 낮은 이온주입 에너지로 비소를 주입하고, 상기 3차 불순물 이온 주입 공정은 상기 1차 불순물 이온 주입 공정보다 높은 이온주입 에너지로 비소를 주입하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 2차 불순물 이온 주입 공정 시 상기 1차 불순물 이온 주입 공정보다 많은 양의 비소를 주입하고, 상기 3차 불순물 이온 주입 공정 시 상기 2차 불순물 이온 주입 공정보다 더 많은 양의 비소를 주입하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 1차 불순물 이온 주입 공정은 30KeV의 이온주입 에너지로 4.0E13(atoms/cm2)의 비소를 주입하고,상기 2차 불순물 이온 주입 공정은 25KeV의 이온주입 에너지로 2.0E15(atoms/cm2)의 비소를 주입하고,상기 3차 불순물 이온 주입 공정은 40KeV의 이온주입 에너지로 4.0E15(atoms/cm2)의 비소를 주입하는 플래쉬 메모리 소자의 제조 방법.
- 필드 산화막으로 소자 형성 영역이 형성되고, 터널 산화막, 플로팅 게이트, ONO 유전체막, 콘트롤 게이트 및 하드 마스크용 질화막으로 이루어진 스택 게이트 구조의 셀이 형성된 반도체 기판이 제공되는 단계;셀 소오스 마스크를 이용하여 소오스 형성 영역만을 개방시킨 후 1차 불순물 이온 주입 공정으로 소오스를 형성하는 단계;SAS 마스크를 이용하여 상기 필드 산화막의 소정 영역만을 개방시킨 후 SAS 식각 공정으로 상기 필드 산화막을 제거하는 단계;2차 불순물 이온 주입 공정으로 공통 소오스 라인을 형성하는 단계;SAS 어닐링 공정으로 불순물 이온 주입에 따른 손상을 회복시키는 단계;셀 소오스 드레인 마스크를 이용하여 공통 소오스 라인 및 드레인 형성 영역을 개방시킨 후 3차 불순물 이온 주입 공정으로 드레인을 형성하는 단계; 및전체 상부에 층간 절연막을 형성하고 콘택홀을 형성한 후 금속 배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서,상기 2차 불순물 이온 주입 공정은 상기 1차 불순물 이온 주입 공정보다 낮은 이온주입 에너지로 비소를 주입하고, 상기 3차 불순물 이온 주입 공정은 상기 1차 불순물 이온 주입 공정보다 높은 이온주입 에너지로 비소를 주입하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서,상기 2차 불순물 이온 주입 공정 시 상기 1차 불순물 이온 주입 공정보다 많은 양의 비소를 주입하고, 상기 3차 불순물 이온 주입 공정 시 상기 2차 불순물 이온 주입 공정보다 더 많은 양의 비소를 주입하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서,상기 1차 불순물 이온 주입 공정은 30KeV의 이온주입 에너지로 4.0E13(atoms/cm2)의 비소를 주입하고,상기 2차 불순물 이온 주입 공정은 25KeV의 이온주입 에너지로 1.0E14 내지 5.0E14(atoms/cm2)의 비소를 주입하고,상기 3차 불순물 이온 주입 공정은 40KeV의 이온주입 에너지로 4.0E15(atoms/cm2)의 비소를 주입하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000059260A KR100680445B1 (ko) | 2000-10-09 | 2000-10-09 | 플래쉬 메모리 셀의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000059260A KR100680445B1 (ko) | 2000-10-09 | 2000-10-09 | 플래쉬 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020028326A KR20020028326A (ko) | 2002-04-17 |
| KR100680445B1 true KR100680445B1 (ko) | 2007-02-08 |
Family
ID=19692539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000059260A KR100680445B1 (ko) | 2000-10-09 | 2000-10-09 | 플래쉬 메모리 셀의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100680445B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446816A (zh) * | 2010-10-14 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 分裂栅型存储器件有源区接触孔制作方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432786B1 (ko) * | 2002-06-12 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조 방법 |
| KR100684437B1 (ko) * | 2004-12-31 | 2007-02-16 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
-
2000
- 2000-10-09 KR KR1020000059260A patent/KR100680445B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446816A (zh) * | 2010-10-14 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 分裂栅型存储器件有源区接触孔制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020028326A (ko) | 2002-04-17 |
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