KR100303705B1 - Amgeprom의액세스트랜지스터영역에서비트라인-비트라인누설전류를방지하기위한방법 - Google Patents

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클라크 3세 존 엠.
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Abstract

얼터네이트-메탈, 버추얼-그라운드(AMG) 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 내의 비트 라인은, 다수의 필드 산화물 영역 및 다수 쌍의 유전체/부동 게이트 스트립을 이용하므로 형성되며, 이는 임플랜트 마스크로서 필드 산화물 영역상에 함께 접속되는 각 쌍의 스트립의 단부를 갖는다. 각 쌍의 유전체/부동 게이트 스트립의 단부를 함께 하므로, 상기 필드 산화물 영역의 에지에서 상기 스트립의 폭은 일정하게 유지된다. 그 결과, 상기 스트립의 폭에 의해 정의되는 인접 비트 라인의 격리는 일정하게 유지된다.

Description

[발명의 명칭]
AMG EPROM의 액세스 트랜지스터 영역에서 비트라인-비트 라인 누설 전류를 방지하기 위한 방법
[발명의 배경]
[발명의 분야]
본 발명은 얼터네이트 메탈, 버츄얼 그라운드(AMG) 일렉트릭 프로그래머블 리드 온리 메모리(EPROM)에 관한 것으로, 특히 AMG EPROM의 액세스 트랜지스터 영역에서 비트 라인-비트 라인 누설 전류를 방지하기 위한 방법에 관한 것이다.
[종래 기술의 설명]
AMG EPROM은 비 휘발성 메모리로서, 종래의 EPROM 및 EEPROM과 같이 전원이 제거될 때 메모리에 저장된 데이타를 보유하며, 종래의 EPROM 및 EEPROM과는 달리 소스 비트 라인 어레이와 접촉하기 위한 일련의 액세스 트랜지스터를 이용한다.
제1도는 종래의 AMG EPROM 어레이(10)의 한 부분을 도시하는 평면도이다. 제1도에 도시된 바와 같이, 어레이(10)는 일련의 메모릴 셀(12), 일련의 액세스 트랜지스터(14), 일련의 금속 비트 라인 접촉 MBL1-MBLn과, 어레이에서 액세스 트랜지스터(14)와 금속 비트 라인 접촉 MBL1-MBLn을 격리시키는 일련의 필드 산화물 영역 FOX를 포함한다.
이에 대해서, 메모리 셀 로우의 메모리 셀(12)은 공통 워드 라인(16)을 공유한다. 공지된 바와 같이, 메모리 셀 로우의 각 메모리 셀(12)에서 형성되는 워드 라인(16)의 상기 부분은 상기 로우의 메모리 셀의 제어 게이트로서 작용한다. 비슷하게, 액세스 트랜지스터 로우의 액세스 트랜지스터(14)는 공통 액세스 선택 라인(18)을 공유한다.
또한 제1도에 도시된 바와 같이, 메모리 셀 및 액세스 트랜지스터의 칼럼내 각각의 메모리 셀(12) 및 각각의 액세스 트랜지스터914)는 나머지 메모리 셀 및 칼럼내 액세스 트랜지스터를 같으며 수평으로 인접한 칼럼내 메모리 셀(12) 및 액세스 트랜지스터(14)를 갖는 소스 비트 라인 SOURCE 및 드레인 비트 라인 DRAIN을 공유한다. 종래의 AMG EPROM에서 금속 비트 라인을 2×셀(예를 들면, 32 또는 64 셀)마다 드레인 비트 라인 DRAIN과 접촉하며, 한편 소스 비트 라인 SOURCE는 금속 비트 라인에 접촉되지 않는다.
AMG EPROM의 조립 공정중에, 드레인 및 소스 비트 라인 DRAIN 및 SOURCE는 임플랜트 마스크로서 다수의 이격된, 병렬 유전체/부동 게이트 스트립을 이용하므로 형성될 수 있다. 결국, 인접 비트 라인 사이의 격리는 유전체/부동 게이트 스트립의 폭으로 정의될 수 있다.
제2A-2C도는, 다수의 유전체/부동 게이트 스트립(20)을 형성하는 것을 도시하는, 라인 1A-1A, 1B-1B, 1C-1C을 따라 절치된 횡단면도를 도시한다. 제 2A-2C도에 도시된 바와 같이, 상기 유전체/부동 게이트 스트립(20)은, 다수의 전에 형성된 필드 산화물 영역 FOX을 갖는 반도체 기판(22)상에 게이트 산화물(24)층을 성장시키므로 먼저 형성시킨다.
다음에, 폴리 실리콘(폴리1)(26)층이 게이트 산화물(24)층, 필드 산화물 영역 FOX 상에 증착되며, 그후 종래의 방식으로 도프된다. 이미 잘 공지된 바와 같이, 상기 부동 게이트는 폴리 1(26)층으로 부터 형성된다. 상기 폴리 1(26)층이 증착된 후에, 산화물-질화물-산화물(ONO)(28)층이 폴리 1(26)의 층위에 형성된다.
이에 이어서, 포토 레지스트 마스크(30)가 형성되어 ONO(28)의 층 상에 일련의 마스크 스트립을 정의 하기 위해 패턴된다. 제3도는, ONO(28)의 층상에 형성된 마스크 스트립(32)망을 도시하는 평면도이다. 제3도에 도시된 바와 같이, 스트립(32)의 단부는 필드 산화물 영역 FOX의 에지상에 형성되며, 상기 FOX는 임플랜트 마스크로서 기능을 수행한다.
마스크(30)가 형성되었으면, ONO(28)의 마스크되지 않은 층 폴리 1(26)에 놓인 층은 ONO(28)의 합성층으로부터 유전체/부동 게이트 스트립(20)을 형성되기 위해 에칭된다. 상기 스트립(20) 및 필드 산화물 영역 FOX는, N+ 비트 라인(34) 열을 정의하는 아세닉 임플랜트 동안 자기 정렬된 마스크로서 사용된다.
제4A 및 4B도는 비트 라인(34)를 형성한 후에 생기는 구조를 도시하는 평면도이다. 제4A도에 도시된 바와 같이, 유전체/부동 게이트 스트립(20) 및 필드 산화물 영역 FOX는 보통 사각 코너를 갖는 것으로 도시된다. 그러나, 실제로는, 제4B도에 도시된 바와 같이, 결과로서 나오는 유전체/부동 게이트 스트립(20) 및 필드 산화물 영역 FOX는 코너가 둥글어져 있다.
임플랜트 마스크로서 상기 유전체/부동 게이트 스트립(20) 및 필드 산화물 영역을 이용하는데 따른 하나의 문제로는, 마스크(30)가 약간 미스얼라인 될때, 상기 미스얼라인먼트가 스트립(20)의 단부가 필드 산화물 영역 FOX의 에지 상에 부분적으로만 형성되게 할 수 있다. 제5도는, 마스크(30)가 약간 미스얼라인 될때 비트 라인(34)을 형성한 후에 결과로 생기는 구조를 도시하는 평면도이다.
제5도에 도시된 바와 같이, 마스크(30)는 약간 미스얼라인 될 때, 필드 산화물 영역 FOX의 에지에서 스트립(20)의 폭은 대체로 감소될 수 있다. 인접 비트 라인 간의 격리가 감소됨에 따라, 비트 라인-비트 라인 누설 전류의 가능성은 가능된다.
그러므로, 유전체/부동 게이트 스트립을 정의하는 마스크가 미스얼라인 될때에도 필드 산화물 영역의 에치상에서 유전체/부동 게이트 스트립의 폭이 형성되게 하는 방법이 필요하며, 따라서 비트 라인-비트 라인 격리가 일정하게 유지된다.
[발명의 요약]
본 발명의 공정은, 상기 스트립의 폭이 유전체/부동 게이트 스트립을 정의하는 마스크를 변형하므로 상기 필드 산화물 영역의 에지상에서 완벽하게 형성되게 하며 따라서 각각의 스트립 쌍의 단부가 단일 필드 산화물 영역 상에서 함께 연결된다. 그 결과, 유전체/부동 게이트 스트립을 정의하는 마스크가 약간 미스얼라인된다 할지라도 필드 산화물 영역 에지에서 상기 스트립의 폭은 일정하게 유지된다.
본 발명에 따라서, 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM)의 제조 방법이, 액세스 영역 및 어레이 영역을 갖는 P-형 반도체 기판을 제공하므로 시작된다. 이에 이어서, 다수의 이격된 접촉 격리 필드 산화물 영역 및 다수의 이격된 트랜지스터-격리 필드 산화물 영역이 반도체 기판의 액세스 선택 영역에 형성된다. 다음에, 상기 반도체 기판은 상기 액세스 선택 영역 및 채널 임계 전압을 설정하기 위한 P형 도펀트를 갖는 어레이 영역에서 형성된다. 제1 유전체 물질층을 상기 액세스 선택 영역 및 어레이 영역내의 상기 반도체 기판 상에 형성된다. 상기 제1 유전체 물질의 층이 형성된 후에, 도체 물질층이 제1 유전체 물질층, 접촉 격리 필드 산화물 영역, 그리고 액세스 선택 영역내의 트랜지스터-격리 필드 영역상에 형성되며, 어레이 영역 내의 제1 유전체 물질의 층상에 형성된다. 다음에, 제2 유전체 물질의 층이 액세스 및 어레이 영역의 도체 물질층 상에 형성된다. 제2 유전체 물질 층이 형성되었으면, 다수의 마스크 되지 않은, 이격된 병렬 스트립, 및 다수의 마스크 쌍으로, 이격된 병렬 스트립이 제2 유전체 물질층에서 정의된다. 각쌍의 마스크된 스트립은 접촉-격리 필드 산화물 영역상에서 함께 접속되는 단부를 갖는다. 이에 따라서, 제2유전체 물질의 마스크되지 않은 스트립과 제2유전체 물질의 마스크되지 않은 물질의 하부에 놓인 도체 물질은, 제2유전체 물질 및 하부의 도체 물질의 다수의 이격된 병렬 스트립 쌍을 형성하도록 예치된다.
본 발명의 특징 및 장점에 대해 더 잘 이해할 수 있도록 다음 도면 및 상세한 설명을 통해서 설명한다.
[도면의 간단한 설명]
제1도는 종래의 AMG EPROM 어레이(10)의 일부를 도시하는 평면도.
제2A-2C도는 1A-1A, 1B-1B 및 1C-1C 라인을 따라 절취된 횡단면도.
제3도는 ONO(28) 층 상에 형성된 마스크 스트립(32) 쌍을 도시하는 평면도.
제4A 및 4B도는 비트 라인(34)를 형성한 후에 결과로 나타나는 구조를 도시하는 평면도.
제5도는 마스크(30)가 약간 미스얼라인될 때 비트 라인(34)를 형성된 후에 결과로서 나타나는 구조를 도시하는 평면도.
제6도는 P형 반도체 기판(100)에서 필드 산화물 영역을 형성하는 것을 도시하는 평면도.
제7 및 8도는 라인 6A-6A를 따라 절취된 횡단면도.
제9도는 부동 게이트의 초기 형성을 도시하는 평면도.
제10A-10C도는 9A-9A, 9B-9B 및 9C-9C 라인을 따라 절취된 횡단면도.
제11도는 하나의 필드 산화물 영역 FOXC 상에서 마스크된 스트립(120)쌍의 형성을 도시하는 평면도.
제12도는 마스크된 스트립(120)쌍의 각진 부분을 도시하는 평면도.
제13A-13C도는 9A-9A, 9B-9B 및 9C-9C라인을 따라 절취된 횡단면도.
제14도는 워드 라인 및 액세스 트랜지스터 라인의 형성을 도시하는 평면도.
제15도는 14A-14A 라인을 따라 절취된 횡단면도.
[발명의 상세한 설명]
제6-15도는 본 발명에 따라 얼터네이트 메탈, 버추얼-그라운드(AMG) 일렉트릭 프로그래머블 리드 온리 메모리(EPROM)를 형성하기 위한 공정을 예시하는 평면도 및 횡단면도이다. 0.6미크론 포토리토 그래픽 공정에 대해서 기술되는, 본 발명의 공정은, P형 전도도의 반도체 기판을 공정하므로 시작된다. 공지된 바와 같이, AMG EPROM의 기판은 다수의 액세스 선택 영역을 포함하는데 여기서 형성될 액세스 선택 트랜지스터 및 메탈 비트 라인 접촉부가 형성되며, 다수의 어레이 영역을 포함하는데, 여기서 형성되어야 하는 메모리 셀이 형성된다.
이것에 이어서, 다음 단계는 반도체 기판의 액세스 선택 영역내의 다수의 필드 산화물 영역 형성이다. 제6도는 P형 반도체 기판(100)내의 필드 산화물 영역의 형성을 예시하는 평면도이다. 제7 및 8도는 6A-6A 라인을 따라 절취된 횡단면도이다.
제7도에 도시된 바와 같이, 상기 필드 산화물 영역은 기판(100)상에서 약 500 옹스트롱 두께의 패드 산화물(102)의 층을 성장시키므로 먼저 형성된다. 이것에 이어서 약 2,000 옹스트롬 두께의 하부의 질화물(104) 층을 증착시킨다. 다음에, 필드 산화물 마스크(106)가 질화물/패드 산화물 합성물 상에 형성되며 필드 산화물 영역을 정의하기 위해 패턴된다.
이에 이어서, 상기 마스크되지 않은 영역은 하부에 놓인 질화물(104)층이 제거될 때까지의 에치된다. 이러한 에칭 단계의 결과로서, 다수의 패드 산화물 영역이 노출된다. 마스크되지 않은 질화물(104)층이 제거된 후에, 상기 필드 산화물 마사크가 벗겨진다. 이에 이어서, P-필드 임플랜트 마스크가 형성되어 상기 주변부를 보호하기 위해 패턴된다. 패드 산화물 영역 중 상기 마스크되지 않은 영역은, 약 4×1013/cm2의 임플랜트 농도를 갖는 임플랜트 영역을 형성하도록 50KeV에서 BF2로 임플랜트된다.
제8도에서, 상기 패드 산화물 영역이 임플랜트된 후에, 상기 결과로서 생기는 소자는 다수의 접촉-격리 필드 산화물 영역 FOXC와 다수의 트랜지스터-격리 필드 산화물 영역 FOXT가 성장될 때까지 산화된다. 상기 접촉-격리 필드 산화물 영역 FOXC은 형성되어야 하는 금속 비트 라인 접촉부 및 액세스 트랜지스터의 제1로우에서 형성되어야 하는 액세스 트랜지스터를 격리시키도록 사용되며, 한편 트랜지스터-격리 필드 산화물 영역 FOXT은 액세스 트랜지스터의 제2열에서 형성되어야 하는 액세스 트랜지스터의 제2열에서 형성되어야 하는 액세스 트랜지스터를 격리시키는데 사용된다. 상기 필드 산화물 영역 FOXC 및 FOXT를 형성하기 위해 사용되는 조립 단계는 종래의 기술로서 공지되어 있다.
상기 필드 산화물 영역 FOXC 및 FOXT가 형성되었으면, 다음 단계는 상기 형성 되어야 하는 메모리 셀에 대한 채널 임계 전압을 설정하는 것이다. 상기 임계 전압은 질화물/패드 산화물 합성물 층을 먼저 임계 전압은 질화물/패드 산화물 합성물 층을 먼저 제거하므로 설정된다. 다음에, 희생 산화물(도시되지 않음) 층이 노출된(100)상에서 성장된다. 이에 이어서, 임계 전압 마스크가 상기 희생 산화물 층상에 형성되며 상기 주변부를 보호하기 위해 패턴된다.
상기 임계 전압 마스크가 형성 및 패턴된 후에, 상기 마스크되지 않은 희생 산화물 영역 하부의 반도체 기판(100)은, 약 5×1012/cm2의 임플랜트 농도를 형성하기 위해 40KeV의 B11로 임플랜트된다. 이에 이어서, 상기 임계 전압 마스크는 스트립되며 상기 희생 산화물 층은 제거된다. 상기 채널 임계 전압을 설정하는데 사용된 조립 단계는 종래의 기술로 공지되어 있다.
상기 희생 산화물 층이 제거된 후에, 다음 단계는 상기 메모리 셀의 부동 게이트 및 액세스 트랜지스터를 초기 형성하는 것이다. 제9도는 상기 플로우팅 게이트의 초기형성을 예시하는 평면도이다. 제10A-10C도는 9A-9A, 9B-9B 및 9C-9C라인을 따라 절취된 횡단면도이다.
제10A-10C도에 도시된 바와 같이, 상기 부동 게이트는 기판(100)상에 150-200 옹스트롱으로 게이트 산화물(110)층을 성장을 성장시키므로 먼저 형성된다. 다음에, 약 1500 옹스트롱 두께의 폴리실리콘(폴리 1)(112) 층이 게이트 산화물(110) 및 필드 산화물 영역 FOXT 상에 증착된다. 상기 폴리 1(112) 층은 종래의 방식으로 도프된다. 공지된 바와 같이, 부동 게이트 어레이가 폴리 1(112)층으로 부터 형성된다.
다음에, 제10A-10C도에 도시된 바와 같이, 산화물/질화물/산화물(ONO)(114)의 합성 유전체 층이 폴리 1(112)의 층상에 형성된다. 이에 이어서, 포토 레지스트 마스크(116)는 ONO(114)층 상에 형성되어 ONO(114) 층 상에서 다수의 마스크된 싸의, 이격된 병렬 스트립을 정의하기 위해 패턴된다. 그 결과, 다수의 마스크되지 않은, 이격된 병렬 스트립이 마스크된 스트립 사이에 형성된다.
제11도는, 하나의 필드 산화물 영역 FOXC 상에서 마스크된 스트립(120)쌍의 형성을 예시하는 평면도이다. 제11도에 도시된 바와 같이, 본 발명에 따라서, 상기 마스크된 스트립(120)의 단부는 상기 필드 산화물 영역 FOXC 상에서 함께 연결된다. 그 대신에, 포토레지스트 마스크(116)는, 마스크된 스트립(120)의 각 쌍의 단부가, 접촉-격리 필드 산화물 영역 FOXC 상에서 형성되는 각진 부분을 갖도록 형성될 수 있다.
제12도는 마스크된 스트립(120) 쌍의 각진 부분을 예시하는 평면도이다. 제12도에 도시된 상기 각진 부분이 평행하다 할지라도, 상기 각진 부분은 다를 수 있다. 따라서, 본 발명의 개념에 따라, 제12도에 도시된 우측 스트립은 좌측 스트립으로 각질 수 있거나, 전혀 각을 갖지 않을 수 있다. 즉, 제로 각을 갖을 수 있다.
제9도로 돌아가서, 포토레지스트 마스크(116)가 형성된 후에, 마스크되지 않은 ONO(114)층과 하부의 폴리 1(112)층은 단부에서 함께 연결되는 다수의 이격된 쌍으로, ONO/폴리1의 병렬 스트립(122)을 형성하기 위해 에치된 플라즈마이다.
따라서, 본 발명에 따라 그리고 제9도에 도시된 바와 같이, ONO/폴리1의 스트립(122)의 단부를 함께 연결시키므로, 필드 산화물 영역 FOXC의 에지에서 스트립(122)의 폭은 일정하게 유지되며, 포토레지스트 마스크(116)가 약간 미스얼라인된다 할지라도 그러하다. 그 결과, 상기 형성되어야 하는 비트 라인 사이의 격리는 일정하게 유지된다.
다음 단계는 비트 라인 어레이를 형성하는 것이다. 제13A-13C도는 9A-9A, 9B-9B 및 9C-9C 라인을 따라 절취된 횡단면도이다. 13A-13C도에 도시된 바와 같이, ONO/폴리1의 스트립(122)이 형성된 후에. 아세닉이 N+ 비트 라인(126)을 정의하기 위해 산화물(124)층을 통해 기판(100)으로 임플랜트된다. 이에 이어서, 마스크(116)가 스트립된다.
이에 이어서, 차 산화물(128)층이 N+ 비트 라인(126)상에서 성장된다. 상기 차 산화물(128)층이, 각각의 셀과 액세스 트랜지스터 어레이를 형성되는 연속되는 자기 정렬된 에치 단계 동안 상기 기판의 트렌칭을 피하기 위해 ONO(116) 층과 같이 최소의 두께이어야 한다.
이 점에서, 다수의 MOS 트랜지스터가 상기 주변에 초기에 형성될 수 있다. 상기 전형적인 AMG EPROM은, 예를 들어 전류 센스 검출기, 증폭기, 어드레스 디코더로서 작용하는 다수의 MOS 트랜지스터를 포함한다. 주변 MOS 소자를 형성하기 위해, 상기 어레이 및 기판의 액세스 영역상에 보호 어레이 마스크(도시되지 않음)가 형성된다.
상기 보호 어레이 마스크의 형성에 이어서, ONO 층, 폴리1 층, 게이트 산화물 층이 주변으로부터 에치된다. 게이트 산화물 층이 제거되었으면, 상기 보호 어레이 마스크가 스트립된다. 다음에, 약 200 옹스트롱 두께의 제2의 게이트 산화물(도시되지 않음) 층이 주변의 P형 반도체 기판 상에서 성장된다. 상기 제2 게이트 산화물 층이 성장된 후에, 다음 단계는 주변에서 형성되게 되는 MOS 트랜지스터 각각에 대해 채널 임계 전압을 설정하는 것이다. 상기 임계 전압은 임계 마스크를 형성 및 패터닝 하고 게이트 마스크되지 않은 산화물 층을 통해 P형 도펀트를 임플랜트하므로 설정된다. 이에 이어서, 상기 임계 전압 마스크가 스트링된다.
다수의 MOS 트랜지스터가 주변에 초기에 형성되었으면, 다음 단계는 워드 라인 및 액세스 트랜지스터 라인을 어레이로 형성하고, 주변에서 MOS 트랜지스터의 게이트 전극을 형성하는 것이다. 제14도는 워드 라인 및 액세스 트랜지스터 라인의 형성을 도시하는 평면도이다. 제15도는 14A-14A 라인을 따라 절취된 횡단면도이다.
제15도에서, 주변 MOS 소자의 임계 전압이 설정된 후에, 약 1500 옹스트롱의 제2폴리 실리콘(폴리2)층이 전체 소자의 표면상에 증착되며 종래의 방식으로 도프된다. 양호한 실시예에서, 다음에 약 2000 옹스트롱 두께로 텅스텐 실리사이드(132)의 덮는 층이 증착된다. 공지된 바와 같이, 셀의 제어 게이트는 부동 게이트 상에 형성된 텅스텐 실리사이트/폴리2의 합성층의 일부에 의해서 형성된다.
워드 라인 마스크(표시되지 않음)는, 텅스텐 실리사이드/폴리2 합성물 상에 형성되며 일련의 워드 라인(134) 및 액세스 선택 라인(136)의 어레이와, 주변 MOS 소자의 게이트 전극을 정의하기 위해 패턴된다. 이에 이어서, 텅스텐 실리사이드/폴리2 합성물은 마스크되지 않은 텅스텐 실리사이드 층 및 폴리2가 제거될 때까지 에치된다. 상기 액세스 트랜지스터 어레이 EPROM 셀보다 더 폭이 넓은 EPROM 셀 임을 알 수 있다. 이에 따라 액세스 트랜지스터가 어레이 셀보다 더 큰 전류를 구동하는 것이 가능하다.
상기 텅스텐 실리사이드/폴리2 합성물이 에치된 후에, 상기 워드 라인 마스크는 UV로 경화되며 자기 정렬된 에치(SAE) 마스크가 형성되어 덮는 텅스텐 실리사이드/폴리2 합성물이 ONO/폴리1 합성물의 자기 정렬된 에치를 위한 마스크로 사용될 수 있다. 이에 이어서, 상기 각 메모리 셀 및 액세스 트랜지스터 어레이를 정의하기 위해 ONO/폴리1 합성물의 스택 에치따른다.
ONO/폴리1 합성물의 자기 정렬된 에치후에, SAE 마스크가 제거된다. 다음에, 소스/드레인 마스크(도시되지 않음)가 주변에서 MOS 소자와 N+ 소스 및 드레인 영역을 정의하기 위해 형성되고 패턴된다. 상기 소스/드레인 마스크가 형성되었으면, 상기 마스크되지 않은 영역 하부의 P형 반도체 기판(100)은 0.2 내지 0.3 미크론의 깊이로 게이트 산화물층을 통해 아세니그로 임플랜트된다. 상기 소스/드레인 마스크는 그 후 스트립된다. 이에 이어서, 공정은 종래의 공정을 따른다.
본 발명이 종래의 AMG EPROM에 대해 기술되었다 할지라도, 본 발명은 참조되는 미합중국 특허 제5,246,874호 "고속 액세스 AMG EPROM 제조 방법"과 같은, 유사한 조립 단계를 이용하는 다른 AMG EPROM에 적용된다. 이에 더해서, 본 기술 분야에 숙련된 사람이라면 본 발명의 개념이, 1992년 12월 8일자 앨버트 버거몬트 출원, 명칭 "채널 이레이즈를 이용하는 고밀도 무접점 플레쉬 EPROM 어레이" 미합중국 특허원 제 01/988.293호에 기술된 EPROM 또는, 1992년 2월 4일자 앨버트 버거몬트 출원, 명칭 "얼터네이트 메탈/소스 버추얼 그라운드 플레쉬 셀 어레이", 미합중국 특허원 제 830,938호에 기술된 EPROM과 같은 유사한 조립 공정을 이용하는 AMG "플레쉬" EPROM에 적용된다.
여기에 기술된 본 발명의 실시예에 대한 여러 대체 실시예가 본 발명을 실제 사용하는데 채용될 수 있음을 알 수 있다. 다음 청구 범위는 본 발명의 범위를 규정하며 이러한 청구 범위 내에서 방법 및 구조가 망라됨을 알 수 있다.

Claims (12)

  1. 액세스 선택 영역 및 어레이 영역을 갖는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법에 있어서,
    P형 전도도를 갖는 반도체 기판을 제공되며, 반도체 기판의 액세스 선택 영역에서 다수의 이격된 접촉 격리 필드 산화물 영역과 다수의 이격된 트랜지스터 격리 필드 산화물 영역을 형성하며,
    채널 임계 전압을 설정하기 위해 P형 도펀트로 액세스 선택 영역 및 어레이 영역의 반도체 기판을 임플란트하며, 상기 액세스 선택 영역 및 어레이 영역에서 반도체 기판상에 제1 유전체 물질층을 형성하며,
    제1 유전체 물질층과, 접촉-격리 필드 산화물 영역과, 상기 액세스 선택 영역 내 트랜지스터-격리 필드 산화물 영역상에서 그리고 어레이 영역 내에서 제1 유전체 물질 층 상에서 도전성 물질 층을 형성하며,
    액세스 선택 영역 및 어레이 영역내의 도전성 물질 층 상에서 제2 유전체 물질 층을 형성하며,
    제2 유전체 물질층 상에 다수의 언마스크된 이격된 병렬 스트립 및 다수의 마스크된 쌍의 이격된 병렬 스트립을 정의하며, 상기 각 쌍의 마스크된 스트립은 접촉-격리 산화물 영역상에서 함께 접속되는 단부를 갖으며,
    제2 유전체 물질 및 하부에 놓인 도전성 물질의 다수의 이격된 병렬 스트립 쌍을 형성하기 위해 언마스크된 제2 유전체 물질의 스트립과 상기 언마스크된 제2 유전체 물질의 스트립 하부에 놓인 도전성 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  2. 제1항에 있어서, 상기 제1유전체 물질의 층은 산화물을 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  3. 제1항에 있어서, 상기 도전성 물질층은 폴리실리콘을 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  4. 제1항에 있어서, 제2 유전체 물질층은 산화-질화물-산화물의 합성물을 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  5. 액세스 선택 영역 및 어레이 영역을 갖는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법에 있어서, P형 전도도를 갖는 반도체 기판을 제공되며, 반도체 기판의 액세스 선택 영역에서 다수의 이격된 접촉 격리 필드 산화물 영역과 다수의 이격된 트랜지스터 격리 필드 산화물 영역을 형성하며,
    채널 임계 전압을 설정하기 위해 P형 도펀트로 액세스 선택 영역 및 어레이 영역의 반도체 기판을 임플랜트하며,
    상기 액세스 선택 영역 및 어레이 영역에서 반도체 기판상에 제1 유전체 물질층을 형성하며,
    제1 유전체 물질층과, 접촉-격리 필드 산화물 영역과, 상기 액세스 선택 영역 내 트랜지스터-격리 필드 산화물 영역상에 그리고 어레이 영역 내에서 제1 유전체 물질 층 상에서 도전성 물질 층을 형성하며, 액세스 선택 영역 및 어레이 영역내의 도전성 물질 층 상에서 제2 유전체 물질 층을 형성하며,
    제2 유전체 물질층 상에 다수의 언마스크된 이격된 스트립 및 다수의 마스크된 쌍의 이격된 스트립을 정의하며, 상기 각 쌍의 마스크된 스트립은 접촉-격리 산화물 영역상에서 형성되는 각진 단부를 갖으며,
    제2 유전체 물질 및 하부에 놓인 도전성 물질의 다수의 이격된 병렬 스트립 쌍을 형성하기 위해 언마스크된 제2 유전체 물질의 스트립과 상기 언마스크된 제2 유전체 물질의 스트립 하부에 놓인 도전성 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  6. 제5항에 있어서, 상기 제1 유전체 물질 층은 산화물을 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  7. 제5항에 있어서, 상기 도전성 물질층을 폴리실리콘을 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  8. 제5항에 있어서, 상기 제2 유전체 물질층은 산화물-질화물-산화물 합성물을 포함하는 것을 특징으로 하는 얼터네이트-메탈, 버추얼-그라운드 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  9. 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법에 있어서, 반도체 기판을 제공하며, 상기 반도체 기판에서 다수의 이격된 필드 산화물 영역을 형성하며, 채널 임계 전압을 설정하기 위해 반도체 기판을 임플랜트하며, 상기 반도체 기판상에 제1 유전체 물질 층을 형성하며, 제1 유전체 물질 층 및 필드 산화물 영역에서 도전성 물질층을 형성하며, 도전성 물질 층 상에 제2 유전체 물질 층을 형성하며, 제2 유전체 물질층 상에 다수의 언마스크된 이격된 병렬 스트립 및 다수의 마스크된 쌍의 이격된 병렬 스트립을 정의하며, 상기 각 쌍의 마스크된 스트립은 필드 산화물 영역상에서 함께 접속되는 단부를 갖으며,
    제2 유전체 물질 및 하부에 놓인 도전성 물질의 다수의 이격된 병렬 스트립 쌍을 형성하기 위해 언마스크된 제2 유전체 물질의 스트립과 상기 언마스크된 제2 유전체 물질의 스트립 하부에 놓인 도전성 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  10. 제9항에 있어서, 상기 제1 유전체 물질의 층은 산화물을 포함하는 것을 특징으로 하는 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  11. 제9항에 있어서, 상기 도전성 물질층은 폴리실리콘을 포함하는 것을 특징으로 하는 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
  12. 제9항에 있어서, 제2 유전체 물질층은 산화-질화물-산화물의 합성물을 포함하는 것을 특징으로 하는 일렉트릭 프로그래머블 리드 온리 메모리(EPROM) 제조 방법.
KR1019950705104A 1994-03-15 1995-01-20 Amgeprom의액세스트랜지스터영역에서비트라인-비트라인누설전류를방지하기위한방법 KR100303705B1 (ko)

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