KR100839053B1 - 다양한 기술 및 애플리케이션에 대해 쉽게 수정가능한주변 트랜지스터를 갖는 셀프-얼라인 콘택 비휘발성메모리에 대한 구조 및 프로세스 - Google Patents

다양한 기술 및 애플리케이션에 대해 쉽게 수정가능한주변 트랜지스터를 갖는 셀프-얼라인 콘택 비휘발성메모리에 대한 구조 및 프로세스 Download PDF

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Abstract

셀프-얼라인 드레인/소스 콘택을 갖는 플래시 메모리 트랜지스터 구조 및 방법이 기재되어 있다. 상기 플래시 트랜지스터는 다수의 게이트층으로 형성된다. 상기 메모리 어레이 트랜지스터의 게이트층 및 주변 트랜지스터의 게이트층 위에 에칭 방지층이 증착된다. 결과로써 생성되는 트랜지스터 접합 형태를 제어하기 위해, 상기 에칭 방지층위에 추가의 옥사이드층/스페이서가 형성될 수 있다. 결과적으로, 동일한 프로세스내에서 다양한 요건을 만족시키는 여러 트랜지스터가 형성될 수 있다. 그리고 나서, 상기 메모리 및 주변 트랜지스터의 드레인 및 소스 영역에 대한 콘택 홀이 형성된다. 에칭 방지층은, 에천트(etchants)에 의해 상기 게이트층을 둘러싼 보호적인 에칭 방지층이 완전히 에칭되는 것을 방지한다. 따라서, 상기 드레인/소스 콘택과 게이트층 사이의 간격이 매우 감소될 수 있고, 이에 따라 메모리 어레이 트랜지스터의 밀도를 증가시키고, 칩 사이즈를 감소시킬 수 있다.
반도체, 비휘발성 메모리, 셀프-얼라인, 콘택, 에칭, 게이트, 드레인, 소스

Description

다양한 기술 및 애플리케이션에 대해 쉽게 수정가능한 주변 트랜지스터를 갖는 셀프-얼라인 콘택 비휘발성 메모리에 대한 구조 및 프로세스{PROCESSES AND STRUCTURES FOR SELF-ALIGNED CONTACT NON-VOLATILE MEMORY WITH PERIPHERAL TRANSISTORS EASILY MODIFIABLE FOR VARIOUS TECHNOLOGIES AND APPLICATIONS}
도1a는 종래 메모리 셀의 평면 레이아웃을 도시한 도면.
도1b는 본 발명에 따른 셀프-얼라인 콘택을 가진 메모리 셀의 평면 레이아웃을 도시한 도면.
도2는 종래 메모리 셀 및 주변 트랜지스터의 단면도.
도3은 본 발명에 따른 메모리 셀 및 주변 트랜지스터의 제1 실시예를 도시한 단면도.
도4는 본 발명에 따른 메모리 셀 및 주변 트랜지스터의 제2 실시예를 도시한 단면도.
본 발명은 비휘발성 메모리에 관한 것으로, 특히, 다양한 기술 및 애플리케이션에 대해 쉽게 수정가능한 셀프-얼라인(self-aligned) 콘택을 갖는 비휘발성 메모리에 대한 구조 및 프로세스에 관한 것이다.
종래 주지된 메모리 어레이에서의 플로팅-게이트-비휘발성 메모리 셀 트랜지스터(10)의 레이아웃이 도1a에 도시되어 있다. 셀 트랜지스터(10)는 액티브 영역(13)과 게이트(12)의 교차(intersection)에 의해 형성된다. 콘택(11)은 셀(10)의 소스 또는 드레인에 대한 콘택이다(예로, NOR 아키텍처에서, 콘택(11)은 대개 드레인에 대한 콘택임). 콘택(11)은 도1a에 도시된 바와 같이 게이트(12)로부터 최소-요구 거리만큼 이격된다. 이 최소-요구 거리는 예를 들면 0.25㎛ 기술에 대해 1000-1400 옹스트롬이 될 수 있고, 프로세스 기술의 콘택 미스-얼라인먼트(mis-alignment) 허용치에 의해 지시된다.
종래 기술의 셀 트랜지스터(10)의 상세한 세부사항이 도2에 도시되어 있다. 도2는 도1a에 대한 콘택(11)을 통한 수직축에 따른 셀(10)의 단면도와 주변 MOS 트랜지스터(20)의 단면도이다. 셀 트랜지스터(10)의 일례는 터널 옥사이드층, 플로팅 게이트를 포함하는 제1 폴리실리콘층, 옥사이드/나이트라이드/옥사이드(ONO) 혼합층, 제2 폴리실리콘층 및 제어 게이트를 포함하는 텅스텐 실리사이드(WSix)층, 및 유전층 PE-TEOS, PE-나이트라이드(PE-Nitride) 및 ARC 옥시나이트라이드(Oxynitride)를 포함하는 게이트 스택(13)을 포함한다. 주변 트랜지스터(20)는 게이트 옥사이드, 제2 폴리실리콘층, 텅스텐 실리사이드층 및 유전층 PE-TEOS, PE-나이트라이드 및 ARC 옥시나이트라이드를 포함하는 게이트층(16)을 포함한다. 게이트 스택(13)은 셀프-얼라인 마스킹 및 셀프-얼라인 에칭(SAE) 다음에 게이트 마스킹 및 게이트 에칭을 이용하여 형성될 수 있다. 다음으로, 드레인 영역(14)을 포함하는 드레인 및 소스 영역이 각각의 메모리 셀(10)과 주변 트랜지스터(20)에 대해 형성된다.
통상적으로 고온 옥사이드(High temperature oxide: HTO)층을 증착하고 에칭백(etching back)함으로써, 500-1400Å 범위내의 두께를 갖는 스페이서(spacers)(15A, 15B)를 포함하는 옥사이드 스페이서가 각 게이트 스택(13)에 인접하게 형성된다. 스페이서(15A)는 게이트 스택(13)의 각 에지와 드레인(14)과의 콘택 사이를 이격하는 부분이다. 게이트-콘택 간격(gate-to-contact spacing)은 통상적으로 스페이서 폭 보다 커서, 콘택 마스킹 및 에칭 단계 동안에 그 스페이서 폭이 콘택 마스크 미스얼라인먼트를 고려하여 여전히 보존된다.
드레인(14)에 대한 콘택을 형성하기 위해 개별 콘택 마스크가 적용된다. 콘택 마스크가 사용된 후에, 드레인 및 소스 영역을 통해 콘택 홀을 형성하도록 에칭이 수행된다. 통상적인 NOR 아키텍처에서, 예를 들면, 텅스텐 로컬 인터커넥트(WLI)를 이용하는 소스 로컬 인터커넥트의 경우에, 모든 소스에 대한 콘택이 제공된다. 그렇지 않으면, 매 8 또는 16셀의 로우에 대해 소스 픽-업을 이용하여 소스 라인에 대한 콘택이 제공될 수 있다. 콘택 마스크 미스얼라인먼트로 인해, 일부의 드레인 콘택 홀이 요구된 위치로부터 도2에서의 좌측 또는 우측으로 치우칠 수 있고, 이것은 스페이서(15A, 15B)가 에칭되도록 야기한다. 스페이서(15A, 15B)가 모두 에칭되는 경우, 다음에 형성되는 콘택은 인접 게이트와 전기적인 접촉을 만들고, 이것은 트랜지스터가 요구대로 동작하는 것을 방해한다. 따라서, 게이트-콘택 간격은 게이트와 콘택 마스크 사이에 존재할 수 있는 미스얼라인먼트를 고려하여 충분히 넓어야 한다. 넓은 콘택-게이트 간격은 보다 큰 셀 사이즈를 초래한다.
도2에 도시된 바와 같이, 스페이서(15A, 15B)가 형성되는 것과 동시에 스페이서(15C)가 주변 트랜지스터(16)에 인접하게 형성된다. 스페이서(15C)의 형성 후에, 이전에 형성된 LDD(low doped drain) 또는 DDD(double doped drain) 영역에 영역(17)과 같은 고도핑된 N+ 또는 P+ 소스/드레인 영역이 형성된다. 이 간격이 도2에 "x"로 표시되어 있다. 스페이서(15C)는, 높은 브레이크다운 전압 및 강한 핫 캐리어 주입 신뢰성을 보장하기 위해, 저전압 트랜지스터에서의 LDD 영역의 외부 에지와 내부 N+/P+ 영역 사이(또는 고전압 트랜지스터에서의 DDD 영역의 외부 에지와 내부 N+/P+ 영역 사이)에 필요한 측방향 거리 "x"를 제공하도록 충분히 넓어야 한다(예로, 3V 전원, 0.25㎛ 기술에 대해 1000-1400Å).
프로세스 기술, 메모리에 대한 애플리케이션 및 필요한 동작 공급 전압과 같은 상이한 요인들에 따라, 간격 "x"가 변경될 필요가 있다. 예를 들면, 메모리가 2V 공급 전압에서 동작하는 휴대용 장치에 사용되는 경우에는, 간격 "x"는 저전압 트랜지스터에 대해 보다 작게 만들어질 수 있고, 반면에, 3V의 동작 공급 전압의 경우에는, 그 간격이 증가될 필요가 있다. 보다 작은 간격 "x"가 보다 높은 공급 전압에 사용되는 경우, 예로, 3V 동작 전압에 대해 2V 동작 전압에서와 동일한 "x" 가 사용되는 경우, 트랜지스터는 HEI(hot electron injection) 신뢰성을 향상시키기 위해 보다 긴 채널 길이를 필요로 한다. 이것은 다음에 트랜지스터 유도 전류를 감소시키고, 전체적인 성능을 감소시킬 수 있다. 단일 프로세스 기술에서 이러한 변화를 수용하는 것은 상이한 레이아웃 설계 규칙(LDR)을 이용하는 복수 형태의 주변 트랜지스터를 갖는 복잡한 프로세스 기술을 초래한다. 이러한 복잡한 프로세스 기술은, 상이한 LDR을 이용한 유사한 트랜지스터 블록(회로)이 상이한 전원 접압을 갖는 제품을 위해 개별적으로 레이아웃되어야 하기 때문에, 제조 비용이 증가하고 회로 설계 프로세스가 복잡해진다.
따라서, 모든 셀프-얼라인-콘택 비휘발성 메모리 셀 기술에서 프로세스 단계가 과도하게 복잡해지지 않고도 간격 "x"를 변화시킬 수 있는 메커니즘을 제공하면서, 셀 사이즈를 감소시키기 위해 셀 게이트 스택의 측벽을 따라 스페이서의 폭을 감소시키는 것이 요구된다.
본 발명은 셀프-얼라인 드레인/소스 콘택을 갖는 플래시 메모리 트랜지스터에 대한 구조 및 방법을 제공한다. 상기 플래시 트랜지스터는 다수의 게이트층으로 형성된다. 상기 메모리 어레이 트랜지스터의 게이트층 및 주변 트랜지스터의 게이트층 위에 에칭 방지층이 증착된다. 고도핑 N+/P+ 소스 및 드레인 영역의 임플란트를 제어하기 위해, 상기 에칭 방지층 위에 추가의 옥사이드 스페이서가 형성될 수 있다. 그리고 나서, 메모리 및 주변 트랜지스터의 드레인 및 소스 영역에 대한 콘 택 홀을 형성하기 위해 콘택 에칭이 수행된다. 에칭 방지층은, 에칭물질에 의해 상기 게이트층을 둘러싼 보호적인 에칭 방지층이 완전히 에칭되는 것을 방지한다. 따라서, 충분한 절연을 제공하도록 에칭 후에 충분한 에칭 방지층이 남아있기 때문에, 드레인/소스 콘택은 트랜지스터의 게이트층과의 전기적 접촉을 만들지 않는다. 이에 따라, 드레인 및 소스 콘택은 트랜지스터의 게이트와 셀프-얼라인된다.
드레인/소스 콘택과 게이트층 사이의 간격이 콘택 에칭 프로세스의 셀프-얼라인 특성으로 인해 매우 감소될 수 있기 때문에, 본 발명의 플래시 셀 트랜지스터 및 주변 트랜지스터에 대한 구조 및 방법은 유리하다. 이에 따라, 플래시 메모리 트랜지스터들 사이의 간격이 감소될 수 있고, 따라서, 메모리 어레이내의 트랜지스터의 밀도에서의 실질적인 증가를 제공할 수 있게 된다. 또한, 에칭 방지층의 위에 증착되는 옥사이드층의 두께는, 높은 브레이크다운 전압 및 강한 핫 캐리어 주입 신뢰성을 유지하기 위해, 주변 트랜지스터내의 N+/P+ 드레인/소스 확산 영역의 위치와 채널 길이를 최적화하도록 선택될 수 있다.
본 발명의 원리에 따라 형성된 비휘발성 메모리 셀(50)의 평면 레이아웃이 도1b에 도시되어 있다. 셀(50)은 액티브 영역(53)과 제어 게이트(52)의 교차에서 형성된다. 게이트(52)는 메모리 어레이의 워드라인에 연결되고, 드레인 콘택(53)은 메모리 어레이의 비트라인에 연결된다. 도시된 바와 같이, 콘택 영역(51)이 게이트(52)에 인접하게 형성되어, 게이트-콘택 간격이 실질적으로 줄어들거나 없어 진다. 일실시예에서, 콘택(51)은 게이트 스택(52)에 오버랩된다. 따라서, 작은 셀 사이즈가 얻어진다. 이것은 이하에서 상세히 기재되는 셀프-얼라인-콘택 프로세스를 이용하여 달성된다.
본 발명의 제1 실시예에 따른 셀(50) 및 주변 트랜지스터(60)의 수직 단면도가 도3에 도시되어 있다. 셀(50)의 게이트 스택(55)은 주지된 기술에 따라 형성되는 다수의 층을 포함한다. 게이트 스택(55)은 터널 옥사이드층, 플로팅 게이트를 포함하는 제1 폴리실리콘층(71), ONO 층(72), 제어 게이트를 형성하는 제2 폴리실리콘층(52), 텅스텐 실리사이드층(WSix)(73), 및 유전층 PE-TEOS, PE-나이트라이드 및 ARC 옥시나이트라이드를 포함한다. 주변 트랜지스터(60)는 트랜지스터 게이트(예로, 스택(55)내의 제2 폴리실리콘층(52)과 동일한 층으로부터 형성됨)를 형성하는 폴리실리콘층(75), 텅스텐 실리사이드층(WSix)(76) 및 유전층 PE-TEOS, PE-나이트라이드 및 ARC 옥시나이트라이드와 같은 게이트층(65)을 포함한다. 다른 프로세스에서는, WSix 대신에 CoSix(코발트 실리사이드)가 사용될 수 있다. 일부 다른 프로세스에서는, W(텅스텐) 게이트가 사용될 수 있다. 게이트 및 유전 물질의 정확한 구성과 순서는 변경될 수 있다.
HTO 필름(59)(예로, 100-150Å 두께)이 메모리 어레이내의 게이트 스택(55) 및 주변 트랜지스터(60)의 게이트층(65)상에 선택적으로 증착될 수 있다. HTO 필름(59)은 메모리 셀에서의 전하 손실을 방지하도록 돕는다.
대안적인 실시예에서, 제1 및 제2 폴리실리콘층의 측벽을 따라 옥사이드 필 름을 형성하기 위해, 게이트 스택 형성 후에 산화 사이클을 수행함으로써 동일한 목적이 달성된다. 이 실시예에서, HTO 필름(59)은 폴리 재산화(re-oxidation)에 추가로 사용될 수 있거나, 또는 제거될 수 있다.
HTO 필름(59)을 형성한 후에, 나이트라이드 필름(예로, 200-600Å 두께)이 셀(50) 및 트랜지스터(60) 위에 증착된다. 그리고 나서, 도3에 도시된 바와 같이 셀 게이트 스택(55) 및 트랜지스터(60) 게이트층(65)의 측벽을 따라 나이트라이드 스페이서(58)를 형성하기 위해, 나이트라이드 에칭이 수행된다. 나이트라이드 추가의 층(57)(예로, 약 150-200Å 두께)이 셀(50) 및 트랜지스터(60) 위에 증착된다. 필요에 따라, 나이트라이드층(57, 58)이 하나의 나이트라이드층으로 증착될 수 있다.
나이트라이드층(57) 및 스페이서(58)는 후속 콘택 에칭 동안에 게이트 스택(55) 및 게이트층(65)을 보호한다. 나이트라이드는 콘택 에칭을 수행하기 위해 사용되는 화학물질에 대부분 견딜 수 있다. 따라서, 본 발명에 관련해서 콘택 에칭에 대한 에칭 방지층으로 나이트라이드가 고려된다. 그러나, 나이트라이드층(57)의 일부 또는 전체가 콘택 에칭 동안에 제거된다. 따라서, 이 층(57)은 후속의 콘택 에칭 동안에 실질적으로 제거되기 때문에 희생층(sacrificial layer)으로 여겨진다. 필요에 따라, 나이트라이드층(57) 및 스페이서(58) 대신에 콘택 에칭에 대한 방지층으로 다른층이 사용될 수 있다.
HTO 필름(59)을 형성하기 전에, 드레인 영역(54) 및 소스 영역(91)을 형성하기 위해 셀(50)내에 드레인 및 소스 영역이 임플란트 확산된다. 주변 트랜지스터(60)는 소스 및 드레인 영역내에 LDD 임플란트를 받아서 저전압 MOS트랜지스터에 대해 LDD 영역을 형성하거나, DDD 임플란트를 받아서 고전압 MOS 트랜지스터에 대해 DDD 영역을 형성할 수 있다. 일실시예에서, 셀 드레인 및 소스 영역 및 주변 트랜지스터 DDD 또는 LDD 영역은 HTO 필름(59)의 증착 후, 나이트라이드 스페이서(58) 형성 전에 형성될 수 있다. 이 실시예에서, HTO 필름(59)의 두께는 셀 드레인/소스 영역의 위치 및 주변 트랜지스터 LDD 또는 DDD 영역의 위치에 영향을 받는다. 따라서, HTO 필름(59)의 두께는 요구된 셀(50) 및/또는 트랜지스터(60)의 유효 채널 길이를 얻기 위해 수정될 수 있다.
또다른 실시예에서, 셀의 드레인 및 소스 영역 및 주변 트랜지스터의 LDD 또는 DDD 영역은 나이트라이드 스페이서(58) 형성 후, 희생 나이트라이드층(57)을 형성한 후에 형성될 수 있다. 이 실시예에서, 스페이서(58)(및/또는 나이트라이드층(57))의 폭은 결과로써 생성되는 트랜지스터의 요구된 유효 채널 길이를 얻기 위해 사용될 수 있다.
일실시예에서, 고도핑된 (NMOS 트랜지스터에 대해) N+ (PMOS 트랜지스터에 대해) P+ (도3의 영역(80)과 같은) 드레인/소스 영역이, 희생 나이트라이드층(57)의 형성 후에, 반도체 액티브 영역내에 형성된다. 이 실시예에서, N+/P+ 영역과 LDD 또는 DDD 영역 사이의 측방향 간격 "x"는, LDD 및 DDD 영역이 HTO층(59)을 형성하기 전에 형성된 경우에, HTO층(59), 스페이서(58) 및 희생 나이트라이드층(57)의 결합된 두께에 의해 결정된다. 측방향 간격 "x"는, HTO층(59)을 형성한 후, 또는 스페이서(58)를 형성한 후에, LDD/DDD를 형성함으로써 감소될 수 있다. 대안적 으로, 간격 "x"는 희생층(57)을 형성하기 전에 N+/P+ 영역을 형성함으로써 감소될 수 있다. 간격 "x"를 변경하기 위한 다른 조합은 이 기술분야에서 통상의 지식을 가진 자에게는 명백할 것이다. 여기서, "x" 용어는 N+(P+) 확산 영역과 LDD/DDD 임플란트에 의해 결정된 측방향 접합 위치 사이의 측방향 거리 뿐만 아니라, 보다 넓게 2D(2-차원) 도핑 및 도핑 기울기 형태를 포함하는, 트랜지스터의 액티브 영역내의 접합 형태를 말한다.
일실시예에서, 각각의 스페이서(58) 및 희생층(57)의 두께는 작은 셀 사이즈를 얻기 위해 비교적 작게 만들어진다. 이 실시예에서, N+/P+ 영역과 LDD 또는 DDD 영역 사이의 측방향 거리 "x"가 감소되어, 보다 높은 측방향 도핑 기울기를 초래한다. 이것은 보다 낮은 접합 브레이크다운 전압을 초래하고 핫 캐리어 주입 신뢰성을 악화시킬 수 있다. LDD/DDD 및 N+/P+ 임플란트가 핫 캐리어 주입 및 감소된 브레이크다운 전압에 따른 문제점을 완화시키기 위해 최적화될 수 있는 한편, 이러한 최적화는 모든 전기적 요건을 만족시키는데 충분하지 않을 수 있다. 특히, 숏채널 저전압 트랜지스터에서의 핫 캐리어 주입 신뢰성 문제는, 특히, 2V 대신에 보다 높은 전원 전압, 예로 3V에 대해서는, 단지 LDD 또는 DDD 임플란트의 최적화에 의해 쉽게 해결될 수 없다.
접합 브레이크다운 및 핫 캐리어 주입에 관한 문제점을 없애기 위해, 도3에 도시된 바와 같이 추가적인 옥사이드 필름(56)이 제공된다. 옥사이드 필름(56)은, 희생 나이트라이드층(57)의 증착 후에, 셀 및 주변 트랜지스터상에 증착된다. 옥사이드 필름(56)은, 예를 들면, 300-800Å 두께를 가질 수 있다. 실제 두께는 여러 트랜지스터에 대한 접합 기술에 대한 요건에 따라 변경될 수 있다.
소스 및 드레인의 N+/P+ 영역(80)을 형성하기 위해, 옥사이드 필름(56)의 형성 후에, 트랜지스터의 소스 및 드레인 영역에 N+/P+ 도판트가 임플란트 확산된다. 옥사이드 필름(56)은 옥사이드 필름의 두께와 거의 동일한 양만큼 간격 "x"를 증가시키고, 따라서, 주변 트랜지스터에서 요구되는 레벨로 브레이크다운 전압을 증가시키고 핫 캐리어 주입 신뢰성을 향상시킨다.
HTO층(59), 스페이서(58), 희생층(57) 및 옥사이드층(56)의 결합은 동일한 프로세스내에서 독립적으로 최적화될 수 있는 여러 주변 트랜지스터에서 형성될 때에 큰 유연성을 제공한다. 또한, 여러 트랜지스터에 대한 N+/P+ 영역은, 상이한 트랜지스터에서 간격 "x"를 독립적으로 최적화하기 위해, 서로의 위에 증착되는 다수 층의 옥사이드 필름의 증착 사이에 형성될 수 있다.
메모리 셀의 전기적 요건에 따라, 주변 트랜지스터내에 N+/P+ 영역(80)의 형성과 동시에 옥사이드 필름(56)의 증착 후, 또는 옥사이드 필름(56) 및 N+/P+ 영역(80)의 형성 전에, 메모리 셀의 소스 및 드레인 영역내에 N+/P+ 영역이 형성될 수 있다.
콘택 홀을 정의하기 위해 콘택 마스킹(92)이 사용되고, 그후, 콘택 홀을 형성하기 위해 콘택 에칭이 수행된다. 셀 및 트랜지스터의 드레인 및 소스 영역에 대한 콘택이 콘택 홀내에 실질적으로 형성된다. 콘택 에칭 동안에, 옥사이드 필름(56) 및 희생층(57)의 일부 또는 전부가 제거된다. 그러나, 나이트라이드 스페이서(58)의 두께는 콘택 에칭 후에 실질적으로 그대로 남아있다. 따라서, 나이트라 이드층(58)(대부분 콘택 에칭 물질에 견디는)은 셀 게이트 스택(55) 및 트랜지스터 게이트층(65)을 절연시켜, 드레인/소스 콘택이, 형성되었을 때에, 메모리 어레이 및 주변 트랜지스터내의 폴리실리콘층(71, 52, 75)과 전기적 접촉을 만들지 않는다. 콘택 마스크(92)가 미스얼라인먼트된 경우(예로, 도3에서 좌측 또는 우측으로 치우친 경우), 나이트라이드 스페이서(58)는 실질적으로 에칭에 견디기 때문에 에칭되지 않는다. 따라서, 마스크(92)는 스페이서(58)의 결과로서 셀프-얼라인-콘택이 된다.
드레인/소스 콘택은, 콘택 마스크에서의 미스얼라인먼트에 관계없이, 셀 게이트 스택 및 트랜지스터 게이트층으로부터 동일한 거리(즉, 나이트라이드 스페이서(58)의 두께)만큼 차이가 나기 때문에, 메모리 셀 게이트 스택 및 주변 트랜지스터 게이트층에 대해 셀프-얼라인된다. 따라서, 나이트라이드층(57) 및 스페이서(58)는 콘택 영역 에칭에 대한 하드 마스크로서 동작하여, 콘택 마스크가 미스얼라인먼트됨으로써 야기되는 문제를 없앨 수 있다. 나이트라이드 스페이서(58)는 게이트 스택으로부터, 예로, 200-600Å(도2에서의 종래 기술의 셀(10)보다 실질적으로 적음)만큼 드레인/소스 콘택을 분리시킨다. 예를 들면, 종래 셀(10)은 0.25㎛ 기술에 대해 1500Å 게이트-콘택 간격을 가질 수 있고, 이것은 게이트 스택의 무결성(integrity)을 보장하기 위한 (미스얼라인먼트를 고려한) 게이트-콘택 간격 요건에 의해 결정된다.
각각의 셀 게이트 스택 및 트랜지스터 게이트층과 드레인/소스 콘택 사이의 절연 스페이서의 두께에서의 감소는 메모리 셀 및 주변 트랜지스터의 치수를 감소 시켜, 메모리 셀 및 주변 트랜지스터가 축소되어 메모리 밀도가 증가될 수 있다. 주변 트랜지스터는, 도3에 도시된 바와 같이, 게이트층을 둘러싸는 나이트라이드 스페이서를 이용하여 셀프-얼라인된 드레인/소스 콘택을 선택적으로 포함할 수 있다.
콘택 홀(51)의 폭은, 드레인/소스 영역과 보다 낮은 콘택 저항을 갖는 신뢰성 있는 콘택을 위한 실리콘 인터페이스에서 충분히 큰 콘택 홀을 보장할 수 있을만큼 충분히 크다. 나이트라이드 스페이서(58)의 폭은 실리콘 인터페이스에서의 실제적인 드레인/소스 콘택 간격을 증가시키도록 감소될 수 있다. 메모리 셀이 보다 축소되는 경우에, 나이트라이드 스페이서(58)의 폭은 실리콘 인터페이스에서 적당한 드레인/소스 콘택 간격을 유지하도록 감소될 수 있다.
본 발명의 다른 실시예가 도4에 도시되어 있다. 도4의 실시예에서, 옥사이드 필름(56)이, 위에서 논의된 바와 같이, 희생 나이트라이드층(57) 위에 증착된다. 그리고 나서, 도4에 도시된 바와 같은 옥사이드 스페이서(61)를 형성하기 위해, 메모리 셀 및 주변 트랜지스터에서 추가의 에칭이 수행된다. N+/P+ 영역에 대한 임플란트 양 및 임플란트 에너지는 옥사이드 필름(56)의 추가적인 에칭백이 수행되는지의 여부를 고려하여 선택되어야 한다. 옥사이드 필름(56)이 도4에서와 같이 에칭백되는 경우에는(즉, 소스/드레인 영역위에 옥사이드 필름(56)이 없는 경우에 N+/P+ 임플란트가 수행됨), 도3에서와 같이 옥사이드 필름(56)이 에칭백되지 않은 경우에 비해, N+/P+ 소스/드레인 영역을 임플란트하는데 더 적은 도판트 임플란트 에너지가 요구된다.
따라서, 감소된 폭을 가진 스페이서(58)는 보다 작은 셀 사이즈와, 보다 더 신뢰성있는 실리콘-콘택 인터페이스, 및 보다 큰 콘택 간격으로 인한 보다 적은 콘택 저항을 제공한다. 본 발명에 따라 형성된 메모리 셀 및 주변 트랜지스터는, 주어진 전원 전압에 대해 보다 높은 브레이크다운 전압 및 보다 양호한 핫 캐리어 주입 신뢰성을 제공하기 위해, LDD 및 DDD 접합 형태에 대해 독립적으로 최적화될 수 있다. 예를 들면, 메모리 셀내의 스페이서는 셀 사이즈를 감소시키기 위해 감소될 수 있지만, 동시에, 주변 트랜지스터내의 "x"는 핫 캐리어 주입 및 브레이크다운 전압 요건을 최적화하기 위해 옥사이드층(56)을 이용하여 증가된다.
이상에서 살펴본 바와 같이, 본 발명의 프로세스는, 모든 셀프-얼라인-콘택 비휘발성 메모리 셀 기술에서 프로세스 단계가 과도하게 복잡해지지 않고도 간격 "x"를 변화시킬 수 있는 메커니즘을 제공하면서, 스페이서의 폭을 감소시켜 셀 사이즈를 감소시키는 효과를 제공한다.
그러나, 본 발명은 이러한 것으로 제한되지 않는다. 보다 많은 유연성 및 장점을 달성하기 위해, 추가의 마스킹층이 전술된 기술과 함께 사용될 수 있다. 본 발명의 프로세스는 또한 프로세스 설계 규칙에서의 변경을 필요로하지 않을 수 있다. 상이한 제품이 동일한 설계 규칙을 가진 상이한 애플리케이션을 위해 설계될 수 있다. 예를 들면, 최소한의 프로세스 변화를 가지고 상이한 주변 트랜지스터 및 메모리 셀을 형성하는 능력은 본 발명에 따라 형성된 메모리 장치를 변경 프로세스 기술을 가진 상이한 애플리케이션에 내장시킬 수 있게 한다. 또한, 본 발명은 스택형 게이트 셀에 제한되지 않는다. 본 발명의 특징 및 장점들은 또한, 스플릿-게이트 셀, 소스-사이드-주입 셀 및 트리플-폴리 셀과 같은 플로팅-게이트 비휘발성 셀 기술에 대해 전술된 기술을 수정함으로써 실현될 수도 있다.
본 발명이 특정 실시예를 참조하여 기술되었지만, 본 발명의 범위에서 벗어나지 않는 한, 다양한 변경, 수정 및 대체가 이루어질 수 있으며, 따라서, 본 발명은 기재된 특정 실시예에 제한되지 않고, 첨부된 청구범위내에 포함되는 모든 실시예 및 등가물을 포함할 수 있다는 것이 이해될 것이다.

Claims (35)

  1. 실리콘 기판상에서 어레이 영역내에 비휘발성 메모리 셀을 형성하고, 어레이 영역의 주변 영역내에 트랜지스터를 형성하기 위한 방법에 있어서,
    상기 어레이 영역내에 폴리실리콘 게이트 스택을 형성하고, 상기 주변 영역내에 폴리실리콘 게이트를 형성하는 단계;
    임플란트 및 확산에 의해 상기 비휘발성 메모리 셀 및 상기 트랜지스터에 드레인 및 소스 영역을 형성하는 단계;
    상기 트랜지스터의 소스 및 드레인 영역 중 하나 또는 양쪽에 LDD(Low doped drain) 및 DDD(double doped drain) 영역 중 하나를 형성하는 단계;
    상기 폴리실리콘 게이트 스택 및 상기 폴리실리콘 게이트의 각각의 하나 또는 그 이상의 측벽을 따라 스페이서를 형성하는 단계;
    상기 스페이서, 상기 폴리실리콘 게이트 스택 및 상기 폴리실리콘 게이트 위에 옥사이드층을 형성하는 단계;
    상기 각각의 LDD 및 DDD 영역 중 하나에 N+/P+ 영역을 형성하는 단계 - 여기서, 상기 N+/P+ 영역의 외부 에지와 상기 LDD 및 DDD 영역 중 대응하는 하나의 외부 에지 사이의 측방향 거리는 적어도 상기 옥사이드층의 두께에 종속됨 -
    마스킹층을 이용하여 상기 비휘발성 메모리 셀의 드레인 및 소스 영역 중 하나 또는 양쪽 위에 콘택 홀 영역을 정의하는 단계; 및
    상기 콘택 홀 영역내에 콘택 홀을 형성하기 위해 콘택 에칭을 수행하는 단계 - 여기서, 상기 스페이서는 상기 콘택 에칭에 대해 실질적인 저항성을 가짐 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 옥사이드층 형성 단계 전에, 상기 스페이서, 상기 폴리실리콘 게이트 스택 및 상기 폴리실리콘 게이트 위에 희생층(sacrificial layer)을 형성하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 스페이서 및 상기 희생층은 나이트라이드로 이루어지는
    방법.
  4. 제2항에 있어서,
    상기 콘택 에칭은 상기 옥사이드층 및 상기 희생층의 일부 또는 전부를 제거하는
    방법.
  5. 제1항에 있어서,
    상기 LDD 및 DDD 영역 중 하나를 형성하는 단계는, 상기 스페이서 형성 단계 후, 상기 옥사이드층 형성 단계 전에 수행되는
    방법.
  6. 제1항에 있어서,
    상기 스페이서는 상기 폴리실리콘 게이트 스택내의 폴리실리콘층의 측벽으로부터 절연되는
    방법.
  7. 제1항에 있어서,
    상기 스페이서로부터 상기 폴리실리콘 게이트 스택을 절연시키기 위해, 상기 폴리실리콘 게이트 스택 위에 HTO(high temperature oxide)층을 형성하는 단계
    를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 비휘발성 메모리 셀의 소스 및 드레인 영역을 형성하는 단계는 상기 HTO층을 형성하는 단계 이후에 수행되는
    방법.
  9. 제1항에 있어서,
    상기 N+/P+ 영역 형성 단계 전에, 상기 트랜지스터의 드레인 및 소스 영역 위에 옥사이드층의 적어도 일부를 제거하기 위해 옥사이드 에칭을 수행하는 단계
    를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 스페이서 형성 단계 전에, 상기 비휘발성 메모리 셀의 소스 또는 드레인 영역내에 DDD 영역을 형성하는 단계
    를 더 포함하는 방법.
  11. 삭제
  12. 어레이 영역내에 비휘발성 메모리 셀 트랜지스터를 포함하고, 어레이 영역의 주변 영역내에 트랜지스터를 포함하는 장치에 있어서,
    상기 어레이 영역 내에 형성되고, 상기 비휘발성 메모리 셀 트랜지스터의 제어 게이트 및 플로팅 게이트를 포함하는 다수의 게이트층;
    상기 주변 영역의 트랜지스터에 형성된 게이트층;
    상기 비휘발성 메모리 셀 트랜지스터에 형성된 드레인 및 소스 영역;
    상기 비휘발성 메모리 셀 트랜지스터내의 게이트층 및 상기 주변 영역의 트랜지스터의 게이트층의 측방향 에지에 인접한 에칭 방지 스페이서;
    상기 주변 영역의 트랜지스터의 제1 드레인 및 소스 영역 - 상기 제1 드레인 및 소스 영역은 옥사이드층의 형성 후에 형성됨 - ; 및
    상기 비휘발성 메모리 셀 트랜지스터의 드레인 또는 소스 영역과 접촉하는, 상기 비휘발성 메모리 셀 트랜지스터 내의 상기 에칭 방지 스페이서 중 하나에 인접하게 형성된 콘택 홀 내에 증착되는 콘택 - 여기서, 상기 콘택이 형성되기 전에 상기 옥사이드층이 에칭되고, 상기 콘택은 상기 비휘발성 메모리 셀 트랜지스터의 게이트층에 인접하거나 오버랩됨 -
    을 포함하는 장치.
  13. 제12항에 있어서,
    상기 에칭 방지 스페이서는 나이트라이드로 형성되는
    장치.
  14. 제13항에 있어서,
    상기 콘택이 형성되기 전에, 상기 나이트라이드로 형성된 에칭 방지 스페이서상에 증착되는 희생 나이트라이드층이 에칭되는
    장치.
  15. 제12항에 있어서,
    상기 어레이 영역 내의 게이트층은 제1 및 제2 폴리실리콘층을 포함하는
    장치.
  16. 제12항에 있어서,
    상기 주변 영역의 트랜지스터의 적어도 일부는 LDD 영역을 포함하는
    장치.
  17. 제12항에 있어서,
    상기 주변 영역의 트랜지스터의 적어도 일부는 DDD 영역을 포함하는
    장치.
  18. 메모리 어레이내에 비휘발성 메모리 셀 트랜지스터를 형성하고, 상기 메모리 어레이의 주변 영역내에 트랜지스터를 형성하는 방법에 있어서,
    반도체 영역상에 다수의 게이트층을 형성하는 단계;
    상기 메모리 어레이내의 트랜지스터 및 상기 주변 영역내의 트랜지스터의 게이트층에 인접하게 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 위에 옥사이드 필름을 형성하는 단계;
    상기 주변 영역의 트랜지스터내에 드레인 및 소스 확산 영역을 형성하는 단계;
    상기 메모리 어레이내의 트랜지스터의 드레인 또는 소스 영역에 대한 콘택 홀을 형성하기 위해 상기 옥사이드 필름을 마스킹 및 에칭하는 단계 - 여기서, 상기 제1 스페이서는 상기 콘택 홀 에칭에 대해 실질적인 저항성을 가짐 -; 및
    콘택 마스킹을 이용한 콘택 에칭을 수행하여 상기 메모리 어레이내의 트랜지스터의 드레인 또는 소스 영역에 대한 콘택을 형성하는 단계 - 여기서, 상기 콘택은 상기 메모리 셀 트랜지스터의 게이트층에 전기적으로 접속되지 않음 -
    를 포함하는 방법.
  19. 제18항에 있어서,
    에칭 방지 기능을 수행하는 상기 제1 스페이서의 증착 전에, 상기 게이트층 위에 HTO 필름을 증착하는 단계
    를 더 포함하는 방법.
  20. 제18항에 있어서,
    상기 반도체 영역에 인접한 상기 옥사이드 필름 부분을 제거하기 위해, 상기 주변 영역의 트랜지스터내에 상기 드레인 및 소스 확산 영역을 형성하기 전에 상기 옥사이드 필름을 에칭하는 단계
    를 더 포함하는 방법.
  21. 제18항에 있어서,
    상기 제1 스페이서는 나이트라이드층을 증착 및 에칭함으로써 형성되는 - 여기서, 상기 나이트라이드층은 상기 콘택 홀 에칭에 대해 실질적인 저항성을 가짐 -
    방법.
  22. 제18항에 있어서,
    상기 제1 스페이서를 형성한 후에, 상기 제1 스페이서 위에 나이트라이드층 을 증착하는 단계
    를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 나이트라이드층의 일부는 상기 콘택 홀 에칭 동안에 제거되는
    방법.
  24. 삭제
  25. 제18항에 있어서,
    상기 게이트층에 인접하게 상기 제1 스페이서를 형성하기 전에, 상기 주변 영역의 트랜지스터내에 LDD 영역을 형성하는 단계
    를 더 포함하는 방법.
  26. 제18항에 있어서,
    상기 게이트층에 인접하게 상기 제1 스페이서를 형성하기 전에, 상기 주변 영역의 트랜지스터내에 DDD 영역을 형성하는 단계
    를 더 포함하는 방법.
  27. 삭제
  28. 플래시 메모리 어레이내에 다수의 트랜지스터를 포함하고, 주변 영역내에 다수의 트랜지스터를 포함하는 장치를 형성하는 방법에 있어서,
    반도체 영역상에 다수의 게이트층을 형성하는 단계;
    상기 플래시 메모리 어레이내의 트랜지스터 및 상기 주변 영역내의 트랜지스터의 게이트층에 인접하게 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 위에 제2 필름을 증착하는 단계;
    상기 제2 필름 위에 옥사이드 필름을 증착하는 단계;
    상기 주변 영역 트랜지스터내에 드레인 및 소스 확산 영역을 형성하는 단계; 및
    상기 메모리 어레이 트랜지스터의 드레인 또는 소스 영역에 대한 콘택 홀을 형성하기 위해 상기 옥사이드 필름을 마스킹 및 에칭하는 단계
    를 포함하고,
    여기서, 상기 제1 스페이서는 상기 콘택 홀 에칭에 대해 실질적인 저항성을 갖고, 상기 제1 스페이서는 상기 콘택 홀 에칭 후에 상기 메모리 어레이 트랜지스터내의 게이트층의 측벽을 절연시키는
    방법.
  29. 제28항에 있어서,
    상기 제1 스페이서의 형성 전에, 상기 게이트층 위에 HTO 필름을 증착하는 단계
    를 더 포함하는 방법.
  30. 제28항에 있어서,
    상기 반도체 영역에 인접한 상기 옥사이드 필름 부분을 제거하기 위해, 상기 주변 영역 트랜지스터내에 상기 드레인 및 소스 확산 영역을 형성하기 전에 상기 옥사이드 필름을 에칭하는 단계
    를 더 포함하는 방법.
  31. 제28항에 있어서,
    상기 제1 스페이서는 나이트라이드층을 증착 및 에칭함으로써 형성되는 - 여기서, 상기 나이트라이드층은 상기 콘택 홀 에칭에 대해 실질적인 저항성을 가짐 -
    방법.
  32. 제28항에 있어서,
    상기 제2 필름은 나이트라이트층을 증착함으로써 형성되는
    방법.
  33. 제32항에 있어서,
    상기 제2 필름의 일부는 상기 콘택 홀 에칭 동안에 제거되는
    방법.
  34. 삭제
  35. 메모리 어레이내에 비휘발성 메모리 셀 트랜지스터를 형성하고, 상기 메모리 어레이의 주변 영역내에 트랜지스터를 형성하는 방법에 있어서,
    반도체 영역상에 다수의 게이트층을 형성하는 단계;
    상기 메모리 셀 트랜지스터 및 상기 주변 영역내의 트랜지스터의 게이트층에 인접하게 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 위에 제2 필름을 증착하는 단계;
    상기 제2 필름 위에 옥사이드 필름을 증착하는 단계;
    상기 주변 영역 트랜지스터내에 제1 드레인 및 소스 확산 영역을 형성하는 단계;
    상기 주변 영역 트랜지스터내에 제2 드레인 및 소스 확산 영역을 형성하는 단계; 및
    상기 주변 및 메모리 어레이 트랜지스터의 드레인 또는 소스 영역에 대한 콘택 홀을 형성하기 위해 상기 옥사이드 필름을 마스킹 및 에칭하는 단계를 포함하고,
    상기 제1 스페이서는 상기 콘택 홀 에칭에 대해 실질적인 저항성을 갖고, 상기 제1 스페이서는 상기 콘택 홀 에칭 후에 상기 메모리 어레이 트랜지스터 및 상기 주변 영역 트랜지스터내의 상기 게이트층의 측벽을 절연시키는
    방법.
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