JP2003152164A - 多様な技術及びアプリケーションに対して容易に修正可能な周辺トランジスタを有するセルフアラインメントコンタクト不揮発性メモリ装置及びその製造方法 - Google Patents
多様な技術及びアプリケーションに対して容易に修正可能な周辺トランジスタを有するセルフアラインメントコンタクト不揮発性メモリ装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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Abstract
(57)【要約】
【課題】 プロセスを複雑化せずに側面間隔を変更で
き、ゲートスタック側壁のスペーサを薄くできる不揮発
性メモリ装置及び製造方法を提供すること。 【解決手段】 メモリアレイ領域にゲートスタックを形
成し、周辺領域にゲート層を形成するステップと、トラ
ンジスタのソース及び／又はドレイン領域にＬＤＤ又は
ＤＤＤ領域を形成するステップと、前記ゲートスタック
及びゲート層の側壁にスペーサを形成するステップと、
前記スペーサ、ゲートスタック及びゲート層上にオキサ
イド層を形成するステップと、前記ＬＤＤ又はＤＤＤ領
域に、該領域の外部エッジまでの距離が前記オキサイド
層の厚さに依存する外部エッジを有する高ドーピング領
域を形成するステップと、マスキング層を用いてメモリ
セルのドレイン及び／又はソース領域上にコンタクトホ
ール位置を決定するステップと、前記スペーサを保護膜
とするエッチングによりコンタクトホールを形成するス
テップとを含む。
き、ゲートスタック側壁のスペーサを薄くできる不揮発
性メモリ装置及び製造方法を提供すること。 【解決手段】 メモリアレイ領域にゲートスタックを形
成し、周辺領域にゲート層を形成するステップと、トラ
ンジスタのソース及び／又はドレイン領域にＬＤＤ又は
ＤＤＤ領域を形成するステップと、前記ゲートスタック
及びゲート層の側壁にスペーサを形成するステップと、
前記スペーサ、ゲートスタック及びゲート層上にオキサ
イド層を形成するステップと、前記ＬＤＤ又はＤＤＤ領
域に、該領域の外部エッジまでの距離が前記オキサイド
層の厚さに依存する外部エッジを有する高ドーピング領
域を形成するステップと、マスキング層を用いてメモリ
セルのドレイン及び／又はソース領域上にコンタクトホ
ール位置を決定するステップと、前記スペーサを保護膜
とするエッチングによりコンタクトホールを形成するス
テップとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置に関し、特に、多様な技術及びアプリケーションに対
して容易に修正可能なセルフアラインメント(self-alig
nment)コンタクトを有する不揮発性メモリ装置の構造及
びプロセスに関する。
置に関し、特に、多様な技術及びアプリケーションに対
して容易に修正可能なセルフアラインメント(self-alig
nment)コンタクトを有する不揮発性メモリ装置の構造及
びプロセスに関する。
【０００２】
【従来の技術】従来のメモリアレイにおける浮遊ゲート
不揮発性メモリセルトランジスタ10のレイアウトが図1a
に示されている。セルトランジスタ10は、活性領域と制
御ゲート12との交差により形成される。コンタクト11
は、セルトランジスタ10のソースまたはドレインに対す
るコンタクトである(例えば、NOR構造において、通常コ
ンタクト11はドレインに対するコンタクトである)。コ
ンタクト11は、図1aに示すように、制御ゲート12から最
小要求距離だけ離隔される。この最小要求距離は、プロ
セス技術のコンタクトミスアラインメント(mis-alignme
nt)許容値により決定され、例えば、0.25μm技術に対し
て1000〜1400Å（オングストローム）になり得る。
不揮発性メモリセルトランジスタ10のレイアウトが図1a
に示されている。セルトランジスタ10は、活性領域と制
御ゲート12との交差により形成される。コンタクト11
は、セルトランジスタ10のソースまたはドレインに対す
るコンタクトである(例えば、NOR構造において、通常コ
ンタクト11はドレインに対するコンタクトである)。コ
ンタクト11は、図1aに示すように、制御ゲート12から最
小要求距離だけ離隔される。この最小要求距離は、プロ
セス技術のコンタクトミスアラインメント(mis-alignme
nt)許容値により決定され、例えば、0.25μm技術に対し
て1000〜1400Å（オングストローム）になり得る。
【０００３】従来技術のセルトランジスタ10の細部が図
2に示されている。図2は、図1aにおいてコンタクト11を
含むセル10及び周辺MOSトランジスタ20の垂直断面図で
ある。セルトランジスタ10は、例えば、トンネルオキサ
イド層と、浮遊ゲートを構成する第1ポリシリコン層
（ポリ１）と、オキサイド／ナイトライド／オキサイド
混合層ONOと、制御ゲート12を構成する第2ポリシリコン
層（ポリ２）及びタングステンシリサイド層WSixと、PE
-TEOS、PE-ナイトライド(PE-Nitride)及びARCオキシナ
イトライド(Oxynitride)の誘電層とから構成されるゲー
トスタック13を備えている。周辺トランジスタ20は、ゲ
ートオキサイドと、第2ポリシリコン層（ポリ２）と、
タングステンシリサイド層WSixと、PE-TEOS、PE-ナイト
ライド及びARCオキシナイトライドの誘電層とから構成
されるゲート層16を備えている。ゲートスタック13は、
セルフアライメントマスキング及びセルフアライメント
エッチング(SAE)後に、ゲートマスキング及びゲートエ
ッチングを利用して形成され得る。次に、ドレイン14を
含むドレイン領域及びソース領域が各々のメモリセルト
ランジスタ10及び周辺トランジスタ20に対して形成され
る。
2に示されている。図2は、図1aにおいてコンタクト11を
含むセル10及び周辺MOSトランジスタ20の垂直断面図で
ある。セルトランジスタ10は、例えば、トンネルオキサ
イド層と、浮遊ゲートを構成する第1ポリシリコン層
（ポリ１）と、オキサイド／ナイトライド／オキサイド
混合層ONOと、制御ゲート12を構成する第2ポリシリコン
層（ポリ２）及びタングステンシリサイド層WSixと、PE
-TEOS、PE-ナイトライド(PE-Nitride)及びARCオキシナ
イトライド(Oxynitride)の誘電層とから構成されるゲー
トスタック13を備えている。周辺トランジスタ20は、ゲ
ートオキサイドと、第2ポリシリコン層（ポリ２）と、
タングステンシリサイド層WSixと、PE-TEOS、PE-ナイト
ライド及びARCオキシナイトライドの誘電層とから構成
されるゲート層16を備えている。ゲートスタック13は、
セルフアライメントマスキング及びセルフアライメント
エッチング(SAE)後に、ゲートマスキング及びゲートエ
ッチングを利用して形成され得る。次に、ドレイン14を
含むドレイン領域及びソース領域が各々のメモリセルト
ランジスタ10及び周辺トランジスタ20に対して形成され
る。
【０００４】通常、高温オキサイド(High temperature
oxide：HTO)層を蒸着しエッチバック(etch back)するこ
とによって、500〜1400Åの厚さを有するスペーサ(spac
ers)15A、15Bを含むオキサイドスペーサが、各ゲートス
タック13に隣接するように形成される。スペーサ15A
は、ゲートスタック13の各エッジとドレイン14のコンタ
クトとの間を離隔する部分である。ゲート-コンタクト
間隔(gate-to-contactspacing)は、通常はスペーサの厚
さ（図２に示した垂直断面図おける左右方向の幅）より
も大きいため、コンタクトマスクミスアラインメントを
考慮しても、コンタクトマスキング及びエッチングプロ
セスの間にそのスペーサの厚さ（以下、幅と記す）が維
持される。
oxide：HTO)層を蒸着しエッチバック(etch back)するこ
とによって、500〜1400Åの厚さを有するスペーサ(spac
ers)15A、15Bを含むオキサイドスペーサが、各ゲートス
タック13に隣接するように形成される。スペーサ15A
は、ゲートスタック13の各エッジとドレイン14のコンタ
クトとの間を離隔する部分である。ゲート-コンタクト
間隔(gate-to-contactspacing)は、通常はスペーサの厚
さ（図２に示した垂直断面図おける左右方向の幅）より
も大きいため、コンタクトマスクミスアラインメントを
考慮しても、コンタクトマスキング及びエッチングプロ
セスの間にそのスペーサの厚さ（以下、幅と記す）が維
持される。
【０００５】ドレイン14に対するコンタクトを形成する
ために、個別のコンタクトマスクが適用される。コンタ
クトマスクが施された後に、ドレイン及びソース領域を
介してコンタクトホールを形成するようにエッチングが
行われる。通常のNOR構造において、例えば、タングス
テン局所連結配線(WLI)を利用するソース局所連結配線
の場合には、全てのソースに対するコンタクトが提供さ
れる。若しくは、8または16セル毎のローに対して、ソ
ースピックアップを利用してソースラインに対するコン
タクトが提供され得る。コンタクトマスクミスアライン
メントによって、一部のドレインコンタクトホールが、
要求された位置から図2において左側または右側に偏る
可能性があり、これによってスペーサ15A、15Bがエッチ
ングされる場合が生じる。スペーサ15A、15Bが全部エッ
チングされてしまった場合、次に形成されるコンタクト
は、隣接する制御ゲートに電気的に接触することとな
り、これによってトランジスタの正常動作が損なわれ
る。したがって、ゲート-コンタクト間隔は、ゲートと
コンタクトマスクとの間に発生し得るミスアラインメン
トを考慮して十分に広く設計されなければならず、広い
ゲート-コンタクト間隔によって、セルサイズがより大
きくなる。
ために、個別のコンタクトマスクが適用される。コンタ
クトマスクが施された後に、ドレイン及びソース領域を
介してコンタクトホールを形成するようにエッチングが
行われる。通常のNOR構造において、例えば、タングス
テン局所連結配線(WLI)を利用するソース局所連結配線
の場合には、全てのソースに対するコンタクトが提供さ
れる。若しくは、8または16セル毎のローに対して、ソ
ースピックアップを利用してソースラインに対するコン
タクトが提供され得る。コンタクトマスクミスアライン
メントによって、一部のドレインコンタクトホールが、
要求された位置から図2において左側または右側に偏る
可能性があり、これによってスペーサ15A、15Bがエッチ
ングされる場合が生じる。スペーサ15A、15Bが全部エッ
チングされてしまった場合、次に形成されるコンタクト
は、隣接する制御ゲートに電気的に接触することとな
り、これによってトランジスタの正常動作が損なわれ
る。したがって、ゲート-コンタクト間隔は、ゲートと
コンタクトマスクとの間に発生し得るミスアラインメン
トを考慮して十分に広く設計されなければならず、広い
ゲート-コンタクト間隔によって、セルサイズがより大
きくなる。
【０００６】図2に示すように、スペーサ15A、15Bが形
成されると同時に、スペーサ15Cが周辺トランジスタの
ゲート層16に隣接するように形成される。スペーサ15C
の形成後に、既に形成されている低ドーピングドレイン
LDD(low doped drain)または二重ドーピングドレインDD
D(double doped drain)領域内に、領域17のような高密
度にドーピングされたN+若しくはP+（以下N+／P+と記
す）ソース領域、又はN+／P+ドレイン領域が形成され
る。これら２つの領域の間隔が図2において"x"で表示さ
れている。スペーサ15Cは、高いブレイクダウン電圧及
び強いホットキャリア注入の信頼性を保障できるよう
に、低電圧トランジスタにおけるLDD領域の外部エッジ
とLDD領域内部のN+／P+領域との間、若しくは高電圧ト
ランジスタにおけるDDD領域の外部エッジとDDD領域内部
のN+／P+領域との間に必要な側面距離"x"を提供するた
めに、充分に幅広く（例えば、3V電源、0.25μm技術に
対して1000〜1400Å）なければならない。
成されると同時に、スペーサ15Cが周辺トランジスタの
ゲート層16に隣接するように形成される。スペーサ15C
の形成後に、既に形成されている低ドーピングドレイン
LDD(low doped drain)または二重ドーピングドレインDD
D(double doped drain)領域内に、領域17のような高密
度にドーピングされたN+若しくはP+（以下N+／P+と記
す）ソース領域、又はN+／P+ドレイン領域が形成され
る。これら２つの領域の間隔が図2において"x"で表示さ
れている。スペーサ15Cは、高いブレイクダウン電圧及
び強いホットキャリア注入の信頼性を保障できるよう
に、低電圧トランジスタにおけるLDD領域の外部エッジ
とLDD領域内部のN+／P+領域との間、若しくは高電圧ト
ランジスタにおけるDDD領域の外部エッジとDDD領域内部
のN+／P+領域との間に必要な側面距離"x"を提供するた
めに、充分に幅広く（例えば、3V電源、0.25μm技術に
対して1000〜1400Å）なければならない。
【０００７】
【発明が解決しようとする課題】上記のことから、プロ
セス技術、メモリに関するアプリケーション及び必要な
動作供給電圧などのような相異なる要因に応じて、側面
間隔"x"は変更される必要がある。例えば、メモリが２
Ｖ供給電圧で動作する携帯用装置に用いられる場合に
は、低電圧トランジスタに対して側面間隔"x"をより小
さく形成することができる。これに対し、３Ｖの動作供
給電圧の場合には、側面間隔"x"を増大させる必要があ
る。より小さい側面間隔"x"がより高い供給電圧で用い
られる場合、例えば、３Ｖ動作電圧に対して２Ｖ動作電
圧の場合と同じ側面間隔"x"が用いられる場合、トラン
ジスタには、HEI(hot electron injection)信頼性を向
上させるために、より長いチャネル長を必要とする。こ
れによって、トランジスタ誘導電流が減少し、全体的な
性能が低下し得る。単一プロセス技術でこのような変化
を認めることは、相異なるレイアウト設計規則(LDR)を
利用する複数形態の周辺トランジスタを有する複雑なプ
ロセス技術が必要となる。このような複雑なプロセス技
術によって、相異なる電源電圧を有する製品のために、
相異なるレイアウト設計規則を利用した類似のトランジ
スタブロック(回路)が、個別にレイアウトされなければ
ならないこととなり、製造コストが増大し、回路設計プ
ロセスが複雑となる。
セス技術、メモリに関するアプリケーション及び必要な
動作供給電圧などのような相異なる要因に応じて、側面
間隔"x"は変更される必要がある。例えば、メモリが２
Ｖ供給電圧で動作する携帯用装置に用いられる場合に
は、低電圧トランジスタに対して側面間隔"x"をより小
さく形成することができる。これに対し、３Ｖの動作供
給電圧の場合には、側面間隔"x"を増大させる必要があ
る。より小さい側面間隔"x"がより高い供給電圧で用い
られる場合、例えば、３Ｖ動作電圧に対して２Ｖ動作電
圧の場合と同じ側面間隔"x"が用いられる場合、トラン
ジスタには、HEI(hot electron injection)信頼性を向
上させるために、より長いチャネル長を必要とする。こ
れによって、トランジスタ誘導電流が減少し、全体的な
性能が低下し得る。単一プロセス技術でこのような変化
を認めることは、相異なるレイアウト設計規則(LDR)を
利用する複数形態の周辺トランジスタを有する複雑なプ
ロセス技術が必要となる。このような複雑なプロセス技
術によって、相異なる電源電圧を有する製品のために、
相異なるレイアウト設計規則を利用した類似のトランジ
スタブロック(回路)が、個別にレイアウトされなければ
ならないこととなり、製造コストが増大し、回路設計プ
ロセスが複雑となる。
【０００８】本発明は、プロセスが過度に複雑にならず
に側面間隔"x"を変化させることができ、且つセルサイ
ズを減少させるためにセルゲートスタックの側壁に沿っ
てスペーサの幅を減少させることができるセルフアライ
メントコンタクト不揮発性メモリ装置の構造及びその製
造方法を提供することを目的とする。
に側面間隔"x"を変化させることができ、且つセルサイ
ズを減少させるためにセルゲートスタックの側壁に沿っ
てスペーサの幅を減少させることができるセルフアライ
メントコンタクト不揮発性メモリ装置の構造及びその製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記した課題は以下によ
って解決される。
って解決される。
【００１０】即ち、本発明の第１の態様によれば、シリ
コン基板上のアレイ領域内に不揮発性メモリセルを形成
し、前記アレイ領域の周辺領域内にトランジスタを形成
するセルフアラインメントコンタクト不揮発性メモリ装
置の製造方法であって、前記アレイ領域内にポリシリコ
ンゲートスタックを形成し、前記周辺領域内にトランジ
スタポリシリコンゲートを形成するステップと、前記ト
ランジスタのソース領域及び／又はドレイン領域にＬＤ
Ｄ領域又はＤＤＤ領域を形成するステップと、各々の前
記ポリシリコンゲートスタック及び前記トランジスタポ
リシリコンゲートの一つ以上の側壁に沿ってスペーサを
形成するステップと、前記スペーサ、前記ポリシリコン
ゲートスタック及び前記トランジスタポリシリコンゲー
ト上にオキサイド層を形成するステップと、前記ＬＤＤ
領域又はＤＤＤ領域に、該ＬＤＤ領域又はＤＤＤ領域の
外部エッジまでの側面距離が、少なくとも前記オキサイ
ド層の厚さに依存する外部エッジを有する高ドーピング
領域を形成するステップと、マスキング層を利用して前
記メモリセルのドレイン領域及び／又はソース領域の上
にコンタクトホール位置を決定するステップと、前記ス
ペーサを実質的にエッチング防止手段として利用してコ
ンタクトエッチングを行ない、前記コンタクトホール位
置にコンタクトホールを形成するステップとを含むこと
を特徴とするセルフアラインメントコンタクト不揮発性
メモリ装置の製造方法を提供することができる。
コン基板上のアレイ領域内に不揮発性メモリセルを形成
し、前記アレイ領域の周辺領域内にトランジスタを形成
するセルフアラインメントコンタクト不揮発性メモリ装
置の製造方法であって、前記アレイ領域内にポリシリコ
ンゲートスタックを形成し、前記周辺領域内にトランジ
スタポリシリコンゲートを形成するステップと、前記ト
ランジスタのソース領域及び／又はドレイン領域にＬＤ
Ｄ領域又はＤＤＤ領域を形成するステップと、各々の前
記ポリシリコンゲートスタック及び前記トランジスタポ
リシリコンゲートの一つ以上の側壁に沿ってスペーサを
形成するステップと、前記スペーサ、前記ポリシリコン
ゲートスタック及び前記トランジスタポリシリコンゲー
ト上にオキサイド層を形成するステップと、前記ＬＤＤ
領域又はＤＤＤ領域に、該ＬＤＤ領域又はＤＤＤ領域の
外部エッジまでの側面距離が、少なくとも前記オキサイ
ド層の厚さに依存する外部エッジを有する高ドーピング
領域を形成するステップと、マスキング層を利用して前
記メモリセルのドレイン領域及び／又はソース領域の上
にコンタクトホール位置を決定するステップと、前記ス
ペーサを実質的にエッチング防止手段として利用してコ
ンタクトエッチングを行ない、前記コンタクトホール位
置にコンタクトホールを形成するステップとを含むこと
を特徴とするセルフアラインメントコンタクト不揮発性
メモリ装置の製造方法を提供することができる。
【００１１】本発明の第２の態様によれば、メモリアレ
イ領域内に不揮発性メモリセルトランジスタを備え、且
つ前記メモリアレイ領域の周辺領域内に周辺トランジス
タを備えているメモリ装置であって、前記メモリアレイ
領域内に形成され、前記メモリセルトランジスタの制御
ゲート及び浮遊ゲートを構成する複数の第１ゲート層
と、前記周辺トランジスタの第２ゲート層と、前記メモ
リセルトランジスタ内の前記第１ゲート層及び前記周辺
トランジスタの第２ゲート層の側面エッジに隣接したエ
ッチング防止スペーサと、前記周辺トランジスタのドレ
イン領域及びソース領域と、前記メモリセルトランジス
タのドレイン領域またはソース領域と接触する、前記メ
モリセルトランジスタ内の前記エッチング防止スペーサ
の中の一つに隣接するように形成されたコンタクトホー
ル内に蒸着によって形成された導電コンタクトとを備え
ていることを特徴とするメモリ装置を提供することがで
きる。
イ領域内に不揮発性メモリセルトランジスタを備え、且
つ前記メモリアレイ領域の周辺領域内に周辺トランジス
タを備えているメモリ装置であって、前記メモリアレイ
領域内に形成され、前記メモリセルトランジスタの制御
ゲート及び浮遊ゲートを構成する複数の第１ゲート層
と、前記周辺トランジスタの第２ゲート層と、前記メモ
リセルトランジスタ内の前記第１ゲート層及び前記周辺
トランジスタの第２ゲート層の側面エッジに隣接したエ
ッチング防止スペーサと、前記周辺トランジスタのドレ
イン領域及びソース領域と、前記メモリセルトランジス
タのドレイン領域またはソース領域と接触する、前記メ
モリセルトランジスタ内の前記エッチング防止スペーサ
の中の一つに隣接するように形成されたコンタクトホー
ル内に蒸着によって形成された導電コンタクトとを備え
ていることを特徴とするメモリ装置を提供することがで
きる。
【００１２】本発明の第３の態様によれば、メモリアレ
イ内に不揮発性メモリセルトランジスタを形成し、且つ
前記メモリアレイの周辺領域内に周辺トランジスタを形
成するセルフアラインメントコンタクト不揮発性メモリ
装置の製造方法であって、半導体領域上に複数のゲート
層を形成するステップと、前記メモリセルトランジスタ
及び前記周辺トランジスタのゲート層に隣接するように
スペーサを形成するステップと、前記スペーサ上にオキ
サイドフィルムを形成するステップと、前記周辺トラン
ジスタ内に第１ドレイン拡散領域及び第１ソース拡散領
域を形成するステップと、前記スペーサを実質的にエッ
チング防止膜として利用して前記オキサイドフィルムを
マスキング及びエッチングし、前記メモリセルトランジ
スタのドレイン領域またはソース領域に対するコンタク
トホールを形成するステップと、前記メモリセルトラン
ジスタのゲート層に電気的に接続されず、前記メモリセ
ルトランジスタの前記ドレイン領域またはソース領域に
電気的に接続されるコンタクトを形成するために、前記
メモリセルトランジスタ上に導電層を蒸着によって形成
するステップとを含むことを特徴とするセルフアライン
メントコンタクト不揮発性メモリ装置の製造方法を提供
することができる。
イ内に不揮発性メモリセルトランジスタを形成し、且つ
前記メモリアレイの周辺領域内に周辺トランジスタを形
成するセルフアラインメントコンタクト不揮発性メモリ
装置の製造方法であって、半導体領域上に複数のゲート
層を形成するステップと、前記メモリセルトランジスタ
及び前記周辺トランジスタのゲート層に隣接するように
スペーサを形成するステップと、前記スペーサ上にオキ
サイドフィルムを形成するステップと、前記周辺トラン
ジスタ内に第１ドレイン拡散領域及び第１ソース拡散領
域を形成するステップと、前記スペーサを実質的にエッ
チング防止膜として利用して前記オキサイドフィルムを
マスキング及びエッチングし、前記メモリセルトランジ
スタのドレイン領域またはソース領域に対するコンタク
トホールを形成するステップと、前記メモリセルトラン
ジスタのゲート層に電気的に接続されず、前記メモリセ
ルトランジスタの前記ドレイン領域またはソース領域に
電気的に接続されるコンタクトを形成するために、前記
メモリセルトランジスタ上に導電層を蒸着によって形成
するステップとを含むことを特徴とするセルフアライン
メントコンタクト不揮発性メモリ装置の製造方法を提供
することができる。
【００１３】本発明の第４の態様によれば、フラッシュ
メモリアレイ内に複数のメモリアレイトランジスタを備
え、且つ周辺領域内に複数の周辺トランジスタを備えて
いるメモリ装置の製造方法であって、半導体領域上に複
数のゲート層を形成するステップと、前記メモリアレイ
トランジスタ及び前記周辺トランジスタのゲート層に隣
接するようにスペーサを形成するステップと、前記スペ
ーサ上に第１フィルムを蒸着によって形成するステップ
と、前記第１フィルム上にオキサイドフィルムを蒸着に
よって形成するステップと、前記周辺トランジスタ内に
ドレイン拡散領域及びソース拡散領域を形成するステッ
プと、前記オキサイドフィルムをマスキング及びエッチ
ングし、前記メモリアレイトランジスタのドレイン領域
またはソース領域に対するコンタクトホールを形成する
ステップとを含み、前記スペーサは、実質的に前記コン
タクトホールを形成するためのエッチングによる侵食を
受けず、且つ、前記コンタクトホールを形成するための
エッチング後に前記メモリアレイトランジスタ内のゲー
ト層の側壁を絶縁させることを特徴とするメモリ装置の
製造方法を提供することができる。
メモリアレイ内に複数のメモリアレイトランジスタを備
え、且つ周辺領域内に複数の周辺トランジスタを備えて
いるメモリ装置の製造方法であって、半導体領域上に複
数のゲート層を形成するステップと、前記メモリアレイ
トランジスタ及び前記周辺トランジスタのゲート層に隣
接するようにスペーサを形成するステップと、前記スペ
ーサ上に第１フィルムを蒸着によって形成するステップ
と、前記第１フィルム上にオキサイドフィルムを蒸着に
よって形成するステップと、前記周辺トランジスタ内に
ドレイン拡散領域及びソース拡散領域を形成するステッ
プと、前記オキサイドフィルムをマスキング及びエッチ
ングし、前記メモリアレイトランジスタのドレイン領域
またはソース領域に対するコンタクトホールを形成する
ステップとを含み、前記スペーサは、実質的に前記コン
タクトホールを形成するためのエッチングによる侵食を
受けず、且つ、前記コンタクトホールを形成するための
エッチング後に前記メモリアレイトランジスタ内のゲー
ト層の側壁を絶縁させることを特徴とするメモリ装置の
製造方法を提供することができる。
【００１４】本発明の第５の態様によれば、メモリアレ
イ内に不揮発性メモリセルトランジスタを形成し、且つ
前記メモリアレイの周辺領域内に周辺トランジスタを形
成するメモリ装置の製造方法において、半導体領域上に
複数のゲート層を形成するステップと、前記メモリセル
トランジスタ及び前記周辺トランジスタのゲート層に隣
接するようにスペーサを形成するステップと、前記スペ
ーサ上に第１フィルムを蒸着によって形成するステップ
と、前記第１フィルム上に第１オキサイドフィルムを蒸
着によって形成するステップと、前記周辺トランジスタ
内に第１ドレイン拡散領域及び第１ソース拡散領域を形
成するステップと、前記第１オキサイドフィルム上に第
２オキサイドフィルムを蒸着によって形成するステップ
と、前記周辺トランジスタ内に第２ドレイン拡散領域及
び第２ソース拡散領域を形成するステップと、前記第１
及び第２オキサイドフィルムをマスキング及びエッチン
グし、前記周辺トランジスタ及びメモリセルトランジス
タのドレイン領域またはソース領域に対するコンタクト
ホールを形成するステップとを含み、前記スペーサは、
実質的に前記コンタクトホールを形成するためのエッチ
ングによる侵食を受けず、且つ、前記コンタクトホール
のエッチング後に前記メモリセルトランジスタ及び前記
周辺トランジスタ内の前記ゲート層の側壁を絶縁させる
ことを特徴とするメモリ装置の製造方法を提供すること
ができる。
イ内に不揮発性メモリセルトランジスタを形成し、且つ
前記メモリアレイの周辺領域内に周辺トランジスタを形
成するメモリ装置の製造方法において、半導体領域上に
複数のゲート層を形成するステップと、前記メモリセル
トランジスタ及び前記周辺トランジスタのゲート層に隣
接するようにスペーサを形成するステップと、前記スペ
ーサ上に第１フィルムを蒸着によって形成するステップ
と、前記第１フィルム上に第１オキサイドフィルムを蒸
着によって形成するステップと、前記周辺トランジスタ
内に第１ドレイン拡散領域及び第１ソース拡散領域を形
成するステップと、前記第１オキサイドフィルム上に第
２オキサイドフィルムを蒸着によって形成するステップ
と、前記周辺トランジスタ内に第２ドレイン拡散領域及
び第２ソース拡散領域を形成するステップと、前記第１
及び第２オキサイドフィルムをマスキング及びエッチン
グし、前記周辺トランジスタ及びメモリセルトランジス
タのドレイン領域またはソース領域に対するコンタクト
ホールを形成するステップとを含み、前記スペーサは、
実質的に前記コンタクトホールを形成するためのエッチ
ングによる侵食を受けず、且つ、前記コンタクトホール
のエッチング後に前記メモリセルトランジスタ及び前記
周辺トランジスタ内の前記ゲート層の側壁を絶縁させる
ことを特徴とするメモリ装置の製造方法を提供すること
ができる。
【００１５】
【発明の実施の形態】以下、本発明に係る実施の形態に
関して添付図面を参照して説明する。図1bは、本発明の
実施の形態に係る不揮発性メモリセル50の平面レイアウ
トを示している。メモリセル50は、活性領域と制御ゲー
ト52との交差する部分を備えている。制御ゲート52は、
メモリアレイのワードラインに接続され、ドレインコン
タクト51はメモリアレイのビットラインに接続される。
図1bに示すように、ドレインコンタクト51が制御ゲート
52に隣接するように形成されており、ゲート-コンタク
ト間隔が実質的に狭いか、若しくは無くなっている。ま
た、ドレインコンタクト51が、制御ゲート52にオーバー
ラップされることも可能である。したがって、これによ
って小さなセルサイズを実現することができる。これ
は、以下において詳細に説明するように、セルフアライ
ンメントコンタクトプロセスを利用して達成される。
関して添付図面を参照して説明する。図1bは、本発明の
実施の形態に係る不揮発性メモリセル50の平面レイアウ
トを示している。メモリセル50は、活性領域と制御ゲー
ト52との交差する部分を備えている。制御ゲート52は、
メモリアレイのワードラインに接続され、ドレインコン
タクト51はメモリアレイのビットラインに接続される。
図1bに示すように、ドレインコンタクト51が制御ゲート
52に隣接するように形成されており、ゲート-コンタク
ト間隔が実質的に狭いか、若しくは無くなっている。ま
た、ドレインコンタクト51が、制御ゲート52にオーバー
ラップされることも可能である。したがって、これによ
って小さなセルサイズを実現することができる。これ
は、以下において詳細に説明するように、セルフアライ
ンメントコンタクトプロセスを利用して達成される。
【００１６】本発明の第1の実施の形態に係るメモリセ
ル50及び周辺トランジスタ60の垂直断面図を図3に示し
ている。メモリセル50のゲートスタック55は、周知の技
術により形成される複数の層を備えている。ゲートスタ
ック55は、トンネルオキサイド層と、浮遊ゲートを構成
する第1ポリシリコン層71と、ONO層72と、制御ゲートを
構成する第2ポリシリコン層52と、タングステンシリサ
イド層(WSix)73と、PE-TEOS、PE-ナイトライド及びARC
オキシナイトライドの誘電層とを備えている。周辺トラ
ンジスタ60は、トランジスタゲート(例えば、ゲートス
タック55内の第2ポリシリコン層52と同じ層から形成さ
れる)を形成するポリシリコン層75と、タングステンシ
リサイド層(WSix)76と、PE-TEOS、PE-ナイトライド及び
ARCオキシナイトライドの誘電層とから構成されるゲー
ト層65を備えている。他のプロセスでは、タングステン
シリサイド(WSix)の代りにコバルトシリサイド(CoSix)
を用いることができる。その他のプロセスでは、タング
ステン(W)ゲートを用いることができる。ここで、ゲー
ト及び誘電物質の正確な構成及び配置順序は変更され得
る。
ル50及び周辺トランジスタ60の垂直断面図を図3に示し
ている。メモリセル50のゲートスタック55は、周知の技
術により形成される複数の層を備えている。ゲートスタ
ック55は、トンネルオキサイド層と、浮遊ゲートを構成
する第1ポリシリコン層71と、ONO層72と、制御ゲートを
構成する第2ポリシリコン層52と、タングステンシリサ
イド層(WSix)73と、PE-TEOS、PE-ナイトライド及びARC
オキシナイトライドの誘電層とを備えている。周辺トラ
ンジスタ60は、トランジスタゲート(例えば、ゲートス
タック55内の第2ポリシリコン層52と同じ層から形成さ
れる)を形成するポリシリコン層75と、タングステンシ
リサイド層(WSix)76と、PE-TEOS、PE-ナイトライド及び
ARCオキシナイトライドの誘電層とから構成されるゲー
ト層65を備えている。他のプロセスでは、タングステン
シリサイド(WSix)の代りにコバルトシリサイド(CoSix)
を用いることができる。その他のプロセスでは、タング
ステン(W)ゲートを用いることができる。ここで、ゲー
ト及び誘電物質の正確な構成及び配置順序は変更され得
る。
【００１７】HTOフィルム59(例えば、厚さ100〜150Å)
が、メモリアレイ内のゲートスタック55及び周辺トラン
ジスタ60のゲート層65上に選択的に蒸着によって形成さ
れ得る。HTOフィルム59によって、メモリセル50におけ
る電荷損失を防止することができる。
が、メモリアレイ内のゲートスタック55及び周辺トラン
ジスタ60のゲート層65上に選択的に蒸着によって形成さ
れ得る。HTOフィルム59によって、メモリセル50におけ
る電荷損失を防止することができる。
【００１８】これに代わって、第1ポリシリコン層71及
び第2ポリシリコン層52の側壁に沿ってオキサイドフィ
ルムを形成するために、ゲートスタック55の形成後に酸
化サイクルを行なうことによって、同じ目的を達成する
ことができる。この場合には、HTOフィルム59は、ポリ
再酸化(re-oxidation)の後に形成され得るが、HTOフィ
ルム59を形成しないことも可能である。
び第2ポリシリコン層52の側壁に沿ってオキサイドフィ
ルムを形成するために、ゲートスタック55の形成後に酸
化サイクルを行なうことによって、同じ目的を達成する
ことができる。この場合には、HTOフィルム59は、ポリ
再酸化(re-oxidation)の後に形成され得るが、HTOフィ
ルム59を形成しないことも可能である。
【００１９】HTOフィルム59を形成した後に、ナイトラ
イドフィルム(例えば、厚さ200〜600Å)がメモリセル50
及び周辺トランジスタ60上に蒸着によって形成される。
その後、図3に示すように、メモリセル50のゲートスタ
ック55及び周辺トランジスタ60のゲート層65の側壁に沿
ってナイトライドスペーサ58を形成するために、ナイト
ライドエッチングが行われる。さらに、ナイトライド層
57(例えば、厚さ約150〜200Å)が、メモリセル50及び周
辺トランジスタ60上に蒸着によって形成される。必要に
応じて、ナイトライド層57、ナイトライドスペーサ58を
一つのナイトライド層として蒸着によって形成すること
もできる。
イドフィルム(例えば、厚さ200〜600Å)がメモリセル50
及び周辺トランジスタ60上に蒸着によって形成される。
その後、図3に示すように、メモリセル50のゲートスタ
ック55及び周辺トランジスタ60のゲート層65の側壁に沿
ってナイトライドスペーサ58を形成するために、ナイト
ライドエッチングが行われる。さらに、ナイトライド層
57(例えば、厚さ約150〜200Å)が、メモリセル50及び周
辺トランジスタ60上に蒸着によって形成される。必要に
応じて、ナイトライド層57、ナイトライドスペーサ58を
一つのナイトライド層として蒸着によって形成すること
もできる。
【００２０】ナイトライド層57及びナイトライドスペー
サ58は、継続するコンタクトエッチングの間にゲートス
タック55及びゲート層65を保護する。ナイトライドは、
コンタクトエッチングにおいて用いられる大部分の化学
物質に耐性がある。したがって、本発明において、コン
タクトエッチングに対するエッチング防止層としてナイ
トライドが使用される。しかし、ナイトライド層57の一
部または全体がコンタクトエッチングの間に除去され
る。したがって、このナイトライド層57は、継続するコ
ンタクトエッチングの間に実質的に除去されるために、
犠牲層(sacrificial layer)と考えられる。必要に応じ
て、ナイトライド層57及びナイトライドスペーサ58の代
りに、コンタクトエッチングに対する保護層として他の
層が用いられ得る。
サ58は、継続するコンタクトエッチングの間にゲートス
タック55及びゲート層65を保護する。ナイトライドは、
コンタクトエッチングにおいて用いられる大部分の化学
物質に耐性がある。したがって、本発明において、コン
タクトエッチングに対するエッチング防止層としてナイ
トライドが使用される。しかし、ナイトライド層57の一
部または全体がコンタクトエッチングの間に除去され
る。したがって、このナイトライド層57は、継続するコ
ンタクトエッチングの間に実質的に除去されるために、
犠牲層(sacrificial layer)と考えられる。必要に応じ
て、ナイトライド層57及びナイトライドスペーサ58の代
りに、コンタクトエッチングに対する保護層として他の
層が用いられ得る。
【００２１】HTOフィルム59を形成する前に、注入拡散
によってメモリセル50内にドレイン領域54及びソース領
域91が形成される。周辺トランジスタ60には、ソース及
びドレイン領域内にLDD注入されて、低電圧MOSトランジ
スタに対してLDD領域が形成されるか、若しくはDDD注入
されて高電圧MOSトランジスタに対してDDD領域が形成さ
れ得る。若しくは、メモリセル50のドレイン領域54及び
ソース領域91と周辺トランジスタのDDDまたはLDD領域と
は、HTOフィルム59の形成後、ナイトライドスペーサ58
の形成前に形成され得る。この場合には、HTOフィルム5
9の厚さは、メモリセル50のドレイン又はソース領域の
位置及び周辺トランジスタ60のLDD又はDDD領域の位置の
影響を受ける。したがって、HTOフィルム59の厚さは、
要求されたメモリセル50及び／または周辺トランジスタ
60の有効チャネル長を得るために修正され得る。
によってメモリセル50内にドレイン領域54及びソース領
域91が形成される。周辺トランジスタ60には、ソース及
びドレイン領域内にLDD注入されて、低電圧MOSトランジ
スタに対してLDD領域が形成されるか、若しくはDDD注入
されて高電圧MOSトランジスタに対してDDD領域が形成さ
れ得る。若しくは、メモリセル50のドレイン領域54及び
ソース領域91と周辺トランジスタのDDDまたはLDD領域と
は、HTOフィルム59の形成後、ナイトライドスペーサ58
の形成前に形成され得る。この場合には、HTOフィルム5
9の厚さは、メモリセル50のドレイン又はソース領域の
位置及び周辺トランジスタ60のLDD又はDDD領域の位置の
影響を受ける。したがって、HTOフィルム59の厚さは、
要求されたメモリセル50及び／または周辺トランジスタ
60の有効チャネル長を得るために修正され得る。
【００２２】また上記と異なり、メモリセル50のドレイ
ン領域54及びソース領域91と周辺トランジスタ60のLDD
又はDDD領域とを、ナイトライドスペーサ58の形成後、
犠牲ナイトライド層57を形成した後に形成することもで
きる。この場合には、ナイトライドスペーサ58及び／ま
たはナイトライド層57の幅が、結果として生成されるト
ランジスタに要求される有効チャネル長を得るために用
いられ得る。
ン領域54及びソース領域91と周辺トランジスタ60のLDD
又はDDD領域とを、ナイトライドスペーサ58の形成後、
犠牲ナイトライド層57を形成した後に形成することもで
きる。この場合には、ナイトライドスペーサ58及び／ま
たはナイトライド層57の幅が、結果として生成されるト
ランジスタに要求される有効チャネル長を得るために用
いられ得る。
【００２３】また、図3の領域80のように、高密度にド
ーピングされた(NMOSトランジスタに対する)N+／(PMOS
トランジスタに対する)P+ドレイン領域又はソース領域
を、犠牲ナイトライド層57の形成後に、半導体活性領域
内に形成することもできる。この場合には、N+／P+領域
とLDDまたはDDD領域との間の側面間隔"x"は、LDD又はDD
D領域がHTOフィルム59を形成する前に形成されていれ
ば、HTOフィルム59、ナイトライドスペーサ58及び犠牲
ナイトライド層57を組み合わせた厚さにより決定され
る。HTOフィルム59を形成した後、またはナイトライド
スペーサ58を形成した後に、LDD又はDDD領域を形成する
ことによって、側面間隔"x"を減少させることができ
る。若しくは、犠牲ナイトライド層57を形成する前にN+
／P+領域を形成することによって、側面間隔"x"を減少
させることができる。側面間隔"x"を変更するためのそ
の他の組み合わせは、この技術分野において通常の知識
を有する者にとって明白である。ここで"x"は、N+又はP
+拡散領域とLDD又はDDD注入により決定された側面接合
位置との間の側面距離のみに限定されず、より広く2D(2
次元)ドーピング及びドーピング勾配の形態を含むトラ
ンジスタの活性領域内の接合形態を表す。
ーピングされた(NMOSトランジスタに対する)N+／(PMOS
トランジスタに対する)P+ドレイン領域又はソース領域
を、犠牲ナイトライド層57の形成後に、半導体活性領域
内に形成することもできる。この場合には、N+／P+領域
とLDDまたはDDD領域との間の側面間隔"x"は、LDD又はDD
D領域がHTOフィルム59を形成する前に形成されていれ
ば、HTOフィルム59、ナイトライドスペーサ58及び犠牲
ナイトライド層57を組み合わせた厚さにより決定され
る。HTOフィルム59を形成した後、またはナイトライド
スペーサ58を形成した後に、LDD又はDDD領域を形成する
ことによって、側面間隔"x"を減少させることができ
る。若しくは、犠牲ナイトライド層57を形成する前にN+
／P+領域を形成することによって、側面間隔"x"を減少
させることができる。側面間隔"x"を変更するためのそ
の他の組み合わせは、この技術分野において通常の知識
を有する者にとって明白である。ここで"x"は、N+又はP
+拡散領域とLDD又はDDD注入により決定された側面接合
位置との間の側面距離のみに限定されず、より広く2D(2
次元)ドーピング及びドーピング勾配の形態を含むトラ
ンジスタの活性領域内の接合形態を表す。
【００２４】小さなセルサイズを得るために、各々のナ
イトライドスペーサ58及び犠牲ナイトライド層57の厚さ
を比較的薄く形成され得る。この場合には、N+／P+領域
とLDDまたはDDD領域との間の側面距離"x"が減少し、側
面ドーピング勾配がより大きくなる。これによって、接
合ブレイクダウン電圧がより低くなり、ホットキャリア
注入の信頼性が悪化する可能性がある。LDD又はDDD及び
N+／P+注入が、ホットキャリア注入及び減少されたブレ
イクダウン電圧による問題点を緩和させるために最適化
され得る一方、このような最適化は、全ての電気的要件
を満足させるには充分ではない場合もある。特に、ショ
ートチャネル低電圧トランジスタにおけるホットキャリ
ア注入の信頼性の問題は、特に、２Ｖよりも高い電源電
圧、例えば３Ｖに対して、単にLDDまたはDDD注入の最適
化によって容易に解決され得ない。
イトライドスペーサ58及び犠牲ナイトライド層57の厚さ
を比較的薄く形成され得る。この場合には、N+／P+領域
とLDDまたはDDD領域との間の側面距離"x"が減少し、側
面ドーピング勾配がより大きくなる。これによって、接
合ブレイクダウン電圧がより低くなり、ホットキャリア
注入の信頼性が悪化する可能性がある。LDD又はDDD及び
N+／P+注入が、ホットキャリア注入及び減少されたブレ
イクダウン電圧による問題点を緩和させるために最適化
され得る一方、このような最適化は、全ての電気的要件
を満足させるには充分ではない場合もある。特に、ショ
ートチャネル低電圧トランジスタにおけるホットキャリ
ア注入の信頼性の問題は、特に、２Ｖよりも高い電源電
圧、例えば３Ｖに対して、単にLDDまたはDDD注入の最適
化によって容易に解決され得ない。
【００２５】接合ブレイクダウン及びホットキャリア注
入に関する問題点をなくすために、図3に示すように、
さらにオキサイドフィルム56を形成する。オキサイドフ
ィルム56は、蒸着による犠牲ナイトライド層57の形成後
に、メモリセル50及び周辺トランジスタ60上に蒸着によ
って形成される。オキサイドフィルム56は、例えば、厚
さ300〜800Åの範囲が好ましい。実際の厚さは、種々の
トランジスタに対する接合技術における要件に応じて変
更され得る。
入に関する問題点をなくすために、図3に示すように、
さらにオキサイドフィルム56を形成する。オキサイドフ
ィルム56は、蒸着による犠牲ナイトライド層57の形成後
に、メモリセル50及び周辺トランジスタ60上に蒸着によ
って形成される。オキサイドフィルム56は、例えば、厚
さ300〜800Åの範囲が好ましい。実際の厚さは、種々の
トランジスタに対する接合技術における要件に応じて変
更され得る。
【００２６】ソース及びドレインのN+／P+領域80を形成
するために、オキサイドフィルム56の形成後に、トラン
ジスタのソース及びドレイン領域にN+／P+ドーパントが
注入拡散される。オキサイドフィルム56は、オキサイド
フィルム56の厚さとほぼ同じ厚さだけ間隔"x"を増大さ
せ、これによって、周辺トランジスタ60において要求さ
れるレベルにブレイクダウン電圧を増大させ、ホットキ
ャリア注入の信頼性を向上させる。
するために、オキサイドフィルム56の形成後に、トラン
ジスタのソース及びドレイン領域にN+／P+ドーパントが
注入拡散される。オキサイドフィルム56は、オキサイド
フィルム56の厚さとほぼ同じ厚さだけ間隔"x"を増大さ
せ、これによって、周辺トランジスタ60において要求さ
れるレベルにブレイクダウン電圧を増大させ、ホットキ
ャリア注入の信頼性を向上させる。
【００２７】HTOフィルム59、ナイトライドスペーサ5
8、犠牲ナイトライド層57及びオキサイドフィルム56の
組み合わせは、同じプロセス内で独立に最適化され得る
複数の周辺トランジスタを形成する場合に、高い柔軟性
を提供する。また、種々のトランジスタに対するN+／P+
領域は、相異なるトランジスタにおいて間隔"x"を独立
に最適化するために、各々の上に蒸着される複数層のオ
キサイドフィルムの蒸着の間に形成され得る。
8、犠牲ナイトライド層57及びオキサイドフィルム56の
組み合わせは、同じプロセス内で独立に最適化され得る
複数の周辺トランジスタを形成する場合に、高い柔軟性
を提供する。また、種々のトランジスタに対するN+／P+
領域は、相異なるトランジスタにおいて間隔"x"を独立
に最適化するために、各々の上に蒸着される複数層のオ
キサイドフィルムの蒸着の間に形成され得る。
【００２８】メモリセル50の電気的要件に応じて、オキ
サイドフィルム56の蒸着後、周辺トランジスタ60内への
N+／P+領域80の形成と同時に、若しくはオキサイドフィ
ルム56及びN+／P+領域80の形成前に、メモリセル50のソ
ース領域91及びドレイン領域54内にN+／P+領域を形成す
ることができる。
サイドフィルム56の蒸着後、周辺トランジスタ60内への
N+／P+領域80の形成と同時に、若しくはオキサイドフィ
ルム56及びN+／P+領域80の形成前に、メモリセル50のソ
ース領域91及びドレイン領域54内にN+／P+領域を形成す
ることができる。
【００２９】コンタクトホール53の位置を決めるために
コンタクトマスク92が用いられ、その後、コンタクトホ
ール53を形成するためにコンタクトエッチングが行なわ
れる。メモリセル50及び周辺トランジスタ60のドレイン
領域及びソース領域に対するコンタクトがコンタクトホ
ール53内に実質的に形成される。コンタクトエッチング
の間に、オキサイドフィルム56及び犠牲ナイトライド層
57の一部または全部が除去される。しかし、ナイトライ
ドスペーサ58の厚さは、コンタクトエッチング後におい
ても実質的にそのまま残っている。したがって、大部分
のコンタクトエッチング物質に耐性があるナイトライド
スペーサ58は、メモリセル50のゲートスタック55及び周
辺トランジスタ60のゲート層65を絶縁させて、ドレイン
又はソースコンタクトが形成される時に、メモリアレイ
及び周辺トランジスタ60内のポリシリコン層71、52、75
と電気的接触部分を形成しない。コンタクトマスク92が
ミスアラインメントされた場合、例えば、図3において
左側または右側にずれた場合、ナイトライドスペーサ58
は、実質的にエッチングに耐性があるためにエッチング
されない。したがって、コンタクトマスク92は、ナイト
ライドスペーサ58によってセルフアラインメントコンタ
クトとなる。
コンタクトマスク92が用いられ、その後、コンタクトホ
ール53を形成するためにコンタクトエッチングが行なわ
れる。メモリセル50及び周辺トランジスタ60のドレイン
領域及びソース領域に対するコンタクトがコンタクトホ
ール53内に実質的に形成される。コンタクトエッチング
の間に、オキサイドフィルム56及び犠牲ナイトライド層
57の一部または全部が除去される。しかし、ナイトライ
ドスペーサ58の厚さは、コンタクトエッチング後におい
ても実質的にそのまま残っている。したがって、大部分
のコンタクトエッチング物質に耐性があるナイトライド
スペーサ58は、メモリセル50のゲートスタック55及び周
辺トランジスタ60のゲート層65を絶縁させて、ドレイン
又はソースコンタクトが形成される時に、メモリアレイ
及び周辺トランジスタ60内のポリシリコン層71、52、75
と電気的接触部分を形成しない。コンタクトマスク92が
ミスアラインメントされた場合、例えば、図3において
左側または右側にずれた場合、ナイトライドスペーサ58
は、実質的にエッチングに耐性があるためにエッチング
されない。したがって、コンタクトマスク92は、ナイト
ライドスペーサ58によってセルフアラインメントコンタ
クトとなる。
【００３０】ドレイン又はソースコンタクトは、コンタ
クトマスク92におけるミスアラインメントに関係なく、
メモリセル50のゲートスタック55及び周辺トランジスタ
60のゲート層65から同じ距離、すなわち、ナイトライド
スペーサ58の厚さだけ差があるために、メモリセル50の
ゲートスタック55及び周辺トランジスタ60のゲート層65
に対してセルフアラインメントとなる。したがって、ナ
イトライド層57及びナイトライドスペーサ58は、コンタ
クト領域エッチングに対するハードマスクとして作用し
て、コンタクトマスクがミスアラインメントとなること
により引き起こされる問題の発生を抑えることができ
る。ナイトライドスペーサ58は、ゲートスタック55か
ら、例えば、200〜600Åだけドレイン又はソースコンタ
クトを分離させる。これは図2に示した従来技術による
メモリセル10における場合よりも実質的に小さい。ゲー
ト-コンタクト間隔は、ミスアラインメントを考慮した
ゲートスタック55の完全性(integrity)を保障するため
のゲート-コンタクト間隔の要件により決定され、例え
ば、従来のメモリセル10では、0.25μm技術に対してゲ
ート-コンタクト間隔を1500Åにすることができる。
クトマスク92におけるミスアラインメントに関係なく、
メモリセル50のゲートスタック55及び周辺トランジスタ
60のゲート層65から同じ距離、すなわち、ナイトライド
スペーサ58の厚さだけ差があるために、メモリセル50の
ゲートスタック55及び周辺トランジスタ60のゲート層65
に対してセルフアラインメントとなる。したがって、ナ
イトライド層57及びナイトライドスペーサ58は、コンタ
クト領域エッチングに対するハードマスクとして作用し
て、コンタクトマスクがミスアラインメントとなること
により引き起こされる問題の発生を抑えることができ
る。ナイトライドスペーサ58は、ゲートスタック55か
ら、例えば、200〜600Åだけドレイン又はソースコンタ
クトを分離させる。これは図2に示した従来技術による
メモリセル10における場合よりも実質的に小さい。ゲー
ト-コンタクト間隔は、ミスアラインメントを考慮した
ゲートスタック55の完全性(integrity)を保障するため
のゲート-コンタクト間隔の要件により決定され、例え
ば、従来のメモリセル10では、0.25μm技術に対してゲ
ート-コンタクト間隔を1500Åにすることができる。
【００３１】各々のメモリセル50のゲートスタック55及
び周辺トランジスタ60のゲート層65とドレイン又はソー
スコンタクトとの間の絶縁スペーサの厚さが減少するこ
とによって、メモリセル50及び周辺トランジスタ60の寸
法が減少し、メモリセル50の密度が増大する。周辺トラ
ンジスタ60は、図3に示すように、ゲート層65を取り囲
むナイトライドスペーサ58を利用してセルフアラインメ
ントされたドレイン又はソースコンタクトを選択的に備
えることができる。
び周辺トランジスタ60のゲート層65とドレイン又はソー
スコンタクトとの間の絶縁スペーサの厚さが減少するこ
とによって、メモリセル50及び周辺トランジスタ60の寸
法が減少し、メモリセル50の密度が増大する。周辺トラ
ンジスタ60は、図3に示すように、ゲート層65を取り囲
むナイトライドスペーサ58を利用してセルフアラインメ
ントされたドレイン又はソースコンタクトを選択的に備
えることができる。
【００３２】コンタクトホール53の幅は、ドレイン又は
ソース領域とより低いコンタクト抵抗を有する信頼性の
あるコンタクトを実現するために、シリコンインターフ
ェース（境界面）において、十分に大きいコンタクトホ
ールを保障できるほど十分に大きい。シリコンインター
フェースにおける実際的なドレイン又はソースコンタク
ト間隔を増大させる（従ってコンタクト面積が増大す
る）ために、ナイトライドスペーサ58の幅をさらに減少
させることができる。メモリセル50がより縮小される場
合には、シリコンインターフェースにおいて適当なドレ
イン又はソースコンタクト間隔を維持するように、ナイ
トライドスペーサ58の幅を減少させることができる。
ソース領域とより低いコンタクト抵抗を有する信頼性の
あるコンタクトを実現するために、シリコンインターフ
ェース（境界面）において、十分に大きいコンタクトホ
ールを保障できるほど十分に大きい。シリコンインター
フェースにおける実際的なドレイン又はソースコンタク
ト間隔を増大させる（従ってコンタクト面積が増大す
る）ために、ナイトライドスペーサ58の幅をさらに減少
させることができる。メモリセル50がより縮小される場
合には、シリコンインターフェースにおいて適当なドレ
イン又はソースコンタクト間隔を維持するように、ナイ
トライドスペーサ58の幅を減少させることができる。
【００３３】本発明の第２の実施の形態を図4に示して
いる。図4に示した実施の形態においても上記と同様
に、オキサイドフィルムが、犠牲ナイトライド層57上に
蒸着によって一旦形成される。その後、図4に示されて
いるような形状のオキサイドスペーサ61にするために、
メモリセル50及び周辺トランジスタ60においてさらにエ
ッチングが行なわれる。N+／P+領域に対する注入量及び
注入エネルギーは、オキサイドフィルムのエッチバック
が行なわれるか否かを考慮して選択されなければならな
い。オキサイドフィルムが、図4に示したようにエッチ
バックされた場合、すなわち、ソース又はドレイン領域
上にオキサイドスペーサ61がない状態で、N+／P+の注入
が行なわれる場合には、図3で示したように、オキサイ
ドフィルムがエッチバックされない場合に比べて、N+／
P+ソース又はドレイン領域を注入するためのドーパント
注入エネルギーをより少なくすることができる。
いる。図4に示した実施の形態においても上記と同様
に、オキサイドフィルムが、犠牲ナイトライド層57上に
蒸着によって一旦形成される。その後、図4に示されて
いるような形状のオキサイドスペーサ61にするために、
メモリセル50及び周辺トランジスタ60においてさらにエ
ッチングが行なわれる。N+／P+領域に対する注入量及び
注入エネルギーは、オキサイドフィルムのエッチバック
が行なわれるか否かを考慮して選択されなければならな
い。オキサイドフィルムが、図4に示したようにエッチ
バックされた場合、すなわち、ソース又はドレイン領域
上にオキサイドスペーサ61がない状態で、N+／P+の注入
が行なわれる場合には、図3で示したように、オキサイ
ドフィルムがエッチバックされない場合に比べて、N+／
P+ソース又はドレイン領域を注入するためのドーパント
注入エネルギーをより少なくすることができる。
【００３４】したがって、幅が減少したナイトライドス
ペーサ58によって、より小さなセルサイズと、より信頼
性のあるシリコンコンタクトインターフェースが可能と
なり、さらにより大きいコンタクト間隔によってコンタ
クト面積が増大しコンタクト抵抗がより小さくなる。本
発明の実施の形態に係るメモリセル50及び周辺トランジ
スタ60は、与えられた電源電圧に対してより高いブレイ
クダウン電圧及びより良好なホットキャリア注入の信頼
性を提供するために、LDD及びDDD接合形態に対して独立
に最適化され得る。例えば、セルサイズを減少させるた
めに、メモリセル50内のスペーサを減少させることがで
き、同時に、ホットキャリア注入及びブレイクダウン電
圧の要件を最適化するために、周辺トランジスタ60内の
側面間隔"x"をオキサイドフィルム56を利用して増大さ
せることができる。
ペーサ58によって、より小さなセルサイズと、より信頼
性のあるシリコンコンタクトインターフェースが可能と
なり、さらにより大きいコンタクト間隔によってコンタ
クト面積が増大しコンタクト抵抗がより小さくなる。本
発明の実施の形態に係るメモリセル50及び周辺トランジ
スタ60は、与えられた電源電圧に対してより高いブレイ
クダウン電圧及びより良好なホットキャリア注入の信頼
性を提供するために、LDD及びDDD接合形態に対して独立
に最適化され得る。例えば、セルサイズを減少させるた
めに、メモリセル50内のスペーサを減少させることがで
き、同時に、ホットキャリア注入及びブレイクダウン電
圧の要件を最適化するために、周辺トランジスタ60内の
側面間隔"x"をオキサイドフィルム56を利用して増大さ
せることができる。
【００３５】
【発明の効果】上記したように、本発明によれば、全て
のセルフアラインメントコンタクト不揮発性メモリセル
技術においてプロセスが過度に複雑になることなく、側
面間隔"x"を変化させることができ、さらにスペーサの
幅を減少することによってセルサイズを減少させること
が可能となる。
のセルフアラインメントコンタクト不揮発性メモリセル
技術においてプロセスが過度に複雑になることなく、側
面間隔"x"を変化させることができ、さらにスペーサの
幅を減少することによってセルサイズを減少させること
が可能となる。
【００３６】しかし、本発明はこれらに限定されるもの
ではない。より多くの柔軟性及び長所を達成するため
に、上記した技術と共に追加のマスキング層を用いるこ
とができる。本発明に係るプロセスは、またプロセス設
計規則における変更が不要である場合もあり得る。相異
なる製品が、相異なるアプリケーションのために、同じ
設計規則を用いて設計されることができる。例えば、最
小限のプロセス変化で相異なる周辺トランジスタ及びメ
モリセルを形成できることによって、プロセス技術を変
化させて、本発明によって形成されたメモリを相異なる
アプリケーションに内蔵することが可能となる。また、
本発明は、ＥＴＯＸ（ＥＥＰＲＯＭトンネルオキサイ
ド）フラッシュメモリーなどのスタック型ゲートセルに
限定されるものではない。また、スプリットゲートセ
ル、ソースサイド注入セル及びトリプルポリセルのよう
な浮遊ゲート不揮発性セル技術に対して、上記した技術
を修正することによって、本発明の特徴及び長所を実現
することも可能である。
ではない。より多くの柔軟性及び長所を達成するため
に、上記した技術と共に追加のマスキング層を用いるこ
とができる。本発明に係るプロセスは、またプロセス設
計規則における変更が不要である場合もあり得る。相異
なる製品が、相異なるアプリケーションのために、同じ
設計規則を用いて設計されることができる。例えば、最
小限のプロセス変化で相異なる周辺トランジスタ及びメ
モリセルを形成できることによって、プロセス技術を変
化させて、本発明によって形成されたメモリを相異なる
アプリケーションに内蔵することが可能となる。また、
本発明は、ＥＴＯＸ（ＥＥＰＲＯＭトンネルオキサイ
ド）フラッシュメモリーなどのスタック型ゲートセルに
限定されるものではない。また、スプリットゲートセ
ル、ソースサイド注入セル及びトリプルポリセルのよう
な浮遊ゲート不揮発性セル技術に対して、上記した技術
を修正することによって、本発明の特徴及び長所を実現
することも可能である。
【００３７】なお、本発明の技術的範囲は上記した実施
の形態に限定されるものではなく、本発明の技術的思想
から逸脱しない範囲内で様々の変更、改善を行なうこと
が可能であり、それらも本発明の技術的範囲に属する。
の形態に限定されるものではなく、本発明の技術的思想
から逸脱しない範囲内で様々の変更、改善を行なうこと
が可能であり、それらも本発明の技術的範囲に属する。
【図１ａ】 従来のメモリセルの平面レイアウトを示す
平面図である。
平面図である。
【図１ｂ】 本発明に係るセルフアライメントコンタク
トを有するメモリセルの平面レイアウトを示す平面図で
ある。
トを有するメモリセルの平面レイアウトを示す平面図で
ある。
【図２】 従来のメモリセル及び周辺トランジスタの垂
直断面図である。
直断面図である。
【図３】 本発明の第１の実施の形態に係るメモリセル
及び周辺トランジスタの垂直断面図である。
及び周辺トランジスタの垂直断面図である。
【図４】 本発明の第２の実施の形態に係るメモリセル
及び周辺トランジスタの垂直断面図である。
及び周辺トランジスタの垂直断面図である。
５０ メモリセル
５１ コンタクトホール
５２ 制御ゲート
５３ コンタクトホール
５４ ドレイン領域
５５ ゲートスタック
５６ オキサイドフィルム
５７ ナイトライド層
５８ ナイトライドスペーサ
５９ ＨＴＯフィルム
６０ 周辺トランジスタ
６５ ゲート層
７１、７５ ポリシリコン層
７２ ＯＮＯ層
７３ タングステンシリサイド層
７６ タングステンシリサイド層
８０ N+／P+領域
９０ ソース領域
９２ コンタクトマスク
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115
29/788
29/792
(72)発明者 ピーター ラブキン
アメリカ合衆国 95014 カリフォルニア
クパチーノ ルニャール ロード
21631
(72)発明者 カイ チェン チョウ
アメリカ合衆国 95135 カリフォルニア
サンノゼ ジャスミン サークル 3661
Ｆターム(参考） 5F033 KK01 NN40 QQ09 QQ25 QQ28
QQ31 QQ37 QQ76 RR04 RR06
SS25 SS27 TT02 TT08 VV16
WW02
5F048 AA09 AB01 AB03 BB05 BB08
BB12 BB13 BC06 BC07 BF16
DA23 DA25 DA27 DA30
5F083 EP02 EP23 EP55 EP77 JA19
JA35 JA39 JA53 MA03 MA06
MA19 MA20 PR06 PR29 PR41
ZA06
5F101 BA01 BA29 BA36 BB05 BD33
BH19 BH21
Claims (35)
- 【請求項１】 シリコン基板上のアレイ領域内に不揮発
性メモリセルを形成し、前記アレイ領域の周辺領域内に
トランジスタを形成するセルフアラインメントコンタク
ト不揮発性メモリ装置の製造方法であって、 前記アレイ領域内にポリシリコンゲートスタックを形成
し、前記周辺領域内にトランジスタポリシリコンゲート
を形成するステップと、 前記トランジスタのソース領域及び／又はドレイン領域
にＬＤＤ領域又はＤＤＤ領域を形成するステップと、 各々の前記ポリシリコンゲートスタック及び前記トラン
ジスタポリシリコンゲートの一つ以上の側壁に沿ってス
ペーサを形成するステップと、 前記スペーサ、前記ポリシリコンゲートスタック及び前
記トランジスタポリシリコンゲート上にオキサイド層を
形成するステップと、 前記ＬＤＤ領域又はＤＤＤ領域に、該ＬＤＤ領域又はＤ
ＤＤ領域の外部エッジまでの側面距離が、少なくとも前
記オキサイド層の厚さに依存する外部エッジを有する高
ドーピング領域を形成するステップと、 マスキング層を利用して前記メモリセルのドレイン領域
及び／又はソース領域の上にコンタクトホール位置を決
定するステップと、 前記スペーサを実質的にエッチング防止手段として利用
してコンタクトエッチングを行ない、前記コンタクトホ
ール位置にコンタクトホールを形成するステップとを含
むことを特徴とするセルフアラインメントコンタクト不
揮発性メモリ装置の製造方法。 - 【請求項２】 前記オキサイド層を形成するステップの
前に、前記スペーサ、前記ポリシリコンゲートスタック
及び前記トランジスタポリシリコンゲート上に犠牲層を
形成するステップをさらに含むことを特徴とする請求項
１に記載のセルフアラインメントコンタクト不揮発性メ
モリ装置の製造方法。 - 【請求項３】 前記スペーサ及び前記犠牲層は、ナイト
ライドからなることを特徴とする請求項２に記載のセル
フアラインメントコンタクト不揮発性メモリ装置の製造
方法。 - 【請求項４】 前記コンタクトエッチングは、前記オキ
サイド層及び前記犠牲層の一部または全部を除去するこ
とを特徴とする請求項２に記載のセルフアラインメント
コンタクト不揮発性メモリ装置の製造方法。 - 【請求項５】 前記ＬＤＤ領域又はＤＤＤ領域を形成す
るステップは、前記スペーサを形成するステップの後、
且つ前記オキサイド層を形成するステップの前に行なわ
れることを特徴とする請求項１に記載のセルフアライン
メントコンタクト不揮発性メモリ装置の製造方法。 - 【請求項６】 前記スペーサは、前記ポリシリコンゲー
トスタック内のポリシリコン層の側壁から絶縁されてい
ることを特徴とする請求項１に記載のセルフアラインメ
ントコンタクト不揮発性メモリ装置の製造方法。 - 【請求項７】 前記スペーサから前記ポリシリコンゲー
トスタックを絶縁するために、前記ポリシリコンゲート
スタック上にＨＴＯ層を形成するステップをさらに含む
ことを特徴とする請求項１に記載のセルフアラインメン
トコンタクト不揮発性メモリ装置の製造方法。 - 【請求項８】 前記ＨＴＯ層を形成するステップの後
に、前記メモリセルのソース領域及びドレイン領域を形
成するステップをさらに含むことを特徴とする請求項７
に記載のセルフアラインメントコンタクト不揮発性メモ
リ装置の製造方法。 - 【請求項９】 前記高ドーピング領域を形成するステッ
プの前に、前記トランジスタのドレイン領域及びソース
領域上のオキサイド層の少なくとも一部を除去するため
に、オキサイドエッチングを行なうステップをさらに含
むことを特徴とする請求項１に記載のセルフアラインメ
ントコンタクト不揮発性メモリ装置の製造方法。 - 【請求項１０】 前記スペーサを形成するステップの前
に、前記メモリセルのソース領域またはドレイン領域内
にＤＤＤ領域を形成するステップをさらに含むことを特
徴とする請求項１に記載のセルフアラインメントコンタ
クト不揮発性メモリ装置の製造方法。 - 【請求項１１】 前記メモリセルは、スプリットゲート
セル又はＥＴＯＸスタックゲートセルであることを特徴
とする請求項１に記載のセルフアラインメントコンタク
ト不揮発性メモリ装置の製造方法。 - 【請求項１２】 メモリアレイ領域内に不揮発性メモリ
セルトランジスタを備え、且つ前記メモリアレイ領域の
周辺領域内に周辺トランジスタを備えているメモリ装置
であって、 前記メモリアレイ領域内に形成され、前記メモリセルト
ランジスタの制御ゲート及び浮遊ゲートを構成する複数
の第１ゲート層と、 前記周辺トランジスタの第２ゲート層と、 前記メモリセルトランジスタ内の前記第１ゲート層及び
前記周辺トランジスタの第２ゲート層の側面エッジに隣
接したエッチング防止スペーサと、 前記周辺トランジスタのドレイン領域及びソース領域
と、 前記メモリセルトランジスタのドレイン領域またはソー
ス領域と接触する、前記メモリセルトランジスタ内の前
記エッチング防止スペーサの中の一つに隣接するように
形成されたコンタクトホール内に蒸着によって形成され
た導電コンタクトとを備えていることを特徴とするメモ
リ装置。 - 【請求項１３】 前記エッチング防止スペーサは、ナイ
トライドにより形成されることを特徴とする請求項１２
に記載のメモリ装置。 - 【請求項１４】 前記導電コンタクトが形成される前
に、前記エッチング防止スペーサ上に蒸着によって形成
された犠牲ナイトライド層がエッチングされることを特
徴とする請求項１３に記載のメモリ装置。 - 【請求項１５】 前記メモリアレイ内の前記第１ゲート
層は、第１及び第２ポリシリコン層を備えていることを
特徴とする請求項１２に記載のセルメモリ装置。 - 【請求項１６】 前記周辺トランジスタの少なくとも一
部は、ＬＤＤ領域を備えていることを特徴とする請求項
１２に記載のメモリ装置。 - 【請求項１７】 前記周辺トランジスタの少なくとも一
部は、ＤＤＤ領域を備えていることを特徴とする請求項
１２に記載のメモリ装置。 - 【請求項１８】 メモリアレイ内に不揮発性メモリセル
トランジスタを形成し、且つ前記メモリアレイの周辺領
域内に周辺トランジスタを形成するセルフアラインメン
トコンタクト不揮発性メモリ装置の製造方法であって、 半導体領域上に複数のゲート層を形成するステップと、 前記メモリセルトランジスタ及び前記周辺トランジスタ
のゲート層に隣接するようにスペーサを形成するステッ
プと、 前記スペーサ上にオキサイドフィルムを形成するステッ
プと、 前記周辺トランジスタ内に第１ドレイン拡散領域及び第
１ソース拡散領域を形成するステップと、 前記スペーサを実質的にエッチング防止膜として利用し
て前記オキサイドフィルムをマスキング及びエッチング
し、前記メモリセルトランジスタのドレイン領域または
ソース領域に対するコンタクトホールを形成するステッ
プと、 前記メモリセルトランジスタのゲート層に電気的に接続
されず、前記メモリセルトランジスタの前記ドレイン領
域またはソース領域に電気的に接続されるコンタクトを
形成するために、前記メモリセルトランジスタ上に導電
層を蒸着によって形成するステップとを含むことを特徴
とするセルフアラインメントコンタクト不揮発性メモリ
装置の製造方法。 - 【請求項１９】 前記スペーサを形成するステップの前
に、前記ゲート層上にＨＴＯフィルムを蒸着によって形
成するステップをさらに含むことを特徴とする請求項１
８に記載のセルフアラインメントコンタクト不揮発性メ
モリ装置の製造方法。 - 【請求項２０】 前記半導体領域に隣接した前記オキサ
イドフィルム部分を除去するために、前記周辺トランジ
スタ内に前記第１ドレイン拡散領域及び第１ソース拡散
領域を形成するステップの前に、前記オキサイドフィル
ムをエッチングするステップをさらに含むことを特徴と
する請求項１８に記載のセルフアラインメントコンタク
ト不揮発性メモリ装置の製造方法。 - 【請求項２１】 前記スペーサは、蒸着によって形成さ
れたナイトライド層をエッチングすることにより形成さ
れることを特徴とする請求項１８に記載のセルフアライ
ンメントコンタクト不揮発性メモリ装置の製造方法。 - 【請求項２２】 前記スペーサを形成するステップの後
に、前記スペーサ上にナイトライド層を蒸着によって形
成するステップをさらに含むことを特徴とする請求項１
８に記載のセルフアラインメントコンタクト不揮発性メ
モリ装置の製造方法。 - 【請求項２３】 前記ナイトライド層の一部は、前記コ
ンタクトホールのエッチングの間に除去されることを特
徴とする請求項２２に記載のセルフアラインメントコン
タクト不揮発性メモリ装置の製造方法。 - 【請求項２４】 前記スペーサは、１００〜７００オン
グストロームの厚さを有することを特徴とする請求項１
８に記載のセルフアラインメントコンタクト不揮発性メ
モリ装置の製造方法。 - 【請求項２５】 前記スペーサを形成するステップの前
に、前記周辺トランジスタ内にＬＤＤ領域を形成するス
テップをさらに含むことを特徴とする請求項１８に記載
のセルフアラインメントコンタクト不揮発性メモリ装置
の製造方法。 - 【請求項２６】 前記スペーサを形成するステップの前
に、前記周辺トランジスタ内にＤＤＤ領域を形成するス
テップをさらに含むことを特徴とする請求項１８に記載
のセルフアラインメントコンタクト不揮発性メモリ装置
の製造方法。 - 【請求項２７】 前記周辺トランジスタ内の前記第１ド
レイン拡散領域及び第１ソース拡散領域は、所定のドー
パント濃度でドーピングされた前記周辺トランジスタ内
の第２ドレイン拡散領域及び第２ソース拡散領域内に、
前記ドーパント濃度よりも高いドーパント濃度でドーピ
ングすることによって形成されることを特徴とする請求
項１８に記載のセルフアラインメントコンタクト不揮発
性メモリ装置の製造方法。 - 【請求項２８】 フラッシュメモリアレイ内に複数のメ
モリアレイトランジスタを備え、且つ周辺領域内に複数
の周辺トランジスタを備えているメモリ装置の製造方法
であって、 半導体領域上に複数のゲート層を形成するステップと、 前記メモリアレイトランジスタ及び前記周辺トランジス
タのゲート層に隣接するようにスペーサを形成するステ
ップと、 前記スペーサ上に第１フィルムを蒸着によって形成する
ステップと、 前記第１フィルム上にオキサイドフィルムを蒸着によっ
て形成するステップと、 前記周辺トランジスタ内にドレイン拡散領域及びソース
拡散領域を形成するステップと、 前記オキサイドフィルムをマスキング及びエッチング
し、前記メモリアレイトランジスタのドレイン領域また
はソース領域に対するコンタクトホールを形成するステ
ップとを含み、 前記スペーサは、実質的に前記コンタクトホールを形成
するためのエッチングによる侵食を受けず、且つ、前記
コンタクトホールを形成するためのエッチング後に前記
メモリアレイトランジスタ内のゲート層の側壁を絶縁さ
せることを特徴とするメモリ装置の製造方法。 - 【請求項２９】 前記スペーサを形成するステップの前
に、前記ゲート層上にＨＴＯフィルムを蒸着によって形
成するステップをさらに含むことを特徴とする請求項２
８に記載のメモリ装置の製造方法。 - 【請求項３０】 前記半導体領域に隣接した前記オキサ
イドフィルム部分を除去するために、前記周辺トランジ
スタ内に前記ドレイン拡散領域及びソース拡散領域を形
成するステップの前に前記オキサイドフィルムをエッチ
ングするステップをさらに含むことを特徴とする請求項
２８に記載のメモリ装置の製造方法。 - 【請求項３１】 前記スペーサは、蒸着によって形成さ
れたナイトライド層をエッチングすることにより形成さ
れることを特徴とする請求項２８に記載のメモリ装置の
製造方法。 - 【請求項３２】 前記第１フィルムは、ナイトライド層
を蒸着することにより形成されることを特徴とする請求
項２８に記載のメモリ装置の製造方法。 - 【請求項３３】 前記第１フィルムの一部は、前記コン
タクトホールを形成するためのエッチングの間に除去さ
れることを特徴とする請求項３２に記載のメモリ装置の
製造方法。 - 【請求項３４】 前記スペーサは、１００〜７００オン
グストロームの厚さを有することを特徴とする請求項２
８に記載の製造方法。 - 【請求項３５】 メモリアレイ内に不揮発性メモリセル
トランジスタを形成し、且つ前記メモリアレイの周辺領
域内に周辺トランジスタを形成するメモリ装置の製造方
法において、 半導体領域上に複数のゲート層を形成するステップと、 前記メモリセルトランジスタ及び前記周辺トランジスタ
のゲート層に隣接するようにスペーサを形成するステッ
プと、 前記スペーサ上に第１フィルムを蒸着によって形成する
ステップと、 前記第１フィルム上に第１オキサイドフィルムを蒸着に
よって形成するステップと、 前記周辺トランジスタ内に第１ドレイン拡散領域及び第
１ソース拡散領域を形成するステップと、 前記第１オキサイドフィルム上に第２オキサイドフィル
ムを蒸着によって形成するステップと、 前記周辺トランジスタ内に第２ドレイン拡散領域及び第
２ソース拡散領域を形成するステップと、 前記第１及び第２オキサイドフィルムをマスキング及び
エッチングし、前記周辺トランジスタ及びメモリセルト
ランジスタのドレイン領域またはソース領域に対するコ
ンタクトホールを形成するステップとを含み、 前記スペーサは、実質的に前記コンタクトホールを形成
するためのエッチングによる侵食を受けず、且つ、前記
コンタクトホールのエッチング後に前記メモリセルトラ
ンジスタ及び前記周辺トランジスタ内の前記ゲート層の
側壁を絶縁させることを特徴とするメモリ装置の製造方
法。
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