CN103151458B - 一种嵌入式相变化存储器阵列及制造方法 - Google Patents
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Abstract
本发明公开一种嵌入式相变化存储器阵列，在P型半导体衬底的晶体管源极上的钨插塞上设置金属层，而晶体管汲极上的钨插塞上形成第一凹槽及第二凹槽，第二凹槽位于第一凹槽的底部；钨插塞端面之上依次形成第一侧墙、第二侧墙及第三侧墙，第二侧墙位于第一侧墙上，第三侧墙位于第二侧墙上，且第三侧墙延伸深入第二凹槽中；第一侧墙、第二侧墙及第三侧墙围成一空腔，空腔填满相变化存储器材料；相变化存储器材料上形成金属层。本发明还公开所述嵌入式相变化存储器阵列的制造方法。该制造方法工艺简单，且由该方法形成嵌入式相变化存储器阵列，有效降低转换相变化存储器单元状态所需要的电流。
Description
技术领域
本发明涉及一种嵌入式相变化存储器阵列及制造方法。
背景技术
相变随机存储器具有高读取速度、低功率、高容量、高可靠度、高写擦次数、低工作电压/电流和低成本等特性，适合与CMOS工艺结合，用来作为较高密度的独立式或嵌入式的存储器应用。
相变随机存取存储器包括具有相变层的存储节点、连接到该存储节点的晶体管和与晶体管接的PN结二极管。根据施加到其上的电压，相变层从结晶态变成非结晶态，或与此相反。当所施加的电压为设置电压，相变层从非结晶态变成结晶态。当所施加的电压为重置电压，相变层从结晶态转变成非结晶态。
然而，现有技术相变随机存储器制作过程中PN结二极管是由外延硅或选择性外延硅形成，现有技术相变随机存储器的PN结二极管结构，在P型半导体衬底内注入N型离子，形成掩埋N阱；然后，在P型半导体衬底上形成N型外延层；在N型外延层表面掺杂P型离子，形成P型扩散层。
现有技术形成相变随机存储器中的PN结二极管采用外延硅或选择性外延硅作为材料，制造成本昂贵；另外，由于外延硅或选择外延硅的沉积温度高，对衬底表面要求高，使制造PN结二极管的工艺复杂，花费时间长；同时，PN结二极管采用在衬底表面堆叠方式形成，其存在材料品质问题。
相变随机存储器（PRAM）是通过施加不同大小的特殊脉冲，导致相变材料局部区域因不同温度而产生非晶态与晶态。然而，相变材料对温度、加热电流和加热时间非常敏感，该因素都可能导致过度写入状态，从而导致写入数据失效。
同时，改变相变化存储器单元的状态如晶态与非晶态之间的转换，需要外加电流来达到加热的效果，其电流大小与要转换的相变化存储器材料的面积和体积有密切关系。改变相变化存储器单元从设置状态(即结晶态)到重置状态(即非结晶态)所需的电流通常大于从重置状态到设置状态。对于较成熟的半导体工艺如65nm或大于65nm的工艺，改变到重置状态需要很大的电流，因此，要把相变化存储器阵列嵌入到一般的逻辑电路制造工艺如包含数位信号处理器的产品，往往遭遇很大的困难。此外，即使先进的半导体制造工艺如小于或等于45nm工艺，改变相变化存储器单元所需要的大电流仍然是限制相变化存储器广为应用的因素之一。
因此，相对于嵌入式相变化存储器阵列，降低转换相变化存储器单元状态所需要的电流尤为重要。
发明内容
本发明的目的在于提供一种嵌入式相变化存储器阵列及制造方法，其制造工艺简单，且由该方法形成嵌入式相变化存储器阵列，有效降低转换相变化存储器单元状态所需要的电流。
为达成上述目的，本发明的解决方案为：
一种嵌入式相变化存储器阵列制造方法，包括以下步骤：
步骤一，在P型半导体衬底上制作晶体管形成硅晶片，通过隔离槽将晶体管隔离，隔离槽中填满绝缘层，并在晶体管的源极与汲极上设置钨插塞，源极与汲极上的钨插塞通过栅氧化层隔离；
步骤二，在钨插塞、绝缘层及栅氧化层上依次沉积缓冲层和介质层，在介质层上沉积一层光阻层，并在光阻层上对应晶体管汲极位置打开相变化存储器区域；
步骤三，依次将相变化存储器区域的介质层和缓冲层蚀刻，使钨插塞暴露；
步骤四，沉积一层氮化物，填满相变化存储器区域并覆盖在介质层上；
步骤五，执行蚀刻，在相变化存储器区域侧壁形成“斜坡状”第一侧墙，且在钨插塞上形成第一凹槽；
步骤六，沉积一层氮化物，填满相变化存储器区域及第一凹槽；
步骤七，执行蚀刻，在第一侧墙上形成“斜坡状”第二侧墙，且在钨插塞第一凹槽上形成第二凹槽；
步骤八，采用氩气溅镀，将在氩气清洗中被氩离子撞击产生的氮化物和介质层堆积形成第三侧墙，第三侧墙位于第二侧墙上；
步骤九，沉积一层相变化存储器材料，填满变化存储器区域，与钨插塞接触；
步骤十，研磨相变化存储器材料，使相变化存储器材料与介质层齐平；在相变化存储器材料上沉积一层低温氮化物，并在低温氮化物上沉积一层绝缘层；
步骤十一，将对应相变化存储器材料位置的绝缘层蚀刻，同时，将对应晶体管源极位置的绝缘层蚀刻，使低温氮化物暴露，形成金属层区域及金属层接触窗区域；
步骤十二，依次将对应晶体管源极位置的低温氮化物及介质层蚀刻，使缓冲层暴露，形成金属层接触窗区域；
步骤十三，将对应晶体管源极位置的缓冲层蚀刻，同时，将对应相变化存储器材料位置的氮化物蚀刻；
步骤十四，沉积一层金属层，将对应晶体管源极位置的金属层接触窗区域及对应相变化存储器材料位置的金属层区域填满；
步骤十五，沉积金属层后，形成源极接触槽、汲极接触槽及隔离槽；
步骤十六，在隔离槽之上，逻辑闸跨越数个汲极接触槽形成字线，字线呈横向走势；
步骤十七，在源极接触槽中形成源极接触区，而在汲极接触槽中形成汲极接触区；
步骤十八，在字线之上形成位元线，位元线将数个汲极接触区连接，且呈纵向走势；
步骤十九，在位元线之上形成共用源极线，共用源极线将数个源极接触区连接，且呈横向走势。
进一步，步骤二中，缓冲层为氮化物，介质层为二氧化硅，氮化物的厚度为50Å-200Å，二氧化硅的厚度为200Å-1000Å。
进一步，步骤九中，相变化存储器材料为一种锗锑碲硫族化物。
进一步，步骤九中，在相变化存储器材料底部形成一层氮化钽或氮化钛的保护层。
进一步，步骤十中，低温氮化物厚度为50Å-150Å（埃），低温氮化物温度为350℃-400℃。
进一步，步骤十中，绝缘层为硼磷硅玻璃或低温化学气相沉积氧化硅，厚度为500Å-3000Å。
一种嵌入式相变化存储器阵列，在P型半导体衬底上制作晶体管形成硅晶片，通过隔离槽将晶体管隔离，并在晶体管的源极与汲极上设置钨插塞，源极与汲极上的钨插塞通过栅氧化层隔离；在隔离槽及栅氧化层上依次形成缓冲层、介质层、氮化物及绝缘层；晶体管源极上的钨插塞上设置金属层，而晶体管汲极上的钨插塞上形成第一凹槽及第二凹槽，第二凹槽位于第一凹槽的底部；钨插塞端面之上依次形成第一侧墙、第二侧墙及第三侧墙，第二侧墙位于第一侧墙上，第三侧墙位于第二侧墙上，且延伸深入第二凹槽中；第一侧墙、第二侧墙及第三侧墙围成一空腔，空腔填满相变化存储器材料；相变化存储器材料上形成金属层；沉积金属层后，形成源极接触槽、汲极接触槽及隔离槽；在隔离槽之上设置逻辑闸，逻辑闸跨越数个汲极接触槽形成字线，字线呈横向走势；在源极接触槽中形成源极接触区，而在汲极接触槽中形成汲极接触区；在字线之上形成位元线，位元线将数个汲极接触区连接，且呈纵向走势；在位元线之上形成共用源极线，共用源极线将数个源极接触区连接，且呈横向走势。
进一步，相变化存储器材料呈“喇叭口”状。
采用上述方案后，本发明在晶体管源极上的钨插塞上设置金属层，而晶体管汲极上的钨插塞上形成第一凹槽及第二凹槽，第二凹槽位于第一凹槽的底部；钨插塞端面之上依次形成第一侧墙、第二侧墙及第三侧墙，第二侧墙位于第一侧墙上，第三侧墙位于第二侧墙上，且延伸深入第二凹槽中；第一侧墙、第二侧墙及第三侧墙围成一空腔，空腔填满相变化存储器材料；相变化存储器材料上形成金属层。使得相变化存储器材料与钨插塞的接触面积减小，减小改变相变化存储器单元所需的电流。而且，本发明制造工艺简单，制造成本较低。
附图说明
图1是本发明在P型半导体衬底上制作晶体管形成硅晶片示意图；
图2为本发明在钨插塞、绝缘层及栅氧化层上形成缓冲层、介质层及光阻层结构示意图；
图3为本发明形成相变化存储器区域示意图；
图4为本发明在相变化存储器区域上沉积氮化物示意图；
图5为本发明过度蚀刻形成第一侧墙示意图；
图6为本发明在相变化存储器区域内沉积一层氮化物示意图；
图7为本发明过度蚀刻形成第二侧墙示意图；
图8为本发明氩气溅镀形成第三侧墙示意图；
图9为本发明沉积相变化存储器材料示意图；
图10为本发明依次形成低温氮化物及绝缘层示意图；
图11至图13为本发明形成金属层区域示意图；
图14为本发明形成金属层示意图；
图15是本发明嵌入式相变化存储器成型结构示意图；
图16为本发明相变化存储器区域的宽度、缓冲层、介质层及氮化物的尺寸示意图；
图17为本发明第一侧墙的厚度及第一凹槽深度尺寸示意图；
图18为本发明第一侧墙上沉积的氮化物厚度尺寸示意图；
图19为本发明第一侧墙及第二侧墙厚度尺寸示意图；
图20为本发明第一侧墙、第二侧墙及第三侧墙厚度尺寸示意图；
图21为本发明沉积金属层后的俯视图；
图22为本发明形成字线俯视图；
图23为本发明形成源极接触区及汲极接触区俯视图；
图24为本发明形成位元线俯视图；
图25为本发明形成共用源极线俯视图；
图26为图25A-A方向剖视图；
图27为本发明的电路图。
标号说明
P型半导体衬底1
晶体管11
隔离槽12
钨插塞 13
第一凹槽131
第二凹槽132
栅氧化层14
N型扩散15
闸门
16
缓冲层2
介质层3
光阻层4
相变化存储器区域41
氮化物42
第一侧墙43
氮化物44
第二侧墙45
第三侧墙46
相变化存储器材料5
低温氮化物6
绝缘层7
金属层区域71
金属层接触窗区域72
金属层73
源极接触槽731
源极接触区7311
汲极接触槽732
汲极接触区7321
隔离槽733
字线74
位元线75
共用源极线76
PCM存储器元件100
晶体管200。
具体实施方式
以下结合附图及具体实施例对本发明作详细说明。
参阅图1至图25所示，本发明揭示的一种嵌入式相变化存储器制造方法，包括以下步骤：
如图1所示，在P型半导体衬底1上制作晶体管11形成硅晶片，通过隔离槽12将晶体管11隔离，隔离槽12中填满绝缘层，并在晶体管11的源极与汲极上设置钨插塞13，源极与汲极上的钨插塞13通过栅氧化层14隔离。
采用一般性互补型金属氧化半导体(CMOS)制造工艺，完成晶体管11(包含闸门、源极和汲极)制作形成硅晶片。硅晶片包含P型半导体衬底1、隔离槽12、栅氧化层14、N型扩散15、闸门 16和钨插塞 13。所述硅晶片的结构及制作工艺为常规结构及标准制程，此处不详述。
如图2所示，在钨插塞13、隔离槽12中绝缘层及栅氧化层14上依次沉积缓冲层2和介质层3，在介质层3上沉积一层光阻层4，并在光阻层4上对应晶体管11汲极位置打开相变化存储器区域41。
其中，缓冲层2为缓冲氮化物，介质层3为二氧化硅，氮化物的厚度为50Å-200Å，而二氧化硅的厚度为200Å-1000Å（埃）；在介质层3上沉积一层光阻层(Photo
Resist)4，执行光刻步骤包含采用相变化存储器掩模、曝光、显影等把在光阻层4上对应晶体管11汲极位置打开相变化存储器区域41。
如图3所示，依次将相变化存储器区域41的介质层3和缓冲层2蚀刻，使钨插塞13暴露。采用各向异性干蚀刻方式执行二氧化硅（介质层3）蚀刻和氮化物（缓冲层2）蚀刻，直到相变化存储器区域41内的钨插塞13暴露出来。相变化存储器区域41的宽度为d1。
如图4所示，沉积一层氮化物42，填满相变化存储器区域41并覆盖在介质层3上。
如图5所示，执行蚀刻，在相变化存储器区域41侧壁形成“斜坡状”第一侧墙43，且在钨插塞13上形成第一凹槽131。采用各向异性干蚀刻方式形成第一侧墙43与在钨插塞13表面形成第一凹槽131（过度蚀刻区域）。
采用各向异性干蚀刻方式执行氮化物42蚀刻，并容许适度的过度蚀刻，让靠近表面的钨插塞13被蚀刻掉，形成第一凹槽131；剩余未被蚀刻的氮化物42延着介质层3（二氧化硅）和缓冲层2（缓冲氮化物）的侧壁形成第一侧墙43。第一凹槽131的宽度变为d2，而且d2<d1。第一侧墙43使得相变化存储器区域41内的钨插塞13与后述与之连接的相变化存储器材料接触的面积缩小，有益于降低相变化存储器单元在电性操作时设置和重置需用的电流。
如图6所示，沉积一层氮化物44，填满相变化存储器区域41及第一凹槽131。
如图7所示，执行蚀刻，在第一侧墙43上形成“斜坡状”第二侧墙45，且在钨插塞13第一凹槽131上形成第二凹槽132。
采用各向异性干蚀刻式执行氮化物44蚀刻，并容许适度的过度蚀刻，在第一凹槽131底部上形成第二凹槽132，剩余未被蚀刻的氮化物44延着介质层3（二氧化硅）和缓冲层2（缓冲氮化物）的侧壁以及第一侧墙43形成第二侧墙45。第二凹槽132的宽度变为d3，而且d3<d2。第二侧墙45使得相变化存储器区域41内的钨插塞13与后述与之连接的相变化存储器材料接触的面积缩小，有益于降低相变化存储器单元在电性操作时设置和重置需用的电流。
参阅图8所示，采用氩气溅镀将蚀刻产生的氮化物44和介质层3堆积形成第三侧墙46，第三侧墙46位于第二侧墙45上。在相变化存储器材料沉积之前的清洗步骤，包含在沉积设备内的真空环境下对硅晶片实施氩气溅镀，从等离子体获取能量的氩原子可以击打介质层3（二氧化硅）和缓冲层2（缓冲氮化物）、氮化物44和清洗钨插塞13的第二凹槽132底部。被击打脱落的二氧化硅和氮化物通常沉积在周边区域形成第三侧墙46。第三侧墙46之间钨插塞13顶面的宽度变为d4，而且d4<d3。第三侧墙46使得相变化存储器区域41内的金属与后述与之连接的相变化存储器材料接触的面积缩小，有益于降低相变化存储器单元在电性操作时设置和重置需用的电流。
如图9所示，沉积一层相变化存储器材料5，填满二氧化硅（介质层3）和缓冲氮化物（缓冲层2）堆叠区块之间的相变化存储器区域41，并覆盖在二氧化硅和缓冲氮化物堆叠区块上，相变化存储器材料5与钨插塞13接触；其中，相变化存储器材料5为一种硫族化物物质，如锗锑碲。在相变化存储器材料5底部可以形成一层氮化钽或氮化钛的保护层。
如图10所示，执行化学机械研磨法(CMP)把二氧化硅（介质层3）和缓冲氮化物（缓冲层2）堆叠区块上的相变化存储器材料5完全磨去，并让相邻二氧化硅和缓冲氮化物堆叠区块间空隙区间填满相变化存储器材料5，且其顶面与相邻的二氧化硅和缓冲氮化物堆叠区块间的顶面齐平。在相变化存储器材料5上沉积一层低温氮化物6，其厚度为50Å-150Å，低温氮化物6温度为350℃-400℃；并在低温氮化物6上沉积一层绝缘层7；硼磷硅玻璃或硼磷硅玻璃酸盐或低温化学气相沉积氧化硅，厚度为500Å-3000Å。
如图11所示，采用金属层掩模、曝光、显影等把金属层区域71及金属层接触窗区域72打开；采用各向异性干蚀刻方式将对应相变化存储器材料5位置的绝缘层7蚀刻，同时，将对应晶体管11源极位置的绝缘层7蚀刻，直到低温氮化物6暴露出来。
如图12所示，采用金属层掩模、曝光、显影等把非相变化存储器元件金属层接触窗区域72打开；采用各向异性干蚀刻方式依次将对应晶体管11源极位置的低温氮化物6及介质层3蚀刻，直到缓冲层2暴露出。
如图13所示，将对应晶体管11源极位置的缓冲层2蚀刻，同时，将对应相变化存储器材料5位置的氮化物6蚀刻；直到相变化存储器材料5和钨插塞13暴露出来。
如图14所示，沉积一层金属层73，将对应晶体管11源极位置的金属层接触窗区域72及对应相变化存储器材料5位置的金属层区域71填满。执行化学机械研磨法把金属层73研磨后让剩余的金属层73刚好填满金属层接触窗区域72和金属层区域71，并把绝缘材料区7上的金属层73完全磨去。
如图16至20所示，其中，相变化存储器区域41的宽度为d1，d1=15~130nm；缓冲层2的厚度为h1，介质层3的厚度为h2，h1+ h2=0.4 x
d1~2.0 x d1；用于形成第一侧墙43的氮化物42的厚度为t1，t1=10% x d1~25%
x d1，用于形成第二侧墙45的氮化物44的厚度为t2，t2=8% x d1~25% x
d1；第一凹槽131的深度为h3，h3 = 4~20nm，第二凹槽132的深度为h4，h4 = 4~20nm；第一侧墙43的厚度为s1，s1 = 8% x d1~ 20% x d1；第二侧墙45的厚度为s2，s2 = 6.4% x
d1~20% x d1，第三侧墙46的厚度为s3，s3 = 4~20nm。本发明包括但不限于上述尺寸所示的值。
如图21所示，完成隔离槽733与非隔离槽后，形成源极接触槽731、汲极接触槽732及隔离槽733；汲极接触槽732的三面被隔离槽733包围、源极接触槽731的两边分别与数个汲极接触槽732和数个隔离槽733相邻。
如图22所示，在隔离槽733之上，逻辑闸跨越数个汲极接触槽732形成字线74，字线74呈横向走势，包含数条彼此平行的字线74。
如图23所示，在源极接触槽731中形成源极接触区7311，而在汲极接触槽732中形成汲极接触区7321。
如图24所示，在字线74之上形成位元线75，位元线75将数个汲极接触区7321连接，且呈纵向走势。
如图25所示，在位元线75之上形成共用源极线76，共用源极线76将数个源极接触区7311连接，且呈横向走势。
参阅图15及图21至26所示，本发明揭示的一种嵌入式相变化存储器阵列，在P型半导体衬底1上制作晶体管11形成硅晶片，通过隔离槽12将晶体管11隔离，并在晶体管11的源极与汲极上设置钨插塞13，源极与汲极上的钨插塞13通过栅氧化层14隔离。
在隔离槽12及栅氧化层14上依次形成缓冲层2、介质层3、氮化物6及绝缘层7。
晶体管11源极上的钨插塞13上设置金属层73，而晶体管11汲极上的钨插塞13上形成第一凹槽131及第二凹槽132，第二凹槽132位于第一凹槽131的底部；钨插塞13端面之上依次形成第一侧墙43、第二侧墙45及第三侧墙46，第二侧墙45位于第一侧墙43上，第三侧墙46位于第二侧墙45上，且延伸深入第二凹槽132中；第一侧墙43、第二侧墙45及第三侧墙46围成一空腔，空腔填满相变化存储器材料5；相变化存储器材料5上形成金属层73。
沉积金属层73后，形成源极接触槽731、汲极接触槽732及隔离槽733；在隔离槽733之上设置逻辑闸，逻辑闸跨越数个汲极接触槽732形成字线74，字线74呈横向走势；在源极接触槽731中形成源极接触区7311，而在汲极接触槽732中形成汲极接触区7321；在字线74之上形成位元线75，位元线75将数个汲极接触区7321连接，且呈纵向走势；在位元线75之上形成共用源极线76，共用源极线76将数个源极接触区7311连接，且呈横向走势。
相变化存储器材料5呈“喇叭口”状，由上至下宽度逐渐缩小，减小相变化存储器材料5与钨插塞13的接触面积，有益于降低相变化存储器单元在电性操作时设置和重置需用的电流。
如图27所示，本发明电路简化图，PCM存储器元件100具有可变化电阻值特性，PCM存储器材料在非结晶态的电阻值较高，在结晶态的电阻值较低，二者差异可达数十至数百倍。在PCM存储器元件100施加足够大的电压可以促使PCM存储器材料变成非结晶态，此一操作电压称为重置电压；而施加适当的电压可以改变PCM存储器材料成为结晶态，此一电压称为设置电压。重置电压一般比设置电压要大。
表1说明PCM存储器阵列操作电压的设定值，其中连接位元线BLn与字线WLn的PCM存储器单元被选中（如图27中虚线所示），施加在位元线BLn与字线WLn的电压分别为VBH和VWH，其中VBH代表重置电压或设置电压、VWH代表大于晶体管200导通时所需的阈值电压VTH的电压值。其它未被选中的PCM存储器单元则因晶体管200的闸电压VWL小于阈值电压VTH使得晶体管不导通、或因位元线电压VBL太低而无法改变PCM存储器材料的状态。
表2说明PCM存储器阵列操作电压的第二组设定值，其中连接位元线BLn与字线WLn的PCM存储器单元被选中（如图27中虚线所示），施加在位元线BLn与字线WLn的电压分别为VBH和VWH，其中VBH代表重置电压或设置电压、VWH代表大于晶体管200导通时所需的阈值电压VTH的电压值。其它未被选中的PCM存储器单元则因晶体管200的闸电压VWL和位元线电压VBL为浮动电压FL（如（FL, FL））使得晶体管不导通、或因位元线电压和闸电压之一为浮动电压（如（FL, VWH)或（VBH, FL))使得晶体管不导通而无法改变PCM存储器材料的状态。
表3说明PCM存储器阵列操作电压的第三组设定值，其中连接位元线BLn与字线WLn的PCM存储器单元被选中（如图27中虚线所示），施加在位元线BLn与字线WLn的电压分别为VBH和VWH，其中VBH代表重置电压或设置电压、VWH代表大于晶体管200导通时所需的阈值电压VTH的电压值。其它未被选中的PCM存储器单元则因位元线电压VBL太低（如（VBL, VWH））而无法改变PCM存储器材料的状态，或因晶体管200的闸电压VWL为浮动电压FL（如（VBL, FL）或（VBH,
FL））使得晶体管不导通而无法改变PCM存储器材料的状态。
以上所述仅为本发明的较佳实施例，并非对本案设计的限制，凡依本案的设计关键所做的等同变化，均落入本案的保护范围。
Claims (8)
1.一种嵌入式相变化存储器阵列制造方法，其特征在于：包括以下步骤：
步骤一，在P型半导体衬底上制作晶体管形成硅晶片，通过隔离槽将晶体管隔离，隔离槽中填满绝缘层，并在晶体管的源极与汲极上设置钨插塞，源极与汲极上的钨插塞通过栅氧化层隔离；
步骤二，在钨插塞、绝缘层及栅氧化层上依次沉积缓冲层和介质层，在介质层上沉积一层光阻层，并在光阻层上对应晶体管汲极位置打开相变化存储器区域；
步骤三，依次将相变化存储器区域的介质层和缓冲层蚀刻，使钨插塞暴露；
步骤四，沉积一层氮化物，填满相变化存储器区域并覆盖在介质层上；
步骤五，执行蚀刻，在相变化存储器区域侧壁形成“斜坡状”第一侧墙，且在钨插塞上形成第一凹槽；
步骤六，沉积一层氮化物，填满相变化存储器区域及第一凹槽；
步骤七，执行蚀刻，在第一侧墙上形成“斜坡状”第二侧墙，且在钨插塞第一凹槽上形成第二凹槽；
步骤八，采用氩气溅镀，将在氩气清洗中被氩离子撞击产生的氮化物和介质层堆积形成第三侧墙，第三侧墙位于第二侧墙上；
步骤九，沉积一层相变化存储器材料，填满变化存储器区域，与钨插塞接触；
步骤十，研磨相变化存储器材料，使相变化存储器材料与介质层齐平；在相变化存储器材料上沉积一层低温氮化物，并在低温氮化物上沉积一层绝缘层；
步骤十一，将对应相变化存储器材料位置的绝缘层蚀刻，同时，将对应晶体管源极位置的绝缘层蚀刻，使低温氮化物暴露，形成金属层区域及金属层接触窗区域；
步骤十二，依次将对应晶体管源极位置的低温氮化物及介质层蚀刻，使缓冲层暴露，形成金属层接触窗区域；
步骤十三，将对应晶体管源极位置的缓冲层蚀刻，同时，将对应相变化存储器材料位置的氮化物蚀刻；
步骤十四，沉积一层金属层，将对应晶体管源极位置的金属层接触窗区域及对应相变化存储器材料位置的金属层区域填满；
步骤十五，沉积金属层后，形成源极接触槽、汲极接触槽及隔离槽；
步骤十六，在隔离槽之上，逻辑闸跨越数个汲极接触槽形成字线，字线呈横向走势；
步骤十七，在源极接触槽中形成源极接触区，而在汲极接触槽中形成汲极接触区；
步骤十八，在字线之上形成位元线，位元线将数个汲极接触区连接，且呈纵向走势；
步骤十九，在位元线之上形成共用源极线，共用源极线将数个源极接触区连接，且呈横向走势。
2.如权利要求1所述的一种嵌入式相变化存储器阵列制造方法，其特征在于：步骤二中，缓冲层为氮化物，介质层为二氧化硅，氮化物的厚度为50Å-200Å，二氧化硅的厚度为200Å-1000Å。
3.如权利要求1所述的一种嵌入式相变化存储器阵列制造方法，其特征在于：步骤九中，相变化存储器材料为一种锗锑碲硫族化物。
4.如权利要求1所述的一种嵌入式相变化存储器阵列制造方法，其特征在于：步骤九中，在相变化存储器材料底部形成一层氮化钽或氮化钛的保护层。
5.如权利要求1所述的一种嵌入式相变化存储器阵列制造方法，其特征在于：步骤十中，低温氮化物厚度为50Å-150Å，低温氮化物温度为350℃-400℃。
6.如权利要求1所述的一种嵌入式相变化存储器阵列制造方法，其特征在于：步骤十中，绝缘层为硼磷硅玻璃或低温化学气相沉积氧化硅，厚度为500Å-3000Å。
7.一种嵌入式相变化存储器阵列，其特征在于：在P型半导体衬底上制作晶体管形成硅晶片，通过隔离槽将晶体管隔离，并在晶体管的源极与汲极上设置钨插塞，源极与汲极上的钨插塞通过栅氧化层隔离；在隔离槽及栅氧化层上依次形成缓冲层、介质层、氮化物及绝缘层；晶体管源极上的钨插塞上设置金属层，而晶体管汲极上的钨插塞上形成第一凹槽及第二凹槽，第二凹槽位于第一凹槽的底部；钨插塞端面之上依次形成第一侧墙、第二侧墙及第三侧墙，第二侧墙位于第一侧墙上，第三侧墙位于第二侧墙上，且第三侧墙延伸深入第二凹槽中；第一侧墙、第二侧墙及第三侧墙围成一空腔，空腔填满相变化存储器材料；相变化存储器材料上形成金属层；沉积金属层后，形成源极接触槽、汲极接触槽及隔离槽；在隔离槽之上设置逻辑闸，逻辑闸跨越数个汲极接触槽形成字线，字线呈横向走势；在源极接触槽中形成源极接触区，而在汲极接触槽中形成汲极接触区；在字线之上形成位元线，位元线将数个汲极接触区连接，且呈纵向走势；在位元线之上形成共用源极线，共用源极线将数个源极接触区连接，且呈横向走势。
8.如权利要求7所述的一种嵌入式相变化存储器阵列，其特征在于：相变化存储器材料呈“喇叭口”状。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420725B1 (en) * | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
| EP1475840A1 (en) * | 2003-05-07 | 2004-11-10 | STMicroelectronics S.r.l. | Process for manufacturing a memory device having selector transistors for storage elements and memory device fabricated thereby |
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Patent Citations (3)
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|---|---|---|---|---|
| US6420725B1 (en) * | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
| EP1475840A1 (en) * | 2003-05-07 | 2004-11-10 | STMicroelectronics S.r.l. | Process for manufacturing a memory device having selector transistors for storage elements and memory device fabricated thereby |
| CN102412179A (zh) * | 2010-09-21 | 2012-04-11 | 中国科学院上海微系统与信息技术研究所 | 双浅沟道隔离的外延二极管阵列的制备方法 |
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