CN108807401A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构中形成有位线空气隙，所述有源区的半导体衬底上形成有浮栅；在所述浮栅上形成隔离层；在所述隔离层上形成控制栅，所述浮栅、所述隔离层及所述控制栅共同构成层叠栅结构；形成覆盖所述层叠栅结构的层间介电层，所述层间介电层使得所述层叠栅结构之间形成有字线空气隙。本发明提供的半导体器件的制造方法，可以同时形成字线空气隙与位线空气隙，从而降低字线之间与位线之间的干扰，提高半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。近来，NAND快闪存储器芯片的容量已经达到8GB/16GB，并且尺寸迅速增加。已经开发出基于NAND快闪存储器芯片的固态硬盘，并在便携计算机中用作存储设备。因此，近年来，NAND快闪存储器广泛用作嵌入式系统中的存储设备，也用作个人计算机系统中的存储设备。
在半导体存储器一般包括存储单元阵列和外围逻辑电路，通常，存储单元阵列由相互正交的位线(BL)和字线(WL)构成，其中位线往往为通过离子注入工艺形成于半导体衬底中的埋设层，字线则是条状分布的多晶硅栅极阵列。随着半导体集成电路工艺的快速发展，半导体器件的集成度日益增加，特征尺寸日益缩小，字线之间和位线之间的干扰问题普遍存在于NAND快闪存储器中。干扰越大，器件的循环周期/读写次数就越小。
因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构中形成有位线空气隙，所述有源区的半导体衬底上形成有浮栅；
在所述浮栅上形成隔离层；
在所述隔离层上形成控制栅，所述浮栅、所述隔离层及所述控制栅共同构成层叠栅结构；
形成覆盖所述层叠栅结构的层间介电层，所述层间介电层使得所述层叠栅结构之间形成有字线空气隙。
示例性地，所述位线空气隙的形成方法包括：
刻蚀所述浅沟槽隔离结构，以形成凹槽；
形成覆盖所述凹槽顶部的覆盖层，以密封所述凹槽。
示例性地，在形成所述隔离层的步骤之前，还包括在相邻的所述浮栅之间形成保护层的步骤，所述隔离层还形成于所述保护层上。
示例性地，所述控制栅的形成方法包括：
在所述隔离层上形成控制栅材料层；
刻蚀所述控制栅材料层，以形成控制栅，所述刻蚀不打开所述位线空气隙。
示例性地，在形成所述控制栅的步骤之后，还包括在所述层叠栅结构上形成间隙壁的步骤，其中所述间隙壁暴露所述控制栅的顶部及部分侧壁。
示例性地，所述间隙壁的形成方法包括：
在所述层叠栅结构上形成间隙壁材料层；
形成包围所述间隙壁材料层顶部的缓冲层；
形成覆盖所述间隙壁材料层及所述缓冲层的牺牲层，所述牺牲层具有空隙；
使用干法刻蚀去除位于所述空隙上方的所述牺牲层、所述缓冲层及位于所述缓冲层下方的所述间隙壁材料层，并使用湿法刻蚀去除剩余的所述牺牲层，从而形成所述间隙壁。
示例性地，所述间隙壁材料层包括通过热氧化法形成的致密氧化物。
示例性地，还包括形成与暴露的所述控制栅相接触的金属硅化物的步骤。
示例性地，所述浮栅与所述半导体衬底之间形成有隧穿氧化层。
示例性地，所述隧穿氧化层的形成方法为热氧化法。
示例性地，所述保护层为氧化物层。
示例性地，所述半导体器件为NAND快闪存储器。
本发明还提供一种半导体器件，包括：
半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构中形成有位线空气隙；
形成于所述有源区的半导体衬底上的层叠栅结构，所述层叠栅结构包括由下至上依次层叠的浮栅、隔离层及控制栅；
覆盖所述层叠栅结构的层间介电层，在所述层叠栅结构之间的所述层间介电层中形成有字线空气隙。
示例性地，所述半导体器件为NAND快闪存储器。
本发明提供的半导体器件的制造方法，可以同时形成字线空气隙与位线空气隙，从而降低字线之间与位线之间的干扰，提高半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明一个实施例提供的半导体器件的制造方法的工艺流程图。
图2A-2J为根据本发明一个实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
随着半导体集成电路工艺的快速发展，半导体器件的集成度日益增加，特征尺寸日益缩小，字线之间和位线之间的干扰问题普遍存在于NAND快闪存储器中。由于空气的介电常数为1.001，几乎接近真空的介电常数，在字线之间或位线之间形成空气隙(air gap)，可以降低字线之间和位线之间的电容耦合，从而减少干扰，提高快闪存储器的循环周期/读写次数。然而，现有技术中缺少能够同时形成字线空气隙与位线空气隙的方法。
本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构中形成有位线空气隙，所述有源区的半导体衬底上形成有浮栅；
在所述浮栅上形成隔离层；
在所述隔离层上形成控制栅，所述浮栅、所述隔离层及所述控制栅共同构成层叠栅结构；
形成覆盖所述层叠栅结构的层间介电层，所述层间介电层使得所述层叠栅结构之间形成有字线空气隙。
所述位线空气隙的形成方法包括：刻蚀所述浅沟槽隔离结构，以形成凹槽；形成覆盖所述凹槽顶部的覆盖层，以密封所述凹槽。
在形成所述隔离层的步骤之前，还包括在相邻的所述浮栅之间形成保护层的步骤，所述隔离层还形成于所述保护层上。
所述控制栅的形成方法包括：在所述隔离层上形成控制栅材料层；刻蚀所述控制栅材料层，以形成控制栅，所述刻蚀不打开所述位线空气隙。
在形成所述控制栅的步骤之后，还包括在所述层叠栅结构上形成间隙壁的步骤，其中所述间隙壁暴露所述控制栅的顶部及部分侧壁。
所述间隙壁的形成方法包括：在所述层叠栅结构上形成间隙壁材料层；形成包围所述间隙壁材料层顶部的缓冲层；形成覆盖所述间隙壁材料层及所述缓冲层的牺牲层，所述牺牲层具有空隙；
使用干法刻蚀去除位于所述空隙上方的所述牺牲层、所述缓冲层及位于所述缓冲层下方的所述间隙壁材料层，并使用湿法刻蚀去除剩余的所述牺牲层，从而形成所述间隙壁。
所述间隙壁材料层包括通过热氧化法形成的致密氧化物。
还包括形成与暴露的所述控制栅相接触的金属硅化物的步骤。
所述浮栅与所述半导体衬底之间形成有隧穿氧化层。所述隧穿氧化层的形成方法为热氧化法。
所述保护层为氧化物层。
所述半导体器件为NAND快闪存储器。
本发明提供的半导体器件的制造方法，可以同时形成字线空气隙与位线空气隙，从而降低字线之间与位线之间的干扰，提高半导体器件的性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
下面将参照图1以及图2A～图2J，对本发明一实施方式的半导体器件的制造方法做详细描述。其中，图2A-图2E为本发明一个实施例中半导体器件垂直于位线方向的剖面图，图2F-图2J为本发明一个实施例中半导体器件垂直于字线方向的剖面图。在本实施例中，以NAND器件为例来说明本实施例的半导体器件的制作方法。
首先，执行步骤101，如图2A-2C所示，提供半导体衬底200，在所述半导体衬底200中形成有浅沟槽隔离结构201以及通过所述浅沟槽隔离结构201相隔离的若干有源区，所述浅沟槽隔离结构201中形成有位线空气隙202，所述有源区的半导体衬底200上形成有浮栅204。
具体地，首先，如图2A所示，提供半导体衬底200，在所述半导体衬底200中形成有浅沟槽隔离结构201以及通过所述浅沟槽隔离结构201相隔离的若干有源区，所述浅沟槽隔离结构201中形成有形成有位线空气隙202。所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。所述半导体衬底200中形成有浅沟槽隔离结构201，所述浅沟槽隔离结构201定义若干有源区(AA)。所述有源区中包括通过离子注入形成的源漏极，所述源漏极构成半导体器件的位线(BL)。
可采用本领域技术人员熟知的任何方法形成所述浅沟槽隔离结构201，示例性地，可先在半导体衬底上沉积形成硬掩膜层，图案化所述硬掩膜层，以定义浅沟槽隔离结构的位置，尺寸等，接着，对图案化的硬掩膜层暴露的半导体衬底进行刻蚀，形成具有一定深度的沟槽，之后，沉积浅沟隔离材料于所述沟槽内和硬掩膜层上，对浅沟槽隔离材料进行CMP停止于硬掩膜层上，最后去除硬掩膜层，进而形成浅沟槽隔离结构，该所述浅沟槽隔离结构201的顶面高于所述半导体衬底200的顶面。其中，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料。
所述浅沟槽隔离结构201中形成有位线空气隙202。所述位线空气隙可以降低位线之间的干扰。示例性地，首先，形成覆盖所述半导体衬底200表面的掩膜层，并在所述掩膜层中形成开口，以暴露部分所述浅沟槽隔离结构；可采用光刻工艺等方法掩膜层中形成开口。所述开口的宽度小于浅沟槽隔离结构的宽度，较佳地，所述开口的宽度小于所述浅沟槽隔离结构201宽度的五分之一。掩膜层通常可以包括数种掩膜材料的任何一种，包括但不限于：硬掩膜材料和光刻胶掩膜材料。本实施例中，掩膜层为硬掩膜。所述硬掩膜的材料较佳地为氮化硅。
接着，刻蚀去除部分所述浅沟槽隔离结构201中填充的浅沟槽隔离材料，以形成孔洞。本实施例中，所述刻蚀较佳地为湿法刻蚀。所述湿法刻蚀应具有对浅沟槽隔离材料较大的刻蚀选择比，例如选用SiCoNi刻蚀方法进行所述刻蚀，所述SiCoNi刻蚀方法对所述浅沟槽隔离材料尤其是对于氧化硅具有高的刻蚀选择性，所述SiCoNi刻蚀方法中具体参数本领域技术人员可以根据工艺需要进行选择，并不局限于某一数值。可选的，所述湿法刻蚀还可以选用常用的其他方法，并不局限于上述示例，例如选用HF进行湿法刻蚀等。
上述刻蚀步骤刻蚀去除了大量的浅沟槽隔离材料，其刻蚀深度比较大，较佳地，刻蚀深度大于浅沟槽隔离结构深度的三分之一。由于在掩膜层中形成的开口比较小，在采用湿法刻蚀过程中，可使得形成的孔洞靠近浅沟槽隔离结构顶面的部分宽度较窄，从而使得所述孔洞的形状为椭圆形。
接着，去除所述掩膜层。示例性地，在所述掩膜层为氮化硅硬掩膜层时，可以采用湿法刻蚀或者干法刻蚀的方法去除所述掩膜层，本实施例中去除剩余的掩膜层的方法可以为湿法刻蚀工艺，由于去除所述掩膜层的刻蚀剂为本领域所公知，因此不再详述。
接着，形成密封所述孔洞的覆盖层，以形成位线空气隙202。所述覆盖层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层。本实施例中，所述覆盖层为等离子体增强氧化层(PEOX)。
接着，如图2B所示，在所述半导体衬底200上形成隧穿氧化层203。隧穿氧化层203的材料可以为氧化硅，形成隧穿氧化层203的方法可以为热氧化法，形成的隧穿氧化层203的厚度在几十埃左右，在一个示例中，所述隧穿氧化层203的厚度为80埃至110埃。
接着，如图2C所示，在所述有源区的半导体衬底200上形成浮栅204。所述浮栅204的材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，在本实施例中，所述浮栅204的材料选用多晶硅。可选地，所述浮栅材料204的形成方法包括：选用分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种在所述隧穿氧化层上203沉积浮栅材料层；图案化所述浮栅材料层，以形成浮栅204。
接着，在相邻的浮栅之间形成保护层。首先，如图2C所示，沉积保护层材料层205，以填充相邻浮栅204之间的间隙。接着，执行平坦化工艺，使所述保护层材料层205的顶部与所述浮栅204的顶部齐平。可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化，例如化学机械抛光平坦化方法等。接着，如图2D所示，刻蚀所述保护层，以暴露部分所述浮栅204的侧壁，从而在相邻的浮栅204之间形成保护层205’。所述保护层205’可以在刻蚀过程中保护所述位线空气隙202。
接着，执行步骤102，在所述浮栅204上形成隔离层206。本实施例中，所述隔离层206还形成于所述保护层205’上。
所述隔离层206可以为ONO介电层。具体的，隔离层206可以为氧化物-氮化物-氧化物总共三层ONO三层结构，本领域的技术人员应当理解的是，隔离层206也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理气相沉积方法形成隔离层206。因闪存存储器要求与浮置栅极接触的隔离层206须具备良好的电性，以避免在正常电压下，用来存储电荷的浮栅发生漏电或者过早崩溃的问题，以隔离层206的材质是ONO为例，以低压化学气相沉积方法形成一层均匀的氧化硅层，接着，以低压化学气相沉积方法在氧化硅层上形成氮化硅层，然后，再以低压化学气相沉积方法形成另一层氧化硅层。
接着，执行步骤103，如图2E所示，在所述隔离层206上形成控制栅207，所述浮栅204、所述隔离层206及所述控制栅207共同构成层叠栅结构。所述层叠栅结构构成半导体器件的字线(WL)。控制栅207的材料可以包括各个材料，包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。控制栅207的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中控制栅207的材料为多晶硅层。接着，通过光刻刻蚀等工艺图形化所述控制栅材料层，从而形成控制栅207。图2F为半导体器件层垂直于控制栅207延伸方向的剖面图。
接着，在所述层叠栅结构上形成间隙壁，所述间隙壁暴露所述控制栅的顶部及部分侧壁。
具体地，首先，如图2G所示，在所述层叠栅结构的顶部和侧壁上形成间隙壁材料层208，其可以采用诸如氧化物、氮化物等材料，并通过本领域常用的PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中，间隙壁材料层208为氧化物层，其通过热氧化法形成，厚度为
接着，如图2H所示，形成包围所述间隙壁材料层208顶部的缓冲层209。缓冲层209可以通过PECVD(等离子增强化学气相沉积)工艺在层叠栅结构顶部沉积氧化物形成，该缓冲层209使得堆叠结构顶部形成较大的图案。
接着，形成覆盖所述间隙壁材料层208及所述缓冲层209的牺牲层210，所述牺牲层210具有空隙。
牺牲层210可以采用诸如氧化物、氮化物等材料，并通过本领域常用的PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中牺牲层210采用氧化物，比如硅的氧化物，其通过原子层沉积方法形成，厚度为并且由于堆叠栅结构顶部形成有较大的图案(缓冲层209)，使得堆叠栅结构顶部之间的距离缩短，因而当沉积牺牲层210时，堆叠结构顶部区域会首先闭合，而此时中下部区域大部分空间尚未填充，使得形成的牺牲层210具有空隙。
接着，如图2I所示，使用干法刻蚀去除位于所述空隙上方的所述牺牲层210、所述缓冲层209及位于所述缓冲层209下方的所述间隙壁材料层208，并使用湿法刻蚀去除剩余的所述牺牲层208，从而形成所述间隙壁208’。
具体地，首先，使用干法刻蚀去除位于所述空隙上方的所述牺牲层210、所述缓冲层209及位于所述缓冲层209下方的所述间隙壁材料层208，以露出部分控制栅207。示例性地，在本实施例中，刻蚀的深度为示例性地，所述干法刻蚀的工艺参数包括：刻蚀气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr。接着，使用湿法刻蚀去除剩余的所述牺牲层208，从而形成所述间隙壁208’，所述湿法刻蚀的刻蚀液例如为稀氢氟酸。
接着，如图2J所示，形成与暴露的所述控制栅207相接触的金属硅化物211。
其中，金属硅化物211可以通过本领域常用方法形成，比如通过镍沉积、第一次快速热退火、湿法刻蚀、第二次热退火等步骤形成，在此不再赘述。
最后，执行步骤104，形成覆盖所述层叠栅结构的层间介电层212，所述层间介电层212使得层叠栅结构之间形成有字线空气隙213。
在本实施例中，通过实施阶梯覆盖性差的氧化物沉积工艺，形成覆盖所述层叠栅结构的层间介电层212，且所述层间介电层212使得层叠栅结构之间形成高度与所述层叠栅结构一致的字线空气隙213，这是由于层叠栅结构之间间隙深宽比较大，当氧化物的梯覆盖性差而沉积率高时，层间介电层212在填充完层叠栅结构之间的间隔之前就已经在层叠栅结构上部闭合，从而在层叠栅结构之间形成高度与层叠栅结构近似一致的字线空气隙213。这样，由于字线空气隙213的存在，层叠栅结构之间的介电系数降低，使得层叠栅结构之间的电容耦合效应减小，从而降低器件的字线干扰，提高了器件的循环周期/读写次数。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
本发明提供的半导体器件的制造方法，可以同时形成字线空气隙与位线空气隙，从而降低字线之间与位线之间的干扰，提高半导体器件的性能。
[示例性实施例二]
参照图2E及图2J，其中示出了根据本发明一实施方式的半导体器件的示意性剖面图。其中，图2E为本发明一个实施例中半导体器件垂直于位线方向的剖面图，图2J为本发明一个实施例中半导体器件垂直于字线方向的剖面图。在本实施例中，以NAND器件为例来说明本实施例的半导体器件。
本发明的半导体器件包括半导体衬底200，在所述半导体衬底200中形成有浅沟槽隔离结构201以及通过所述浅沟槽隔离结构201相隔离的若干有源区，所述浅沟槽隔离结构201中形成有位线空气隙202；所述有源区的半导体衬底上形成有层叠栅结构，所述层叠栅结构包括由下至上依次层叠的浮栅204、隔离层206及控制栅207；还包括覆盖所述层叠栅结构的层间介电层212，在所述层叠栅结构之间的所述层间介电层212中形成有字线空气隙213。所述半导体器件的具体结构可以参照上文中相应部分的描述，这里为了简洁，不再赘述。
本发明提供的半导体器件，其中形成有字线空气隙与位线空气隙，从而降低了字线之间与位线之间的干扰，提高了半导体器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (14)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构中形成有位线空气隙，所述有源区的半导体衬底上形成有浮栅；
在所述浮栅上形成隔离层；
在所述隔离层上形成控制栅，所述浮栅、所述隔离层及所述控制栅共同构成层叠栅结构；
形成覆盖所述层叠栅结构的层间介电层，所述层间介电层使得所述层叠栅结构之间形成有字线空气隙。
2.根据权利要求1所述的制造方法，其特征在于，所述位线空气隙的形成方法包括：
刻蚀所述浅沟槽隔离结构，以形成凹槽；
形成覆盖所述凹槽顶部的覆盖层，以密封所述凹槽。
3.根据权利要求1所述的制造方法，其特征在于，在形成所述隔离层的步骤之前，还包括在相邻的所述浮栅之间形成保护层的步骤，所述隔离层还形成于所述保护层上。
4.根据权利要求1所述的制造方法，其特征在于，所述控制栅的形成方法包括：
在所述隔离层上形成控制栅材料层；
刻蚀所述控制栅材料层，以形成控制栅，所述刻蚀不打开所述位线空气隙。
5.根据权利要求1所述的制造方法，其特征在于，在形成所述控制栅的步骤之后，还包括在所述层叠栅结构上形成间隙壁的步骤，其中所述间隙壁暴露所述控制栅的顶部及部分侧壁。
6.根据权利要求5所述的制造方法，其特征在于，所述间隙壁的形成方法包括：
在所述层叠栅结构上形成间隙壁材料层；
形成包围所述间隙壁材料层顶部的缓冲层；
形成覆盖所述间隙壁材料层及所述缓冲层的牺牲层，所述牺牲层具有空隙；
使用干法刻蚀去除位于所述空隙上方的所述牺牲层、所述缓冲层及位于所述缓冲层下方的所述间隙壁材料层，并使用湿法刻蚀去除剩余的所述牺牲层，从而形成所述间隙壁。
7.根据权利要求6所述的制造方法，其特征在于，所述间隙壁材料层包括通过热氧化法形成的致密氧化物。
8.根据权利要求5所述的制造方法，其特征在于，还包括形成与暴露的所述控制栅相接触的金属硅化物的步骤。
9.根据权利要求1所述的制造方法，其特征在于，所述浮栅与所述半导体衬底之间形成有隧穿氧化层。
10.根据权利要求9所述的制造方法，其特征在于，所述隧穿氧化层的形成方法为热氧化法。
11.根据权利要求3所述的制造方法，其特征在于，所述保护层为氧化物层。
12.根据权利要求1-11之一所述的制造方法，其特征在于，所述半导体器件为NAND快闪存储器。
13.一种半导体器件，其特征在于，包括：
半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构中形成有位线空气隙；
形成于所述有源区的半导体衬底上的层叠栅结构，所述层叠栅结构包括由下至上依次层叠的浮栅、隔离层及控制栅；
覆盖所述层叠栅结构的层间介电层，在所述层叠栅结构之间的所述层间介电层中形成有字线空气隙。
14.根据权利要求13所述的制造方法，其特征在于，所述半导体器件为NAND快闪存储器。
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