CN112928064A - 位线两侧气隙及半导体结构的制造方法 - Google Patents
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Abstract
本申请涉及半导体制造领域，具体公开了一种位线两侧气隙及半导体装置的制造方法，包括以下步骤：在半导体衬底上形成多条位线；在每条位线的两侧形成上部开口的气隙；采用物理气相沉积工艺形成盖帽层，以封闭所述上部开口。本申请采用台阶覆盖性较差的物理气相沉积工艺形成盖帽层，避免气隙尺寸的减小，抑制了寄生电容的产生，提高了器件的性能。
Description
技术领域
本申请涉及半导体制造领域，具体公开了一种位线两侧气隙及半导体结构的制造方法。
背景技术
一般来说，半导体中多个位线之间隔着绝缘层，随着芯片集成度变高，位线之间的隔离距离越来越近。因此，在位线之间，容易形成寄生电容，随着这种寄生电容的增加，半导体器件的动作速度变慢，数据刷新的特性变差。
为了减少这种寄生电容，有一种方法是降低绝缘层的介电率，在半导体结构中一般使用的绝缘层材料有硅氧化物和硅氮化物，硅氧化物的介电率约为4，硅氮化物的介电率约为7，但是上述两种材料的介电率还是比较高，因此减少寄生电容的能力有限。为了减少寄生电容，目前通常使用氮化物-氧化物-氮化物的绝缘结构，为了进一步改善，近年来将介电率比较低的气隙应用到上述绝缘结构中，即形成氮化物-气隙-氮化物的结构，但是在形成气隙时，考虑到台阶覆盖，通常采用CVD的方式在上部沉积形成盖帽层，如图1-4所示，具体步骤如下：形成位线10’之后，以LPCVD或ALD的方式沉积氮化物11’、牺牲层12’(一般为氧化物)以及氮化物13’，之后进行刻蚀，露出牺牲层12’的上部，再将牺牲层12’洗掉，形成气隙14’，之后再采用CVD的工艺沉积盖帽层15’，将露出的气隙14’上部盖住。但是在CVD进行时，膜层物质会渗进气隙14’两侧的侧壁，进而导致气隙14’尺寸的减小，无法实现减少寄生电容的目的。
发明内容
本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种位线两侧气隙及半导体结构的制造方法，以解决上述至少一个技术问题。
为了实现上述目的，本申请第一方面提供了一种位线两侧气隙的制造方法，包括以下步骤：
在半导体衬底上形成多条位线；
在每条位线的两侧形成上部开口的气隙；
采用物理气相沉积工艺形成盖帽层，以封闭所述上部开口。
本申请第二方面提供了一种半导体结构的制造方法，包括如上所述的位线两侧气隙的制造方法。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了露出牺牲层的上部后的结构示意图；
图2示出了在图1上去除牺牲层后的结构示意图；
图3示出了在图2上形成部分盖帽层后的结构示意图；
图4示出了在图3上形成剩余部分盖帽层后的结构示意图；
图5示出了本发明的一些实施例中在半导体衬底上形成位线后的结构示意图；
图6示出了在图5上形成第一氮化物层后的结构示意图；
图7示出了在图6上形成氧化层后的结构示意图；
图8示出了在图7上去除第一氮化物层水平方向上的氧化物层后的结构示意图；
图9示出了在图8上形成第二氮化物层后的结构示意图；
图10示出了在图9上去除水平方向上第二氮化物层后的结构示意图；
图11示出了在图10上去除氧化层后的结构示意图；
图12示出了在图11上形成部分盖帽层后的结构示意图；
图13示出了在图12上形成剩余部分盖帽层后的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
请参考图5至图13，本发明的核心思想在于提供一种位线两侧气隙的制造方法，以减小位线之间的寄生电容，提升器件的性能。
具体地，在位线两侧制造气隙的方法包括以下步骤：
如图5所示，提供一半导体衬底10，在半导体衬底10上形成多条位线11，多条所述位线11间隔排列。具体地，所述半导体衬底10的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，或者本领域技术人员已知的其他材料。在所述半导体衬底10内可以形成有有源区、隔离结构、字线以及位线接触等，所述有源区呈阵列排布，所述隔离结构位于有源区的外围，用于隔离相邻的所述有源区，所述字线为掩埋字线，与有源区相交，其表面不高于所述半导体衬底10的表面。由于在形成位线11之前的结构均为本领域技术人员所熟知，在此不再进行详细描述。
所述位线11包含依次形成于所述半导体衬底10上的第一导电材料层111、第二导电材料层112与保护材料层113，其中，所述第一导电材料层111的材质包含但不限于掺杂多晶硅，所述第二导电材料层112的材质包含但不限于钛或氮化钛或钨，所述保护材料层113的材质包含但不限于氮化硅或氮氧化硅或二氧化硅。所述位线11的形成方法也与现有技术相同。
接着，如图6所示，在半导体衬底10、位线11上依次形成第一氮化物层12，第一氮化物层12覆盖半导体衬底10的表面以及所述位线11的顶部和侧壁。具体地，采用原子层沉积技术在所述半导体衬底10、位线11的上表面形成第一氮化物层12，所述第一氮化物层12覆盖所述位线11暴露出的表面，即所述第一氮化物层12覆盖所述位线11的顶部以及侧壁，同时所述第一氮化物层12还覆盖所述半导体衬底10上未被所述位线11所遮挡的上表面。
第一氮化物层12的材质包含但不限于氮化硅(SiN)或氮氧化硅(SiON)或二氧化硅(SiO2)，所述第一氮化物层12具有隔绝作用，以防止后续刻蚀气体对所述位线11和半导体衬底10造成影响。
接着，如图7所示，在第一氮化物层12上形成氧化物层13，氧化物层13包含在第一氮化物层12水平方向上的第一部位130、第二部位131以及在第一氮化物层12竖直方向上的第三部位132。具体地，采用原子层沉积技术在第一氮化物层12上形成氧化物层13，氧化物层13的材质包含但不限于氮氧化硅(SiON)或二氧化硅(SiO2)。
接着，如图8所示，刻蚀去除第一氮化物层12水平方向上的氧化物层13，即去除掉氧化物层13的第一部位130、第二部位131，保留氧化物层13的第三部位132，同时暴露第一氮化物层12的上表面。具体地，可以采用等离子刻蚀技术去除氧化物层13的第一部位130、第二部位131。
接着，如图9所示，在所述第一氮化物层12、氧化物层13上形成第二氮化物层14，第二氮化物层14包含在第一氮化物层12水平方向上的第一部位140、第二部位141以及在第三部位132上的第三部位142。具体地，采用原子层沉积技术在第一氮化物层12、氧化物层13上形成第二氮化物层14，第二氮化物层14的材质包含但不限于氮化硅(SiN)或氮氧化硅(SiON)。
接着，如图10所示，刻蚀去除所述第一氮化物层12水平方向上的第二氮化物层14，即去除第二氮化物层14的第一部位140、第二部位141，保留第二氮化物层14的第三部位142，同时暴露第一氮化物层12的上表面以及氧化物层13的上表面。具体地，可以采用等离子刻蚀技术去除第一氮化物层12水平方向上的第二氮化物层14。
接着，如图11所示，刻蚀去除第一氮化物层12、第二氮化物层14之间的氧化物层13，这样便可以在第一氮化物层12、第二氮化物层14的侧墙第三部位142之间形成上部开口的气隙15。具体地，可以采用等离子刻蚀技术去除第一氮化物层12、第二氮化物层14之间的氧化物层13。
接着，如图12-13所示，采用物理气相沉积工艺(Physical Vapor Deposition，PVD)形成盖帽层16，以封闭所述上部开口，进而形成封闭的气隙15。具体地，在进行物理气相沉积的过程中，由于工艺本身的台阶覆盖性比较差，这使得上部开口处被快速沉积形成部分盖帽层16，从而将上部开口快速封闭，之后再在第一氮化物层12上以及第二氮化物层14的侧墙上沉积盖帽层16，最后形成完整的盖帽层16。
值得一提的是，盖帽层16将上部开口封闭，从而形成封闭的气隙15，而气隙15内空气的介电常数为1，是降低寄生电容的绝佳选择。所述气隙15位于所述第二氮化层14对应所述位线11侧壁的部分上，即在相邻的所述位线11之间设置有两个气隙15，能够减小位线11间的寄生电容，有助于器件性能的提升。
与现有技术相比，本实施例采用台阶覆盖性较差的采用物理气相沉积工艺形成盖帽层，避免气隙尺寸的减小，抑制了寄生电容的产生，提高了器件的性能。
使用本实施例中方法制造得到的位线两侧气隙可以应用到诸如DRAM装置、SRAM装置的易失性存储器装置或者诸如Flash装置、PRAM装置、MRAM装置、RRAM装置的非易失性存储器装置上。
进一步地，具有上述半导体结构的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (6)
1.一种位线两侧气隙的制造方法，其特征在于，包括以下步骤：
在半导体衬底上形成多条位线；
在每条位线的两侧形成上部开口的气隙；
采用物理气相沉积工艺形成盖帽层，以封闭所述上部开口。
2.根据权利要求1所述的位线两侧气隙的制造方法，其特征在于，所述物理气相沉积工艺沉积的物质为氧化物或氮化物。
3.根据权利要求2所述的位线两侧气隙的制造方法，其特征在于，所述氧化物选自SiO2。
4.根据权利要求2所述的位线两侧气隙的制造方法，其特征在于，所述氮化物选自SiN、SiCN以及SiON中的任一种。
5.根据权利要求2所述的位线两侧气隙的制造方法，其特征在于，形成上部开口气隙的步骤包括：
在所述位线、所述半导体衬底上依次形成第一氮化物层、氧化物层；
去除所述第一氮化物层水平方向上的氧化物层；
在所述第一氮化物层、氧化物层上形成第二氮化物层；
去除所述第一氮化物层水平方向上的第二氮化物层；
去除所述第一氮化物层、所述第二氮化物层之间的氧化物层。
6.一种半导体结构的制造方法，其特征在于，包括如权利要求1-5任一项所述的位线两侧气隙的制造方法。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210608 |
|
| RJ01 | Rejection of invention patent application after publication |