CN108346663A - 一种半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底；在所述半导体衬底上形成若干间隔设置的存储单元；在所述存储单元的侧壁上形成间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，相邻两个所述存储单元上的间隙壁之间形成有气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成；形成覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。该制作方法可以降低快闪存储器的误写率和字线干扰，并提高快闪存储器的循环周期/读写次数。该半导体器件和电子装置具有类似的优点。

Description

一种半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。

NAND存储器的示意性结构如图1所示，其包括半导体衬底100，半导体衬底100至少包括存储区100A和外围区100B，在存储区100A中形成有存储单元，其包括字线(WL)和选择栅，其中字线包括依次堆叠设置的浮栅102、隔离层103、控制栅104和硅化物105，在外围区100B中形成有栅极(gate)。在半导体衬底100上形成有栅极氧化层101，和位于栅极氧化层之上包围所述字线、选择栅和外围区栅极的层间介电层106。

目前的这种NAND存储器，存储区填充满氧化物，其存在一个主要问题是：当使用者对字线WL2进行写操作时，由于给字线WL2上加了较高的电压，通过字线WL2与字线WL1和字线WL3之间的介电氧化层，使得字线WL1和字线WL3上也耦合出一个较高的电压，耦合电压的高低和填充在存储区的介电层的介电常数成正比，由于氧化物的介电常数较高(约为3.9)，使得相邻的字线耦合的电压较高，误写的几率较高。

因此，为了降低NAND快闪存储器的误写率，有必要提出一种半导体器件及其制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以降低快闪存储器的误写率和字线干扰，并提高快闪存储器的循环周期/读写次数。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底；在所述半导体衬底上形成若干间隔设置的存储单元，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；在所述存储单元的侧壁上形成间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，所述第一部分比第二部分在所述存储单元的堆叠方向上更靠近所述半导体衬底，相邻两个所述存储单元上的间隙壁之间形成有气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成，所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小；形成覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。

进一步地，相邻两个所述存储单元中，一个所述存储单元上的所述第二部分的下端向相邻的一个所述存储单元凸伸，以使所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小。

进一步地，所述第二部分的下端呈弧形。

进一步地，所述第二部分的下端与第一部分的上端在所述堆叠方向的垂直方向上的投影重叠。

进一步地，在所述存储单元的侧壁上形成所述间隙壁的步骤包括：在所述存储单元的顶部和侧壁上形成第一间隙壁材料层；在所述半导体衬底和第一间隙壁材料层上形成牺牲层；对所述牺牲层和第一间隙壁材料层进行刻蚀，直至所述牺牲层的表面和所述侧壁上的第一间隙壁材料层均低于所述控制栅的顶部，并且使位于相邻两个存储单元之间的牺牲层表面呈凹面，所述侧壁上剩余的所述第一间隙壁材料层形成所述第一部分；在所述牺牲层、所述第一部分以及所述控制栅的侧壁和顶部上形成第二间隙壁材料层；进行刻蚀，以去除所述控制栅顶部以及至少部分所述凹面上的所述第二间隙壁材料层，从而形成所述间隙壁的第二部分。

进一步地，对所述牺牲层和第一间隙壁材料层进行刻蚀采用低偏压等离子刻蚀工艺，所述低偏压等离子刻蚀工艺的偏压为20伏～100伏。

进一步地，所述间隙壁为氮化硅。

进一步地，还包括：在所述半导体衬底上形成选择栅，在所述选择栅的侧壁上形成所述间隙壁，所述层间介电层覆盖所述选择栅上的间隙壁。

进一步地，还包括：在所述半导体衬底形成外围区栅极，在所述外围区栅极的侧壁形成所述间隙壁，所述层间介电层覆盖所述外围区栅极的间隙壁。

进一步地，在形成所述第一间隙壁材料层之后，在所述半导体衬底和第一间隙壁材料层上形成牺牲层之前还包括：在所述半导体衬底上形成间隙壁保护层，并以所述间隙壁保护层为掩膜进行离子注入。

根据本发明的半导体器件的制作方法，通过在存储单元之间形成空气隙，使得原本被氧化物充满的存储区被空气隙填充，而空气的介电层常数远小于氧化物，所以使得半导体器件的误写率显著降低。

本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底；位于所述半导体衬底上的若干间隔设置的存储单元，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；位于所述存储单元的侧壁上的间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，所述第一部分比第二部分在所述存储单元的堆叠方向上更靠近所述半导体衬底；位于相邻两个所述存储单元上的间隙壁之间的气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成，所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小；覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。

进一步地，相邻两个所述存储单元中，一个所述存储单元上的所述第二部分的下端向相邻的一个所述存储单元凸伸，以使所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小。

进一步地，所述第二部分的下端呈弧形。

进一步地，所述第二部分的下端与第一部分的上端在所述堆叠方向的垂直方向上的投影重叠。

进一步地，所述间隙壁为氮化硅。

根据本发明的半导体器件，通过在存储单元之间形成空气隙，使得原本被氧化物充满的存储区被空气隙填充，而空气的介电层常数远小于氧化物，所以使得半导体器件的误写率显著降低。

本发明再一方面提供一种电子装置，其包括上述半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了目前一种NAND半导体器件的结构示意图；

图2示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图3A～图3H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；

图4示出了根据本发明一实施方式的半导体器件的结构示意图；

图5示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述，为了降低快闪存储器的干扰问题，以提高快闪存储器的循环周期/读写次数，本发明提供一种半导体器件的制作方法，用于制作快闪存储器，如图2所示，该方法包括：步骤201：提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成存储单元，所述存储单元包括依次堆叠设置的浮栅、隔离层、控制栅和控制栅硬掩膜层；步骤202：在所述存储单元的侧壁上形成间隙壁，所述间隙壁包括位于所述存储单元的侧壁的下部区域上的第一部分，和位于所述第一部分之上形成在所述控制栅侧壁顶部区域的第二部分，所述间隙壁的第二部分朝向所述存储单元之间间隙的一侧呈弧形界面，且所述间隙壁的第二部分具有延伸至所述存储单元之间间隙的突出部；步骤S103：在所述半导体衬底上形成层间介电层，所述层间介电层包围并覆盖所述存储单元，并且所述层间介电层未填充所述存储单元之间的间隙，使得所述存储单元之间形成空气隙。

本发明提出的半导体器件的制作方法，通过在存储单元之间形成空气隙，使得原本被氧化物充满的存储区被空气隙填充，而空气的介电层常数远小于氧化物，从而使得由电容耦合效应导致的字线干扰降低，使得半导体器件的误写率显著降低，并提高了快闪存储器的循环周期/读写次数。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图3A～图3H对本发明一实施方式的半导体器件的制作方法做详细描述。在本实施例中以NAND器件为例来说明本实施例的半导体器件的制作方法。

首先，如图3A所示，提供半导体衬底300，所述半导体衬底300包括存储区300A和外围区300B，在所述半导体衬底上形成栅极介质层301，在所述存储区300A中形成存储单元和选择栅SG，所述存储单元包括依次堆叠设置的浮栅302、隔离层303和控制栅304，示例性所述控制栅304分别与字线WL1、WL2和WL3电连接，在所述外围区300B中形成外围区栅极gate，在所述存储单元、选择栅SF和外围区栅极gate之上还残余有控制栅硬掩膜层305，在所述存储单元、选择栅SG和外围区栅极gate的侧壁和顶部上形成第一间隙壁材料层306，所形成的结构如图3A所示。

其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。

此外，在半导体衬底300中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。通过隔离结构定义半导体衬的有源区，并将有源区分隔为存储区300A和外围区300B。存储区300A用于形成存储单元和选择栅，外围区300B用于形成外围区栅极，例如逻辑栅极或其他栅极。

存储单元通过本领域常用的方法形成，示例性可以通过下述步骤制作：在半导衬底300上沉积浮栅材料层、隔离层和控制栅材料层，以及控制栅硬掩膜层，然后通过光刻刻蚀等工艺图形化所述浮栅氧化层、浮栅材料层、隔离层和控制栅材料层从而形成多个存储单元，同时形成选择栅和外围区栅极，其中选择栅和外围区栅极的浮栅和控制栅之间的隔离层形成有开口，使得选择栅和外围区栅极的浮栅和控制栅连接在一起。在此过程中，虽然控制栅硬掩膜硬掩膜层306被消耗掉一部分，但是所述存储单元、选择栅和外围区栅极之上还残余有控制栅硬掩膜层，如图3A中305所示。示例性地，在本实施例中，该残余的控制栅硬掩膜层305为氧化层，比如硅的氧化物。

第一间隙壁材料层306形成在所述半导体衬底300、存储单元的侧壁和顶部，选择栅的侧壁和顶部以及外围区栅极的侧壁和顶部之上，其可以采用诸如氧化物、氮化物等材料，并通过本领域常用的PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中，第一间隙壁材料层306采用氮化物，其通过ALD形成，典型厚度为

可以理解的是，存储单元和外围器栅极的数量根据器件设计要求以及规格确定，附图中仅是示意性的，其不代表堆真实数量。

接着，形成间隙壁保护层307，并以间隙壁保护层为掩膜执行离子注入，所形成的结构如图3B所示。

间隙壁保护层307可以采用诸如氧化物、氮化物等材料，并通过本领域常用的热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中间隙壁保护层307采用氧化物，比如硅的氧化物，其通过CVD或ALD方法形成。

间隙壁保护层307可以通过下述步骤形成：首先在半导体衬底上形成间隙壁保护材料层，例如氧化硅，间隙壁保护材料层包围并覆盖所述存储单元、选择栅和外围区栅极，然后对所述间隙壁保护材料层进行刻蚀，形成如3B所示的间隙壁保护层307，该间隙壁保护层307暴露外围区栅极的源极和漏极区域，而遮蔽存储区。

当形成间隙壁保护层307之后，则以间隙壁保护层为掩膜执行离子注入，并执行退火工艺，以激活注入的离子，从而形成外围区晶体管的LDD或源漏极。

接着，形成牺牲层308，所述牺牲层308包围并覆盖所述存储单元、选择栅和外围区栅极，所形成的结构如图3C所示。

牺牲层308可以采用诸如氧化物、氮化物等材料，并通过本领域常用的PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中，牺牲层308采用氧化物，比如氧化物，其通过原子层沉积方法形成。

示例性地，牺牲层308可以通过下述步骤形成；在间隙壁保护层307上沉积较厚的氧化层，该氧化层厚度高于存储单元，然后对氧化物进行平坦化，该氧化层和间隙壁保护层307共同构成牺牲层308。

当然，在其它实施例中，也可以先去除间隙壁保护层307，再沉积形成牺牲层308。

接着，对所述牺牲层308和第一间隙壁材料层306进行刻蚀，直至所述牺牲层308的表面和所述侧壁上的第一间隙壁材料层306均低于所述控制栅304的顶部，并且使位于相邻两个存储单元之间的牺牲层308表面呈凹面，所述侧壁上剩余的所述第一间隙壁材料层形成间隙壁的第一部分306A，所形成的结构如图3D所示。

即，去除所述控制栅304顶部的控制栅硬掩膜层305，以及所述控制栅硬掩膜层305顶部和控制栅304部分侧壁上的所述第一间隙壁材料层306，使所述牺牲层308的表面和所述侧壁上的第一间隙壁材料层306均低于所述控制栅304的顶部，以形成所述间隙壁的第一部分306A，并且使所述牺牲层308A表面呈凹面。

示例性地，在本实施例中采用低偏压等离子刻蚀工艺对所述牺牲层308和第一间隙壁材料层306进行刻蚀，以去除所述控制栅304顶部的控制栅硬掩膜层305以及所述控制栅硬掩膜层305顶部和所述控制栅304部分侧壁上的所述第一间隙壁材料层306，使所述牺牲层308的表面和所述侧壁上的第一间隙壁材料层306均低于所述控制栅304的顶部，以形成所述间隙壁的第一部分306A，并且使所述牺牲层308A表面呈凹面。

低偏压等离子刻蚀工艺由于偏压较低，等离子方向性相对较弱，因此除了对垂直方向进行刻蚀之外还对其他方向进行刻蚀，这样在刻蚀牺牲层308时，垂直方向刻蚀速度较快，其他方向速度较慢，因此使牺牲层308A表面呈凹面，同时去除了所述控制栅顶部的控制栅硬掩膜层305以及所述控制栅硬掩膜层顶部305和控制栅304部分侧壁上的所述第一间隙壁材料层306。

示例性地，在本实施例中，低偏压等离子刻蚀工艺的偏压范围为20伏～100伏

接着，在所述牺牲层308A表面，以及所述控制栅304的侧壁和顶部上形成第二间隙壁材料层309，所形成的结构如图3E所示。

第二间隙壁材料层309可以采用氧化物或氮化物等常用间隙壁材料。示例性地，在本实施例中，第二间隙壁材料层309采用氮化物，例如氮化硅，其可以通过原子层沉积方法形成或炉管工艺形成。作为示例，在本实施例中，第二间隙壁材料层309厚度为

可以理解的是，由于牺牲层308A表面形成朝向半导体衬底300弯曲的弧形界面，因此第二间隙壁材料层309表面的形状也与牺牲层308A的表面形状对应，即呈弧形状。

接着，进行刻蚀，以去除所述控制栅304顶部以及至少部分所述凹面上的所述第二间隙壁材料层309，从而形成间隙壁的第二部分309A，所形成的结构如图3F所示。

在该步骤中，可以通过合适的干法刻蚀工艺对所述第二间隙壁材料层309进行刻蚀，以去除所述第二间隙壁材料层309位于所述控制栅304顶部和至少部分所述牺牲层308A的所述凹面上的部分，保留位于所述控制栅304侧壁的部分，从而形成所述间隙壁的第二部分309A。所述间隙壁的第一部分306A和所述间隙壁的第二部分309A共同组成所述存储单元、选择栅和外围区栅极的间隙壁310。

即，在本实施例中，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分306A和第二部分309A，所述第一部分306A比第二部分309A在所述存储单元的堆叠方向上更靠近所述半导体衬底300。并且，一个所述存储单元上的所述第二部分309A的下端向相邻的一个所述存储单元凸伸，在此所述下端指的是所述第二部分309A更靠近所述半导体衬底300或所述第一部分306A的一端。示例性地，所述第二部分309A的下端呈弧形，并且所述第二部分309A的下端与第一部分306A的上端在所述堆叠方向的垂直方向上的投影重叠。

接着，去除牺牲层308A，并形成硅化物311，所形成的结构如图3G所示。

在该步骤中，可以通过合适的干法刻蚀或湿法刻蚀去除牺牲层308A。示例性地，在本实施例中，由于牺牲层308A采用氧化硅，因而可以通过氢氟酸，并以间隙壁310作为停止层，去除牺牲层308A。当然，如果牺牲层308A采用其它材料，则可以通过其他合适的方法去除。

当去除牺牲层308A后，通过沉积金属层，执行退火工艺在所述控制栅304、选择栅和外围区栅极的顶部形成硅化物311，例如镍的硅化物，从而降低栅极顶部的表面电阻，提高导电性能。

示例性地，硅化物311可以通过本领域常用方法形成，比如通过镍沉积、第一次快速热退火、湿法刻蚀、第二次热退火等步骤形成，在此不再赘述。

进一步地，当去除牺牲层308A之后，位于相邻两个所述存储单元上的间隙壁310之间形成了气隙312和填充间隔313，所述气隙312至少由相邻两个所述存储单元上的所述第一部分306A围成，所述填充间隔313至少由相邻两个所述存储单元上的所述第二部分309A围成，所述填充间隔313的底部口径在自所述填充间隔313指向气隙的堆叠方向上逐渐缩小。所述填充间隔313的底部口指的是所述填充间隔313更靠近所述半导体衬底300的一侧，由于所述第二部分309A的下端呈弧形，因此所述填充间隔313的底部口径在自所述填充间隔313指向气隙的堆叠方向上逐渐缩小，也即所述填充间隔313的底部呈逐渐封闭的趋势。

最后，形成覆盖所述半导体衬底300、存储单元和填充间隔313的层间介电层314，所形成的结构如图3H所示。

即，在所述半导体衬底300上形成层间介电层312，所述层间介电层314包围并覆盖所述存储单元、选择栅和外围区栅极，并且所述层间介电层314填充了所述存储单元之间的填充间隔313，而未填充所述存储单元之间的气隙312，使得所述存储单元之间形成空气隙。

示例性，在本实施例中，通过实施阶梯覆盖性(step cover)差的氧化物沉积工艺，形成覆盖所述存储单元、选择栅和外围区栅极的层间介电层314，并且由于所述填充间隔313的底部口径在自所述填充间隔313指向气隙的堆叠方向上逐渐缩小，当氧化物的梯覆盖性差而沉积率高时，所述层间介电层314在填充间隔313底部很快闭合，使得所述层间介电层314未填充所述存储单元之间的气隙312，其它诸如外围区栅极之间的间隙，或外围区和存储区之间的间隙由于间隙较大，则被填充满层间介电层314，以实现更好地隔离。而在存储单元之间的间隙则形成空气隙，该空气隙高度与所述气隙312高度一致，这样由于采用空气作为存储单元之间的介质层，而空气的介电层常数远小于氧化物，所以使得半导体器件的误写率显著降低。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如离子掺杂，其都包括在本实施制作方法的范围内。

可以理解的是，本实施例提出的半导体器件的制作方法，不仅可以用于制快闪存储器器件，而且可以用于制作其他类似适用于该方法的具有堆叠栅结构的器件。

本实施例提出的半导体器件的制作方法，通过在存储单元之间形成空气隙，使得原本被氧化物充满的存储区被空气隙填充，而空气的介电层常数远小于氧化物，从而使得由电容耦合效应导致的字线干扰降低，使得半导体器件的误写率显著降低，并提高了快闪存储器的循环周期/读写次数。

实施例二

本发明还提供一种半导体器件，如图4所示，该半导体器件包括：半导体衬底400，所述半导体衬底400包括存储区400A和外围区400B，在所述半导体衬底上形成有栅极介质层401，在所述半导体衬底的存储区400A上形成有若干间隔设置的存储单元，和选择栅，所述存储单元包括依次堆叠设置的浮栅402、隔离层403和控制栅404，在所述半导体衬底的外围区400B上形成有外围区栅极；在所述存储单元、选择栅和外围区栅极的顶部形成有硅化物405；在所述存储单元、选择栅和外围区栅极的侧壁上形成有间隙壁406，所述间隙壁406包括沿所述存储单元的堆叠方向依次设置的第一部分4060和第二部分4061，所述第一部分4060比第二部分4061在所述存储单元的堆叠方向上更靠近所述半导体衬底400；位于相邻两个所述存储单元上的间隙壁之间的气隙407和填充间隔408，所述气隙407至少由相邻两个所述存储单元上的所述第一部分4060围成，所述填充间隔408至少由相邻两个所述存储单元上的所述第二部分4061围成，所述填充间隔408的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小；覆盖所述半导体衬底400、存储单元和填充间隔408的层间介电层409。

其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。

进一步地，栅极介质层401、浮栅402、隔离层403和控制栅404可以采用本领域常用的材料，比如栅极介质层401采用二氧化硅，浮栅402和控制栅404可以采用诸如多晶硅等常用材料。而隔离层403则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。

间隙壁406采用氧化物好、氮化物或氮氧化物。示例性地，在本实施例中，间隙壁406采用氮化硅。一个所述存储单元上的所述第二部分4061的下端向相邻的一个所述存储单元凸伸，以使所述填充间隔408的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小。所述第二部分的下端呈弧形。所述第二部分4061的下端与第一部分4060的上端在所述堆叠方向的垂直方向上的投影重叠。

层间介电层409采用阶梯覆盖性较差的氧化物，例如等离子增强化学气相沉积氧化物(PEOX)。

本实施例的半导体器件，通过在存储单元之间形成空气隙，使得原本被氧化物充满的存储区被空气隙填充，而空气的介电层常数远小于氧化物，所以使得半导体器件的误写率显著降低。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底；位于所述半导体衬底上的若干间隔设置的存储单元，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；位于所述存储单元的侧壁上的间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，所述第一部分比第二部分在所述存储单元的堆叠方向上更靠近所述半导体衬底；位于相邻两个所述存储单元上的间隙壁之间的气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成，所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小；覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

进一步地，栅极介质层、浮栅、隔离层和控制栅可以采用本领域常用的材料，比如栅极介质层采用二氧化硅，浮栅和控制栅可以采用诸如多晶硅等常用材料。而隔离层则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。

进一步地，间隙壁采用氧化物好、氮化物或氮氧化物。示例性地，在本实施例中，间隙壁采用氮化硅。一个所述存储单元上的所述第二部分的下端向相邻的一个所述存储单元凸伸，以使所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小。所述第二部分的下端呈弧形。所述第二部分的下端与第一部分的上端在所述堆叠方向的垂直方向上的投影重叠。

进一步地，层间介电层采用阶梯覆盖性较差的氧化物，例如等离子增强化学气相沉积氧化物(PEOX)。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图5示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。

本发明实施例的电子装置，由于所包含的半导体器件的误写率显著降低，因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件，其特征在于，包括：

半导体衬底；

位于所述半导体衬底上的若干间隔设置的存储单元，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；

位于所述存储单元的侧壁上的间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，所述第一部分比第二部分在所述存储单元的堆叠方向上更靠近所述半导体衬底；

位于相邻两个所述存储单元上的间隙壁之间的气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成，所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小；

覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。

2.如权利要求1所述的半导体器件，其特征在于，相邻两个所述存储单元中，一个所述存储单元上的所述第二部分的下端向相邻的一个所述存储单元凸伸，以使所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小。

3.如权利要求2所述的半导体器件，其特征在于，所述第二部分的下端呈弧形。

4.如权利要求2所述的半导体器件，其特征在于，所述第二部分的下端与第一部分的上端在所述堆叠方向的垂直方向上的投影重叠。

5.如权利要求1所述的半导体器件，其特征在于，所述间隙壁为氮化硅。

6.一种半导体器件的制作方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成若干间隔设置的存储单元，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；

在所述存储单元的侧壁上形成间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，所述第一部分比第二部分在所述存储单元的堆叠方向上更靠近所述半导体衬底，相邻两个所述存储单元上的间隙壁之间形成有气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成，所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小；

形成覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。

7.根据权利要求6所述的半导体器件的制作方法，其特征在于，相邻两个所述存储单元中，一个所述存储单元上的所述第二部分的下端向相邻的一个所述存储单元凸伸，以使所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小。

8.如权利要求7所述的半导体器件的制作方法，其特征在于，所述第二部分的下端呈弧形。

9.如权利要求7所述的半导体器件的制作方法，其特征在于，所述第二部分的下端与第一部分的上端在所述堆叠方向的垂直方向上的投影重叠。

10.根据权利要求6-9中的任意一项所述的半导体器件的制作方法，其特征在于，在所述存储单元的侧壁上形成所述间隙壁的步骤包括：

在所述存储单元的顶部和侧壁上形成第一间隙壁材料层；

在所述半导体衬底和第一间隙壁材料层上形成牺牲层；

对所述牺牲层和第一间隙壁材料层进行刻蚀，直至所述牺牲层的表面和所述侧壁上的第一间隙壁材料层均低于所述控制栅的顶部，并且使位于相邻两个存储单元之间的牺牲层表面呈凹面，所述侧壁上剩余的所述第一间隙壁材料层形成所述第一部分；

在所述牺牲层、所述第一部分以及所述控制栅的侧壁和顶部上形成第二间隙壁材料层；

进行刻蚀，以去除所述控制栅顶部以及至少部分所述凹面上的所述第二间隙壁材料层，从而形成所述间隙壁的第二部分。

11.根据权利要求10所述的半导体器件的制作方法，其特征在于，对所述牺牲层和第一间隙壁材料层进行刻蚀采用低偏压等离子刻蚀工艺，所述低偏压等离子刻蚀工艺的偏压为20伏～100伏。

12.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述间隙壁为氮化硅。

13.根据权利要求10所述的半导体器件的制作方法，其特征在于，还包括：在所述半导体衬底上形成选择栅，在所述选择栅的侧壁上形成所述间隙壁，所述层间介电层覆盖所述选择栅上的间隙壁。

14.根据权利要求10所述的半导体器件的制作方法，其特征在于，还包括：在所述半导体衬底形成外围区栅极，在所述外围区栅极的侧壁形成所述间隙壁，所述层间介电层覆盖所述外围区栅极的间隙壁。

15.根据权利要求14所述的半导体器件的制作方法，其特征在于，在形成所述第一间隙壁材料层之后，在所述半导体衬底和第一间隙壁材料层上形成牺牲层之前还包括：

在所述半导体衬底上形成间隙壁保护层，并以所述间隙壁保护层为掩膜进行离子注入。

16.一种电子装置，其特征在于，包括如权利要求1-5中的任意一项所述的半导体器件以及与所述半导体器件相连接的电子组件。