CN102544017A - 非易失性存储器及其制造方法 - Google Patents

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Abstract

本发明涉及非易失性存储器及其制造方法。一种非易失性存储器，包括：衬底；在所述衬底上的控制栅电极；以及在所述控制栅电极和所述衬底之间的电荷存储区域。控制栅掩模图案位于所述控制栅电极上，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅。所述控制金属栅的宽度小于所述控制栅掩模图案的宽度。抗氧化间隔物位于所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处。

Description

非易失性存储器及其制造方法
技术领域
本公开涉及半导体器件及其制造方法，更具体地，涉及非易失性存储器及其制造方法。
背景技术
半导体器件由于诸如易于小型化、多功能性、低制造成本等有益特性而在电子工业中得到广泛应用。半导体器件可包括例如存储逻辑数据的存储器、执行逻辑操作的逻辑器件、包括存储元件和逻辑元件两者的混合器件、以及其他器件。
随着电子工业持续发展，对半导体器件特性的期望性能压力不断增加。例如，半导体器件被驱动为以更高速度并以更高的可靠性操作。然而，半导体器件中使用的图案的临界尺寸由于更高集成密度的持续趋势而不断减小。因此，更加难以实现以更满意的可靠性操作在更高频率的半导体器件。
发明内容
在一方面，一种非易失性存储器包括：衬底；在所述衬底上的控制栅电极，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅；在所述控制栅电极和所述衬底之间的电荷存储区；在所述控制栅电极上的控制栅掩模图案，所述控制金属栅的宽度小于所述控制栅掩模图案的宽度；以及位于所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处的抗氧化间隔物。
在一些实施例中，所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度小于所述控制栅掩模图案的宽度。
在一些实施例中，所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度等于所述控制栅掩模图案的宽度。
在一些实施例中，所述抗氧化间隔物的宽度小于所述控制金属栅的最窄部分的宽度的一半。
在一些实施例中，非易失性存储器还包括在所述控制基础栅和所述控制金属栅之间的下势垒层图案。
在一些实施例中，所述下势垒层图案的厚度小于所述控制金属栅的厚度的一半。
在一些实施例中，所述下势垒层图案的宽度小于所述控制栅掩模图案的宽度。
在一些实施例中，非易失性存储器还包括在所述控制金属栅和所述控制栅掩模图案之间的上势垒层图案。
在一些实施例中，所述上势垒层图案的厚度小于所述控制金属栅的厚度的一半。
在一些实施例中，所述上势垒层图案的宽度小于所述控制栅掩模图案的宽度。
在一些实施例中，所述控制基础栅包括下部分和上部分，其中所述上部分的宽度小于所述下部分的宽度。
在一些实施例中，所述抗氧化间隔物覆盖所述控制基础栅的上部分的顶表面和侧壁表面。
在一些实施例中，非易失性存储器还包括在所述控制栅电极上的绝缘层。
在一些实施例中，所述非易失性存储器的存储单元区域包括多个控制栅电极，且其中空气间隙存在于相邻的控制栅电极之间的绝缘层中。
在一些实施例中，所述电荷存储区包括在所述衬底上的隧穿电介质层、在所述隧穿电介质层上的浮栅以及在所述浮栅上的阻挡层。
在一些实施例中，所述浮栅和阻挡层构图为具有与所述控制基础栅的侧壁对准的侧壁。
在一些实施例中，非易失性存储器还包括在所述浮栅的侧壁上的氧化层。
在一些实施例中，所述电荷存储区包括在所述衬底上的隧穿电介质层、在所述隧穿电介质层上的电介质电荷存储层以及在所述电介质电荷存储层上的阻挡层。
在一些实施例中，所述电荷存储区包括ONO型结构。
在一些实施例中，所述电介质电荷存储层和所述阻挡层构图为具有与所述控制基础栅的侧壁对准的侧壁。
在一些实施例中，非易失性存储器还包括所述控制基础栅的侧壁上的氧化层。
在一些实施例中，所述非易失性存储器包括存储单元区域，其中所述控制栅电极和所述控制栅掩模图案位于所述存储单元区域中，且所述非易失性存储器还包括外围区域，该外围区域包括：在所述外围区域中的所述衬底上的外围栅电极，所述外围栅电极包括外围基础栅和所述外围基础栅上的外围金属栅；在所述外围栅电极上的外围栅掩模图案，所述外围金属栅的宽度小于所述外围栅掩模图案的宽度；以及位于所述外围栅掩模图案之下且在所述外围金属栅的侧壁处的抗氧化间隔物。
在一些实施例中，所述外围基础栅与所述控制基础栅是相同的材料，其中所述外围金属栅与所述控制金属栅是相同的材料，且其中在所述外围金属栅的侧壁处的所述抗氧化间隔物与在所述控制金属栅的侧壁处的所述抗氧化间隔物是相同的材料。
在一些实施例中，在外围金属栅的侧壁处的所述抗氧化间隔物的厚度大于在所述控制金属栅的侧壁处的所述抗氧化间隔物的厚度。
在一些实施例中，所述控制基础栅和所述外围下部栅中的至少一个包括下部分和上部分，其中所述上部分的宽度小于所述下部分的宽度。
在一些实施例中，所述外围金属栅还包括：外围底栅，在所述外围基础栅和所述衬底之间；外围栅电介质层，位于所述外围底栅和所述衬底之间；及层间电介质层图案，位于所述外围基础栅和所述外围底栅之间，其中所述外围金属栅通过所述外围基础栅中和所述层间电介质层图案中的开口直接接触所述外围底栅。
在一些实施例中，所述抗氧化间隔物包括氮化物。
在一些实施例中，所述抗氧化间隔物包括绝缘氮化物。
在一些实施例中，所述抗氧化间隔物包括选自硅氮化物和硅氮氧化物构成的组的材料。
在一些实施例中，所述抗氧化间隔物包括导电氮化物。
在一些实施例中，所述抗氧化间隔物包括选自金属氮化物、钛氮化物、钽氮化物和钨氮化物构成的组的材料。
在一些实施例中，所述抗氧化间隔物的高度等于所述控制金属栅的高度。
在一方面，一种非易失性存储器包括：衬底；在所述衬底上的包括金属的控制栅电极；在所述控制栅电极和所述衬底之间的电荷存储区；在所述控制栅电极上的控制栅掩模图案，所述控制金属栅的宽度小于所述控制栅掩模图案的宽度；及位于所述控制栅掩模图案和所述电荷存储区之间在所述控制金属栅的侧壁处的抗氧化间隔物。
在一些实施例中，所述控制栅电极和分别在所述控制栅电极的第一和第二侧壁处的两个抗氧化间隔物的组合宽度小于所述控制栅掩模图案的宽度。
在一些实施例中，所述控制栅电极和分别在所述控制栅电极的第一和第二侧壁处的两个抗氧化间隔物的组合宽度等于所述控制栅掩模图案的宽度。
在一些实施例中，所述抗氧化间隔物的宽度小于所述控制栅电极的最窄部分的宽度的一半。
在一些实施例中，非易失性存储器还包括在所述电荷存储区和所述控制栅电极之间的下势垒层图案。
在一些实施例中，所述下势垒层图案的厚度小于所述控制栅电极的厚度的一半。
在一些实施例中，所述下势垒层图案的宽度小于所述控制栅掩模图案的宽度。
在一些实施例中，非易失性存储器还包括在所述控制栅电极和所述控制栅掩模图案之间的上势垒层图案。
在一些实施例中，所述上势垒层图案的厚度小于所述控制栅电极的厚度的一半。
在一些实施例中，所述上势垒层图案的宽度小于所述控制栅掩模图案的宽度。
在一些实施例中，非易失性存储器还包括在所述控制栅电极上的绝缘层。
在一些实施例中，所述非易失性存储器的存储单元区域包括多个控制栅电极，且其中空气间隙存在于相邻的控制栅电极之间的绝缘层中。
在一些实施例中，所述电荷存储区域包括在所述衬底上的隧穿电介质层、在所述隧穿电介质层上的电介质电荷存储层以及在所述电介质电荷存储层上的阻挡层。
在一些实施例中，所述电荷存储区域包括ONO型结构。
在一些实施例中，所述电介质电荷存储层和所述阻挡层构图为具有与所述控制栅掩模图案的侧壁对准的侧壁。
在一些实施例中，所述非易失性存储器包括存储单元区域，其中所述控制栅电极和所述控制栅掩模图案位于所述存储单元区域中，且其中所述非易失性存储器还包括外围区域，该外围区域包括：在所述外围区域中的所述衬底上的外围栅电极；在所述外围栅电极上的外围栅掩模图案，所述外围栅电极的宽度小于所述外围栅掩模图案的宽度；以及位于所述外围栅掩模图案之下在所述外围栅电极的侧壁处的抗氧化间隔物。
在一些实施例中，所述外围栅电极与所述控制栅电极是相同的材料，且其中所述外围栅电极的侧壁处的所述抗氧化间隔物与所述控制栅电极的侧壁处的所述抗氧化间隔物是相同的材料。
在一些实施例中，在所述外围栅电极的侧壁处的所述抗氧化间隔物的厚度大于在所述控制栅电极的侧壁处的所述抗氧化间隔物的厚度。
在一些实施例中，所述外围栅电极包括位于外围下部栅上并与之直接接触的外围金属栅。
在一些实施例中，所述抗氧化间隔物包括氮化物。
在一些实施例中，所述抗氧化间隔物包括绝缘氮化物。
在一些实施例中，所述抗氧化间隔物包括选自硅氮化物和硅氮氧化物构成的组的材料。
在一些实施例中，所述抗氧化间隔物包括导电氮化物。
在一些实施例中，所述抗氧化间隔物包括选自金属氮化物、钛氮化物、钽氮化物和钨氮化物构成的组的材料。
在一些实施例中，所述抗氧化间隔物的高度等于所述控制栅电极的高度。
在一方面，一种非易失性存储器包括：衬底；在所述衬底上的控制栅电极，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅，所述控制金属栅的宽度小于所述控制基础栅的宽度；在所述控制栅电极和所述衬底之间的电荷存储区；在所述控制栅电极上的控制栅掩模图案；及位于所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处的抗氧化间隔物。
在一些实施例中，所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度小于所述控制基础栅的宽度。
在一些实施例中，所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度等于所述控制基础栅的宽度。
在一方面，一种制造非易失性存储器的方法包括：在衬底上设置电荷存储层；在所述电荷存储层上设置控制基础栅层；在所述控制基础栅层上设置控制金属栅层；在所述控制金属栅层上设置控制栅掩模图案；利用所述控制栅掩模图案作为蚀刻掩模蚀刻所述控制金属栅层和所述控制基础栅层从而形成第一控制金属栅图案和控制基础栅图案；蚀刻所述第一控制金属栅图案的侧壁从而形成第二控制金属栅图案，使得所述第二控制金属栅图案的宽度小于所述控制栅掩模图案的宽度；及在所述控制栅掩模图案和所述控制基础栅图案之间在所述第二控制金属栅图案的侧壁处设置抗氧化间隔物。
在一些实施例中，设置所述抗氧化间隔物包括：在所述第二控制金属栅图案的侧壁处和在所述第二控制金属栅图案上设置抗氧化层从而填充所述控制栅掩模图案之下的底切区域；及蚀刻所述抗氧化层从而形成所述抗氧化间隔物。
在一些实施例中，蚀刻所述抗氧化层包括利用具有优势各向异性特性的蚀刻工艺进行蚀刻。
在一些实施例中，蚀刻所述第一控制金属栅图案的所述侧壁从而形成所述第二控制金属栅图案包括利用具有优势各向同性特性的干蚀刻工艺进行蚀刻。
在一些实施例中，该方法还包括：在设置所述抗氧化间隔物之后，接着对所述控制基础栅图案的侧壁执行栅氧化工艺。
在一方面，一种制造非易失性存储器的方法包括：在衬底上设置电荷存储区域；在所述电荷存储区域上设置包括金属的控制栅电极层；在所述控制栅电极层上设置控制栅掩模图案；利用所述控制栅掩模图案作为蚀刻掩模蚀刻所述控制栅电极层从而形成第一控制栅电极图案；蚀刻所述第一控制栅电极图案的侧壁从而形成第二控制栅电极图案，使得所述第二控制栅电极图案的宽度小于所述控制栅掩模图案的宽度；及在所述控制栅掩模图案和所述电荷存储区域之间在所述第二控制栅电极图案的侧壁处设置抗氧化间隔物。
在一些实施例中，设置所述抗氧化间隔物包括：在所述第二控制栅电极图案的侧壁处和在所述第二控制栅电极图案上设置抗氧化层从而填充所述控制栅掩模图案之下的底切区域；及蚀刻所述抗氧化层从而形成所述抗氧化间隔物。
在一些实施例中，蚀刻所述抗氧化层包括利用具有优势各向异性特性的蚀刻工艺进行蚀刻。
在一些实施例中，蚀刻所述第一控制栅电极图案的所述侧壁从而形成所述第二控制栅电极图案包括利用具有优势各向同性特性的干蚀刻工艺进行蚀刻。
在一方面，一种存储系统包括：存储控制器，产生指令和寻址信号；及存储模块，包括多个存储器，所述存储模块接收所述指令和寻址信号并响应地向所述存储器中的至少一个存储数据及从所述存储器中的至少一个取回数据，其中每个存储器包括非易失性存储器，所述非易失性存储器包括：衬底；在所述衬底上的控制栅电极，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅；在所述控制栅电极和所述衬底之间的电荷存储区；在所述控制栅电极上的控制栅掩模图案，所述控制金属栅的宽度小于所述控制栅掩模图案的宽度；及在所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处的抗氧化间隔物。
附图说明
附图被包括以提供对本发明构思的进一步理解，附图包括在本说明书中并构成本说明书的一部分。附图示出本发明构思的示范性实施例，并与文字说明一起用于解释本发明构思的原理。附图中：
图1是剖视图，示出根据本发明构思一实施例的非易失性存储器；
图2是剖视图，示出根据本发明构思一实施例的非易失性存储器的修改示例；
图3是剖视图，示出根据本发明构思一实施例的非易失性存储器的另一修改示例；
图4是剖视图，示出根据本发明构思一实施例的非易失性存储器的再一修改示例；
图5是剖视图，示出根据本发明构思一实施例的非易失性存储器的又一修改示例；
图6A、6B、6C、6D、6E、6F、6G是剖视图，示出根据本发明构思一实施例的制造非易失性存储器的方法；
图7是流程图，示出形成根据本发明构思一实施例的非易失性存储器的抗氧化间隔物和栅图案的方法；
图8A、8B、8C、8D是剖视图，示出制造图5所示的非易失性存储器的方法；
图9是剖视图，示出根据本发明构思另一实施例的非易失性存储器；
图10是剖视图，示出根据本发明构思另一实施例的非易失性存储器的修改示例；
图11是剖视图，示出根据本发明构思另一实施例的非易失性存储器的另一修改示例；
图12是剖视图，示出根据本发明构思另一实施例的非易失性存储器的又一修改示例；
图13A、13B、13C、13D是剖视图，示出根据本发明构思另一实施例的制造非易失性存储器的方法；
图14是流程图，示出形成根据本发明构思另一实施例的非易失性存储器的抗氧化间隔物和栅图案的方法；
图15A、15B、15C是剖视图，示出制造图12所示的非易失性存储器的方法；
图16A是剖视图，示出根据本发明构思再一实施例的非易失性存储器；
图16B是图16A的A部分的放大视图；
图17A是剖视图，示出根据本发明构思再一实施例的非易失性存储器的修改示例；
图17B是图17A的B部分的放大视图；
图18A是剖视图，示出根据本发明构思又一实施例的非易失性存储器；
图18B是图18A的C部分的放大视图；
图19A是剖视图，示出根据本发明构思又一实施例的制造非易失性存储器的方法的修改示例；
图19B是图19A的D部分的放大视图；
图20是剖视图，示出根据本发明构思又一实施例的非易失性存储器；
图21A、21B是剖视图，示出根据本发明构思又一实施例的制造非易失性存储器的方法；
图22是剖视图，示出根据本发明构思另一实施例的非易失性存储器；
图23是剖视图，示出根据本发明构思另一实施例的非易失性存储器的修改示例；
图24是方框图，示出包括根据本发明构思构造的非易失性存储器的电子系统的示例；
图25是方框图，示出包括根据本发明构思构造的非易失性存储器的存储卡的示例。
具体实施方式
现在将参照附图更充分地描述本发明构思的实施例，附图中示出本发明的优选实施例。然而，本发明能以不同形式体现，而不应解释为局限于这里提出的实施例。贯穿说明书，相似的附图标记表示相似的元件。
将理解，尽管术语第一、第二等可以在这里用来表示各种元件，但是这些元件不应局限于这些术语。这些术语仅用于将一个元件与另一元件区别开。例如，“第一”元件可称为“第二”元件，且类似地，“第二”元件可称为“第一”元件，而不会偏离本发明构思的范围。这里使用时，术语“和/或”包括相关所列项的一个或更多的任意和全部组合。
应理解，当元件称为“在”另一元件上、“连接到”或“耦接到”另一元件时，其可以直接在另一元件上、连接或耦接到另一元件，或者可以存在居间元件。相反，当元件被称为“直接在”另一元件上、或者“直接连接到”或“直接耦接到”另一元件时，则没有居间元件存在。用于描述元件之间关系的其它用词(例如“在...之间”与“直接在...之间”，“相邻”与“直接相邻”等)应该以类似方式理解。当元件在这里称为“在”另一元件“之上”时，其可以在另一元件之上或之下，或者直接耦接到另一元件或可以存在居间元件，或者两个元件可以通过空间或间隙间隔开。
这里使用的术语用于描述特定实施例且无意限制本发明。这里使用时，单数形式“一”和“该”意在也包括复数形式，除非上下文另外地清楚描述。还将理解，当在这里使用时术语“包含”和/或“包括”指定所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其他特征、整体、步骤、操作、元件、部件和/或它们的组的存在或增加。
应理解，在说明书中，当层(或膜)称为“在”另一层或衬底上时，其可以直接在另一层或衬底上，或者也可以存在居间层。图中层和区域的尺寸为清晰起见可被放大。另外，尽管术语如第一、第二、第三等在这里用来描述本发明的各实施例中的各区域和层，这些区域和层不应被这些术语限制。这些术语仅用于将一个区域或层与另一区域或层区分开。因此，在一个实施例中称为第一层的层可在另一实施例中称为第二层。这里描述和举例的实施例包括其补充实施例。这里使用时，术语“和/或”包括相关所列项的一个或更多的任意和全部组合。相似的附图标记始终表示相似的元件。
(第一实施例)
图1是剖视图，示出根据本发明构思一实施例的非易失性存储器。
参照图1，半导体衬底100(下面称为衬底)可包括单元区域50和外围区域60。单元区域50可对应于适于存储逻辑数据的非易失性存储单元的阵列位于的区域。外围区域60可对应于构成外围电路的各元件例如外围场效应晶体管等位于的区域。衬底100可包括硅衬底、锗衬底或硅锗衬底，或者适于晶体管器件的其它衬底。然而，本发明构思不限于此。在另一示例中，衬底100可以是化合物半导体衬底。
限定有源部分ACT1和ACT2的器件隔离图案(未示出)可设置在衬底100上。在一实施例中，器件隔离图案可限定单元区域50中的第一有源部分ACT1和外围区域60中的第二有源部分ACT2。第一有源部分ACT1可对应于由器件隔离图案围绕的单元区域50中的部分衬底100。第二有源部分ACT2可对应于由器件隔离图案围绕的外围区域60中部分衬底100。第一有源部分ACT1可掺杂以第一导电类型的掺杂剂。第二有源部分ACT2可掺杂以与第一有源部分ACT1相同导电类型的掺杂剂。替代地，第二有源部分ACT2可掺杂以与第一有源部分ACT1的第一导电类型的掺杂剂不同的第二导电类型的掺杂剂。
单元栅图案CG可位于第一有源部分ACT1上。在一些实施例中，单元栅图案CG可包括在非易失性存储单元中。单元栅图案CG可包括横越第一有源部分ACT1延伸的控制栅电极137。控制栅电极137可包括彼此顺序层叠的控制基础栅120a和控制金属图案125an。单元栅图案CG还可包括设置在控制栅电极137上的第一栅掩模图案130。另外，单元栅图案CG还可包括在第一有源部分ACT1和控制栅电极137之间顺序堆叠的隧穿电介质层105、电荷存储层110a和阻挡电介质层115a。
第一栅掩模图案130可具有第一宽度W1，控制金属图案125an可具有第二宽度W2，控制基础栅120a可具有第三宽度W3。在本实施例中，控制金属图案125an的第二宽度W2可小于第一栅掩模图案130的第一宽度W1且可小于控制基础栅120a的第三宽度W3。结果，一对第一底切区域UC1可限定在控制金属图案125an的两侧。该对第一底切区域UC1可限定在第一栅掩模图案130的两个边缘区域之下。
一对第一抗氧化间隔物135a可分别设置在控制金属图案125an的两侧壁上。该对第一抗氧化间隔物135a可设置在第一栅掩模图案130的两边缘区域和控制基础栅120a的两边缘区域之间。换言之，第一抗氧化间隔物135a的底端可以位于与控制基础栅120a的上表面的水平相同的水平或比其更高的水平，第一抗氧化间隔物135a的顶端可位于与第一栅掩模图案130的下表面的水平相同的水平或比其更低的水平。该对第一抗氧化间隔物135a可与控制金属图案125an的两侧壁直接接触。根据一实施例，该对第一抗氧化间隔物135a可分别位于该对第一底切区域UC1中。在一些实施例中，该对第一抗氧化间隔物135a可限于第一底切区域UC1。
控制金属图案125an可包括具有低电阻率的金属。例如，控制金属图案125an可包括钨、铜或其它适合金属，或者它们的组合。第一抗氧化间隔物135a可包括具有优异抗氧化性的材料。例如，第一抗氧化间隔物135a可包括氮化物。根据一实施例，第一抗氧化间隔物135a可包括绝缘氮化物。例如，第一抗氧化间隔物135a可包括硅氮化物和/或硅氮氧化物等。根据另一实施例，第一抗氧化间隔物135a可包括导电氮化物。例如，第一抗氧化间隔物135a也可包括导电金属氮化物(例如钛氮化物(TiN)、钽氮化物(TaN)和/或钨氮化物(WN)等)。
控制基础栅120a可包括相对于控制金属图案125an具有蚀刻选择性的导电材料。例如，控制基础栅120a可包括掺杂以掺杂剂的半导体(例如掺杂以掺杂剂的硅、掺杂以掺杂剂的硅锗等)。根据一实施例，在控制基础栅120a包括掺杂以掺杂剂的半导体的情况下，控制基础栅120a还可包括碳。即，控制基础栅120a可包括掺杂以掺杂剂和碳的半导体。掺杂剂可以是第一导电类型的掺杂剂或第二导电类型的掺杂剂。第一导电类型的掺杂剂和第二导电类型的掺杂剂之一可以是n型掺杂剂，另一个可以是p型掺杂剂。然而，本发明构思不限于此。控制基础栅120a可包括相对于控制金属图案125an具有蚀刻选择性的另一种导电材料。根据一实施例，控制基础栅120a可包括导电氮化物(例如TiN、TaN等)和/或过渡金属(例如钛(Ti)、钽(Ta)等)。替代地，控制基础栅120a可包括掺杂以掺杂剂的半导体(或者掺杂以掺杂剂和碳的半导体)和导电的金属氮化物。替代地，控制基础栅120a也可包括掺杂以掺杂剂的半导体(或者掺杂以掺杂剂和碳的半导体)、过渡金属和导电的金属氮化物。
第一栅掩模图案130可包括相对于控制金属图案125an具有蚀刻选择性的电介质材料。进一步地，第一栅掩模图案130可包括相对于第一抗氧化间隔物135a具有蚀刻选择性的电介质材料。例如，第一栅掩模图案130可包括氧化物(例如硅氧化物等)。然而，本发明构思不限于此。在第一抗氧化间隔物135a包括导电氮化物的情况下，第一栅掩模图案130可包括硅氧化物、硅氮化物和/或硅氮氧化物以及其它适合材料。
电荷存储层110a可包括半导体材料。例如，电荷存储层110a可包括多晶硅等。在此情况下，电荷存储层110a可以是浮栅。用于存储数据的电荷可在电荷存储层110a中存储为自由电荷。电荷存储层110a可包括与控制基础栅120a的侧壁基本自对准的侧壁。电荷存储层110a可处于未掺杂状态。替代地，电荷存储层110a可处于掺杂以掺杂剂的状态。根据一实施例，电荷存储层110a可掺杂以第二导电类型的掺杂剂，该第二导电类型的掺杂剂与电荷存储层110a下面存在的第一有源部分ACT1的掺杂剂相比是不同类型的掺杂剂。第一导电类型的掺杂剂和第二导电类型的掺杂剂中，一种可以是n型掺杂剂，另一种可以是p型掺杂剂。
替代地，电荷存储层110a可掺杂有与第一有源部分ACT1的掺杂剂为相同导电类型掺杂剂的第一导电类型掺杂剂。当电荷存储层110a和第一有源部分ACT1掺杂有相同类型的掺杂剂时，存储在电荷存储层110a中的电荷可具有与电荷存储层110a中存在的多数载流子相反的类型。在此情况下，存储在电荷存储层110a中的电荷与隧穿电介质层105之间的能垒可增加，使得非易失性存储单元的数据保持特性可提高。
根据一实施例，电荷存储层110a可掺杂以碳。例如，电荷存储层110a可包括掺杂以碳的硅。例如，电荷存储层110a可包括掺杂有碳的硅。在一些实施例中，电荷存储层110a可以替代地掺杂有碳和掺杂剂。例如，电荷存储层110a可包括掺杂以碳和掺杂剂(例如第一导电类型的掺杂剂或第二导电类型的掺杂剂)的硅。
隧穿电介质层105可包括氧化物(例如硅氧化物等)和/或氮氧化物(例如硅氮氧化物等)。例如，隧穿电介质层105可包括通过对第一有源部分ACT1执行氧化工艺形成的氧化物和/或通过对第一有源部分ACT1执行氮氧化工艺形成的氮氧化物等。氮氧化工艺可包括氧化工艺和氮化工艺。
阻挡电介质层115a可包括氧化物/氮化物/氧化物(ONO)。替代地，阻挡电介质层115a可包括具有比隧穿电介质层105高的介电常数的高k电介质材料(例如，绝缘金属氧化物诸如铝氧化物、铪氧化物等，或类似物)。另外，阻挡电介质层115a可包括高k电介质材料和势垒电介质材料。势垒电介质材料可包括比高k电介质材料具有更大带隙能的电介质材料(例如硅氧化物等)。
根据一实施例，氧化物层140可设置在控制基础栅120a的两侧壁上及电荷存储层110a的两侧壁上。例如，氧化物层140可包括通过氧化控制基础栅120a的两侧壁和电荷存储层110a的两侧壁而形成的氧化物。
单元源/漏145可限定在与单元栅图案CG的两侧相邻的第一有源部分ACT1中。根据一实施例，单元源/漏145可掺杂以与第一有源部分ACT1的掺杂剂不同类型的掺杂剂(即第二导电类型的掺杂剂)。
第一栅间隔物150a可设置在单元栅图案CG的两侧壁上。根据一实施例，多个单元栅图案CG可设置在第一有源部分ACT1上。单元栅图案CG可相对彼此沿横向方向间隔开。如图1所示，根据一实施例，相邻单元栅图案CG之间的空间的至少一部分可填充以第一栅间隔物150a。例如，低于第一栅掩模图案130的下表面的至少一部分空间可填充以第一栅间隔物150a。然而，本发明构思不限于此。
第一栅间隔物150a可包括氧化物(例如硅氧化物等)。在一些实施例中，第一栅间隔物150a不包括硅氮化物。
继续参照图1，外围栅图案PG可设置在外围区域60的第二有源部分ACT2上。外围栅图案PG可包括顺序堆叠的外围栅电介质层106、外围栅电极138和第二栅掩模图案131。外围栅电极138可包括顺序堆叠的外围底栅111a、外围下部栅120b和外围金属图案125bn。
外围金属图案125bn的宽度可小于第二栅掩模图案131和外围下部栅120b的宽度。因此，一对第二底切区域UC2可分别限定在外围金属图案125bn的两侧。该对第二底切区域UC2可分别限定在第二栅掩模图案131的两个边缘区域之下。
一对第二抗氧化间隔物135b可设置在外围金属图案125bn的两侧壁上。此时，该对第二抗氧化间隔物135b可设置在第二栅掩模图案131的两边缘区域和外围下部栅120b的两边缘区域之间。第二抗氧化间隔物135b的底端可位于与外围下部栅120b的上表面的水平相同的水平或比其更高的水平。第二抗氧化间隔物135b的顶端可位于与第二栅掩模图案131的下表面的水平相同的水平或比其更低的水平。该对第二抗氧化间隔物135b可设置为与外围金属图案125bn的两侧壁直接接触。根据一实施例，该对第二抗氧化间隔物135b可分别位于该对第二底切区域UC2中。第二抗氧化间隔物135b可包括具有优异抗氧化性的材料。例如，第二抗氧化间隔物135b可由与第一抗氧化间隔物135a相同的材料相同。
第二栅掩模图案131可包括相对于外围金属图案125bn具有蚀刻选择性的电介质材料。外围下部栅120b可包括相对于外围金属图案125bn具有蚀刻选择性的导电材料。外围金属图案125bn可由与控制金属图案125an相同的材料形成。第二栅掩模图案131可由与第一栅掩模图案130相同的电介质材料形成。外围下部栅120b可由与控制基础栅120a相同的导电材料形成。
外围底栅111a可包括与电荷存储层110a相同的半导体材料。此时，外围底栅111a可通过用掺杂剂掺杂栅的材料而具有导电特性。外围下部栅120b可电连接到外围底栅111a。层间电介质图案115b可设置在外围下部栅120b和外围底栅111a之间。此时，外围下部栅120b可延伸来填充穿过层间电介质图案115b的开口117。因此，外围下部栅120b可设置为与外围底栅111a直接接触。层间电介质图案115b可由与阻挡电介质层115a相同的材料形成。
包括外围区域60中的外围栅图案PG的图案的密度可不同于包括单元区域50的单元栅图案CG的图案的密度。因此，由于例如各种负载效应(loadingeffect)，外围栅图案PG的侧壁的倾斜度可不同于单元栅图案CG的侧壁的倾斜度。更具体而言，外围栅图案PG的侧壁相对于衬底100上表面的倾斜角度可不同于单元栅图案CG的侧壁相对于衬底100上表面的倾斜角度。结果，位于控制金属图案125an的侧壁上的第一抗氧化间隔物135a的第一厚度T1可不同于位于外围金属图案125bn的侧壁上的第二抗氧化间隔物135b的第二厚度T2。第一抗氧化间隔物135a可具有与控制金属图案125an的侧壁相邻的第一内侧壁和与第一内侧壁相反的第一外侧壁。第一抗氧化间隔物135a的第一厚度T1可对应于第一抗氧化间隔物135a的第一内侧壁与第一外侧壁之间的最短距离。类似地，第二抗氧化间隔物135b可具有与外围金属图案125bn的侧壁相邻的第二内侧壁和与第二内侧壁相反的第二外侧壁。第二抗氧化间隔物135b的第二厚度T2可对应于第二抗氧化间隔物135b的第二内侧壁与第二外侧壁之间的最短距离。
根据一实施例，外围栅图案PG的侧壁的倾斜可比单元栅图案CG的侧壁的倾斜缓和。即，外围栅图案PG的侧壁相对于衬底100上表面的倾斜角度可小于单元栅图案CG的侧壁相对于衬底100上表面的倾斜角度。在此情况下，第二抗氧化间隔物135b的第二厚度T2可大于第一抗氧化间隔物135a的第一厚度T1。
根据一实施例，第一抗氧化间隔物135a的第一外侧壁可相对于第一栅掩模图案130的侧壁横向凹进。因此，控制金属图案125an的第二宽度W2可小于控制基础栅120a的第三宽度W3，或可小于第一栅掩模图案130的第一宽度W1。另外，控制金属图案125an的第二宽度W2和该对第一抗氧化间隔物135a的第一厚度T1的总和可小于控制基础栅120a的第三宽度W3，或者可小于第一栅掩模图案130的第一宽度W1。
在一些实施例中，包括这里公开的任一实施例，该对第一抗氧化间隔物135a之一的第一厚度T1可小于控制金属图案125an的最窄部分的宽度W2的一半。另外，抗氧化间隔物的高度可基本等于控制金属图案125an的高度。
根据一实施例，氧化物层140也可设置在外围下部栅120b及外围底栅111a的两侧壁上。外围源/漏148可设置在与外围栅图案PG的两侧相邻的第二有源部分ACT2中。外围源/漏148可掺杂以与第二有源部分ACT2中的掺杂剂不同类型的掺杂剂。第二栅间隔物150b可分别设置在外围栅图案PG的两侧壁上。外围源/漏148可具有包括低浓度区域146和高浓度区域147的轻掺杂漏(LDD)结构。第二栅间隔物150b可由与第一栅间隔物150a相同的材料形成。层间电介质层155可设置在包括栅间隔物150a和150b及栅图案CG和PG的衬底100的整个表面上。层间电介质层155可包括氧化物。
根据前述非易失性存储器，第一抗氧化间隔物135a的对可设置在控制金属图案125an的两侧壁上。因此，可防止控制金属图案125an在后续氧化工艺中被氧化或通过以其它方式例如在形成氧化物层140的工艺中暴露于氧而被氧化。另外，第一抗氧化间隔物135a可设置为局限于定义在第一栅掩模图案130的两个边缘区域和控制基础栅120a的两个边缘区域之间的区域。这实现了单元栅图案CG的线宽增大的最小化，否则，第一抗氧化间隔物135a的存在将导致单元栅图案CG的线宽增大。结果，可以实现具有优异可靠性并为高集成密度而优化的非易失性存储器。
此外，控制栅电极137的电阻可通过具有低电阻率特性的控制金属图案125an的材料而最小化。因此，可以实现高速操作的非易失性存储器。
类似地，由于第二抗氧化间隔物135b存在于外围金属图案125bn的两个侧壁上，所以可以防止外围金属图案125bn被氧化。另外，第二抗氧化间隔物135b可设置为限于在第二栅掩模图案131的两个边缘区域和外围下部栅120b的两个边缘区域之间。这实现了外围栅图案PG的线宽增加的最小化，否则，第二抗氧化间隔物135b的存在将导致外围栅图案PG的线宽增加。结果，外围区域60中的外围晶体管可具有优异的可靠性并可以为高集成密度而优化。此外，外围栅电极138也可包括具有低电阻率特性的外围金属图案125bn，使得外围晶体管能够高速操作。
此外，根据一实施例，第二抗氧化间隔物135b的第二厚度T2可大于第一抗氧化间隔物135a的第一厚度T1。因此，具有较窄的线宽和/或间隔的单元栅图案CG可防止控制金属图案125an被氧化，并且由于第一抗氧化间隔物135a具有较薄厚度而可维持窄的线宽和/或间隔。另外，由于第二抗氧化间隔物135b具有相对更大的厚度，所以具有相对更大宽度的外围栅图案PG可有效防止外围金属图案125bn被氧化。结果，能够实现具有优异可靠性并为高集成度而优化的非易失性存储器。
下面，将参照附图描述根据本发明构思的非易失性存储器的各种修改示例。
参照图1的实施例，在该示例中，控制金属图案125an的宽度W2和第一抗氧化间隔物135a的对的厚度T1的总和可小于控制基础栅120a的宽度W3。然而，本发明构思的实施例不限于此。如图2的示范性实施例所示，控制金属图案125an的宽度和设置在控制金属图案125an的两个侧壁上的第一抗氧化间隔物135a’的对的厚度的总和可基本等于控制基础栅120a的宽度。在此情况下，第一抗氧化间隔物135a’的外侧壁可与第一栅掩模图案130的侧壁基本自对准。在该示范性实施例中，图2的第一抗氧化间隔物135a’可由与图1的第一抗氧化间隔物135a相同的材料形成。
图3是剖视图，示出根据本发明构思一实施例的非易失性存储器的另一修改示例。
根据本修改示例，如图3所示，包括在控制栅电极137’中的控制基础栅120a’的侧壁可具有阶梯形状。具体地，控制基础栅120a’的上部分的宽度可小于控制基础栅120a的下部分的宽度。因此，控制基础栅120a’的侧壁可具有阶梯形状。在此情况下，控制基础栅120a’的上部分的宽度可基本等于第一栅掩模图案130的第一宽度W1，控制基础栅120a’的下部分的宽度可大于第一栅掩模图案130的第一宽度W1。下面的电荷存储层110a’的两个侧壁可与控制基础栅120a’的下部分的两个侧壁自对准。根据一实施例，当控制基础栅120a’的侧壁具有阶梯形状时，第一抗氧化间隔物135a’的外侧壁可与第一栅掩模图案130的侧壁基本自对准。另外，在该实施例中，第一抗氧化间隔物135a’可覆盖控制基础栅120a’的上部分的部分侧壁表面及部分顶表面。
类似地，在图3的实施例中，包括在外围栅电极138’中的外围下部栅120b’的侧壁也可具有阶梯形状。即，外围下部栅120b’的上部分的宽度可小于下部分的宽度。在此情况下，外围底栅111a’的两个侧壁可与外围下部栅120b’的下部分的两个侧壁基本自对准。
图4是剖视图，示出根据本发明构思一实施例的非易失性存储器的再一修改示例。
根据本修改示例，如图4所示，控制栅电极137中的控制基础栅120a的侧壁是平坦的，而外围栅电极138’中的外围下部栅120b’的侧壁可具有阶梯形状。在此情况下，第一抗氧化间隔物135a的外侧壁可设置为相对于第一栅掩模图案130的侧壁横向凹进。然而，本发明构思不限于此。例如，在图4的示范性实施例中，根据例如图2的实施例，第一抗氧化间隔物135a的外侧壁可替代地与第一栅掩模图案130的侧壁基本自对准。
图5是剖视图，示出根据本发明构思一实施例的非易失性存储器的又一修改示例。
参照图5，根据本修改示例，控制栅电极137a还可包括位于控制基础栅120a和控制金属图案125an之间的第一下势垒图案170a。在此情况下，控制基础栅120a可由掺杂以掺杂剂的半导体材料(例如，掺杂以掺杂剂的硅、掺杂以掺杂剂的硅锗等)和/或掺杂以掺杂剂和碳的半导体材料(例如，掺杂以掺杂剂和碳的硅、掺杂以掺杂剂和碳的硅锗等)形成。第一下势垒图案170a可由具有最小化金属原子从控制金属图案125an到控制基础栅120a中的扩散的属性的导电材料形成。例如，第一下势垒图案170a可包括导电金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物等)。此外，第一下势垒图案170a也可进一步包括设置在导电金属氮化物和控制基础栅120a之间的过渡金属(例如钛或钽等)。
第一下势垒图案170a在衬底100的顶表面的水平方向上的宽度可大于控制金属图案125an的宽度。在该情况下，第一抗氧化间隔物135a的对可设置在第一栅掩模图案130的两个边缘区域和第一下势垒图案170a的两个边缘区域之间。第一下势垒图案170a的两个侧壁可与第一栅掩模图案130的两个侧壁基本自对准。
根据一实施例，控制栅电极137a还可包括设置在控制金属图案125an和第一栅掩模图案130之间的第一上势垒图案175a。第一上势垒图案175a可由具有最小化金属原子从控制金属图案125an到第一栅掩模图案130中的扩散的属性的导电材料形成。例如，第一上势垒图案175a可包括导电金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物等)。此外，第一上势垒图案175a也可进一步包括设置在导电金属氮化物和控制金属图案125an之间的过渡金属(例如钛和/或钽等)。第一上势垒图案175a的宽度可大于控制金属图案125an的宽度。第一抗氧化间隔物135a的对可设置在第一上势垒图案175a的两个边缘区域和第一下势垒图案170a的两个边缘区域之间。另外，第一下势垒图案170a的两个侧壁可与第一栅掩模图案130的两个侧壁基本自对准。根据一实施例，第一下势垒图案170a和第一上势垒图案175a中的任何一个可以被省略。
以与单元栅图案CG类似的方式，外围区域60中的外围栅电极138a还可包括设置在外围下部栅120b和外围金属图案125bn之间的第二下势垒图案170b。第二下势垒图案170b的宽度可大于外围金属图案125bn的宽度。在该情况下，第二抗氧化间隔物135b的对可设置在第二下势垒图案170b的两个边缘区域和第二栅掩模图案131的两个边缘区域之间。第二下势垒图案170b的两个侧壁可与第二栅掩模图案131的两个侧壁基本自对准。外围栅电极138a还可包括设置在外围金属图案125bn和第二栅掩模图案131之间的第二上势垒图案175b。第二上势垒图案175b的宽度可大于外围金属图案125bn的宽度。在此情况下，第二抗氧化间隔物135b的对可设置在第二上势垒图案175b的两个边缘区域和第二下势垒图案170b的两个边缘区域之间。第二下势垒图案170b可由与第一下势垒图案170a相同的导电材料形成，第二上势垒图案175b可由与第一上势垒图案175a相同的导电材料形成。根据一实施例，第二下势垒图案170b和第二上势垒图案175b中的任何一个可以被省略。
在本发明构思的各种实施例中，第一和第二下势垒图案170a和170b和/或第一和第二上势垒图案175a和175b可应用于这里描述的非易失性存储器实施例的任何一个，包括图1至图4的实施例。
在一些实施例中，包括这里描述的任何实施例，下势垒图案170a的厚度可小于控制金属图案125an的厚度的一半。类似地，上势垒图案175a的厚度可小于控制金属图案125an的厚度的一半。
根据一实施例，空气间隙157可在相邻的单元栅图案CG之间的位置处设置在栅间隔物层150a中或层间电介质层155中。随着相邻的单元栅图案CG之间的间距变窄，可以形成空气间隙157。第一栅间隔物150a可以覆盖空气间隙157。空气间隙157具有比氧化物低的介电常数。结果，相邻单元栅图案CG之间的寄生静电电容特性可最小化，从而可以实现具有优异可靠性的非易失性存储器。在其它实施例中，空气间隙157也可形成在图1至4的非易失性存储器中包括的相邻的单元栅图案CG之间。
接着，将参照附图描述根据本发明构思一实施例的制造非易失性存储器的方法。
图6A至6G是剖视图，示出根据本发明构思一实施例的制造非易失性存储器的方法，图7是流程图，示出形成根据本发明构思一实施例的非易失性存储器的抗氧化间隔物和栅图案的方法。
参照图6A，可准备包括单元区域50和外围区域60的衬底100。可限定单元区域50中的第一有源部分ACT1和外围区域60中的第二有源部分ACT2。隧穿电介质层105和第一半导体图案110可顺序形成在第一有源部分ACT1上。外围栅电介质层106和第二半导体图案111可顺序形成在第二有源部分ACT2上。第一有源部分ACT1和第二有源部分ACT2可通过形成在衬底100上的器件隔离图案(未示出)限定。第一半导体图案110可以以自对准方式形成在第一有源部分ACT1处，第二半导体图案111可以以自对准方式形成在第二有源部分ACT2处。
例如，隧穿电介质层105可形成在单元区域50的衬底100上。外围栅电介质层106可形成在外围区域60的衬底100上。隧穿电介质层105和外围栅电介质层106可同时形成。替代地，隧穿电介质层105和外围栅电介质层106可顺序形成。半导体层和硬掩模层可顺序形成在具有电介质层105和106的衬底100的整个表面上。通过连续构图硬掩模层、半导体层、电介质层105和106以及衬底100，可形成限定第一有源部分ACT1和第二有源部分ACT2的相对位置的沟槽(未示出)。此时，第一半导体图案110和第一硬掩模图案(未示出)可顺序形成在第一有源部分ACT1上的隧穿电介质层105上，第二半导体图案111和第二硬掩模图案(未示出)可顺序形成在第二有源部分ACT2上的外围栅电介质层106上。因此，第一半导体图案110和第二半导体图案111可分别以自对准方式形成到第一有源部分ACT1和第二有源部分ACT2。然后，可以形成填充沟槽的器件隔离图案(未示出)。然后，可以去除第一和第二硬掩模图案。
第二半导体图案111可通过掺杂以掺杂剂而制成为导电的。第一半导体图案110可以为未掺杂态或掺杂以掺杂剂和/或碳的状态。当第一和第二半导体图案110和111掺杂以相同类型的掺杂剂时，半导体层可通过原位方法掺杂。替代地，当第一半导体图案110处于未掺杂状态或掺杂以与第二半导体图案111不同类型的掺杂剂时，可以对半导体层执行选择性掺杂方法。
然而，本发明构思的实施例不限于此。第一和第二半导体图案110和111可通过其它方法形成。
参照图6B，阻挡电介质层115可形成在具有第一和第二半导体图案110和111的衬底100上。暴露第二半导体图案111的开口117可通过构图外围区域60中的阻挡电介质层115而形成。然后，基础导电层120和金属层125可顺序形成在衬底100的整个表面上。外围区域60中的基础导电层120可填充开口117从而与第二半导体图案111接触。
栅掩模层形成在金属层125上。单元区域50中的第一栅掩模图案130和外围区域60中的第二栅掩模图案131可通过构图栅掩模层而形成。栅掩模层可包括相对于金属层125、基础导电层120和半导体图案110和111具有蚀刻选择性的电介质材料。例如，栅掩模层可由氧化物层形成。
参照图6C，单元区域50中的控制金属图案125a和外围区域60中的外围金属图案125b可通过利用第一和第二栅掩模图案130和131作为蚀刻掩模来蚀刻金属层125而形成。金属层125可通过具有优势各向异性特性的第一干蚀刻工艺来蚀刻。基础导电层120可在控制和外围金属图案125a和125b的两侧被暴露。
根据一实施例，由于单元区域50和外围区域60之间的图案密度差异等，所得到的控制金属图案125a和第一栅掩模图案130的侧壁的倾斜程度可与外围金属图案125b和第二栅掩模图案131的侧壁的倾斜程度不同。例如，堆叠在外围区域60中的图案125b和131的侧壁与堆叠在单元区域50中的图案125a和130的侧壁的倾斜程度相比可倾向于更缓和的程度。即，堆叠在外围区域60中的图案125b和131的侧壁与衬底100的上表面之间的倾斜角度可小于堆叠在单元区域50中的图案125a和130的侧壁与衬底100的上表面之间的倾斜角度。
参照图6D，控制金属图案125a的两个侧壁和外围金属图案125b的两个侧壁沿横向方向被蚀刻。结果，一对第一底切区域UC1可形成在横向蚀刻的控制金属图案125an的两侧。此外，一对第二底切区域UC2可形成在横向蚀刻的外围金属图案125bn的两侧。该对第一底切区域UC1可分别形成在第一栅掩模图案130的两个边缘区域之下，该对第二底切区域UC2可分别形成在第二栅掩模图案131的边缘区域之下。以此方式，底切区域UC1、UC2相对于位于它们上方的栅掩模图案130、131的外边缘沿横向方向凹进。
根据一实施例，控制和外围金属图案125a和125b的侧壁可利用反应干蚀刻工艺沿横向方向蚀刻。反应干蚀刻可具有优势的各向同性。结果，控制和外围金属图案125a和125b的两个侧壁可沿横向方向被蚀刻。例如，反应干蚀刻工艺的反偏压(back bias)可以减小，或者反应干蚀刻工艺的蚀刻气体中的基团成分可以增加。替代地，控制和外围金属图案125a和125b的两个侧壁可通过湿法蚀刻工艺蚀刻。
参照图6E，抗氧化层135可沉积在具有底切或凹进的区域UC1和UC2的衬底100上。在各种实施例中，抗氧化层135可通过化学气相沉积工艺或原子层沉积工艺沉积，或通过其它适合工艺沉积。抗氧化层135可部分或完全填充底切区域UC1和UC2。
根据一实施例，如上所述，由于侧壁倾斜程度的差异，抗氧化层135在层叠于单元区域50中的图案125an和130的侧壁上的沉积厚度可不同于抗氧化层135在层叠于外围区域60中的图案125bn和131的侧壁上的沉积厚度。例如，当层叠于外围区域60中的图案125bn和131的侧壁比层叠于单元区域50中的图案125an和130的侧壁具有更缓和的倾斜角度时，抗氧化层135在层叠于外围区域60中的图案125bn和131的侧壁上的沉积厚度可大于抗氧化层135在层叠于单元区域50中的图案125an和130的侧壁上的沉积厚度。栅掩模图案130和131及基础导电层120的上表面上的抗氧化层135可厚于图案125an、130、125bn和131的侧壁上的抗氧化层135。
下面，将参照图7的流程图详细描述形成抗氧化层和栅图案的方法。
参照图6E、6F和7，在操作S300，在栅掩模图案130和131两侧的基础导电层120可通过蚀刻抗氧化层135而暴露。此时，第一抗氧化间隔物135a可形成在第一底切区域UC1中，第二抗氧化间隔物135b可形成在第二底切区域UC2中。抗氧化层135可通过具有优势各向异性的第二干蚀刻工艺被蚀刻。第二干蚀刻工艺可包括优势的各向异性蚀刻成分和弱的各向同性蚀刻成分。栅掩模图案130和131以及基础导电层120上的抗氧化层135通过第二干蚀刻工艺的优势各向异性蚀刻成分被蚀刻，使得栅掩模图案130和131和基础导电层120的上表面可被暴露。栅掩模图案130和131的侧壁上的抗氧化层135可通过第二干蚀刻工艺的弱各向同性蚀刻成分被蚀刻。
根据一实施例，就在第二干蚀刻工艺的执行之后，第一和第二抗氧化间隔物135a和135b的一些部分可设置在底切区域UC1和UC2之外。例如，第一和第二抗氧化间隔物135a和135b的一些部分可延伸为设置在栅掩模图案130和131的侧壁的至少一部分上。
根据另一实施例，就在第二干蚀刻工艺的执行之后，第一和第二抗氧化间隔物135a和135b中的至少一个可以受限地形成在底切区域UC1和/或UC2中。例如，当层叠在外围区域60中的图案125bn和131的侧壁上的抗氧化层135厚于层叠在单元区域50中的图案125an和130的侧壁上的抗氧化层135时，第一抗氧化间隔物135a可以受限地形成在第一底切区域UC1中，第二抗氧化间隔物135b的一部分也可设置为超过第二底切区域UC2。替代地，就在第二干蚀刻工艺的执行之后，全部第一和第二抗氧化间隔物135a和135b都可以受限地形成在底切区域UC1和UC2中。
在操作S302中，暴露的基础导电层120、阻挡电介质层115以及半导体图案110和111可利用栅掩模图案130和131作为蚀刻掩模被连续蚀刻。因此，可形成顺序层叠在第一有源区域ACT1上的电荷存储层110a、构图的阻挡电介质层115a和控制基础栅120a。此外，可形成顺序层叠在第二有源区域ACT2上的外围底栅111a、层间电介质图案115b和外围下部栅120b。层间电介质图案115b可包括开口117。因此，外围下部栅120b可电连接到外围底栅111a。
基础导电层120、阻挡电介质层115以及半导体图案110和111可通过第三干蚀刻工艺被蚀刻。根据一实施例，第三干蚀刻工艺可包括第一子蚀刻工艺、第二子蚀刻工艺和第三子蚀刻工艺。基础导电层120可通过第一子蚀刻工艺蚀刻，阻挡电介质层115可通过第二子蚀刻工艺蚀刻。半导体图案110和111可通过第三子蚀刻工艺蚀刻。根据一实施例，第一、第二和第三子蚀刻工艺的蚀刻配方(etching recipe)可彼此不同。
第三干蚀刻工艺可具有优势各向异性蚀刻成分和弱各向同性蚀刻成分。换言之，第一、第二和第三子蚀刻工艺中的每个可具有优势各向异性蚀刻成分和弱各向同性蚀刻成分。如上所述，就在第二干蚀刻工艺之后，第一和第二抗氧化间隔物135a和135b的一些部分可延伸超过第一和第二底切区域UC1和UC2。在此情况下，在执行第三干蚀刻工艺之后，继续位于底切区域UC1和UC2之外的第一和第二抗氧化间隔物135a和135b的那些残留部分可通过第三干蚀刻被去除。因此，在第三干蚀刻工艺之后，第一和第二抗氧化间隔物135a和135b于是受限地形成在，或者换言之唯独地形成在第一和第二底切区域UC1和UC2中。
当就在第二干蚀刻工艺的执行之后第一和第二抗氧化间隔物135a和135b中的至少一个受限地形成在底切区域UC1和/或UC2中时，由于第三干蚀刻工艺的弱各向同性蚀刻成分，受限的抗氧化间隔物135a和/或135b的外侧壁也可相对于栅掩模图案130和/或131的侧壁横向凹进。根据一实施例，在第三干蚀刻工艺的执行之后，由于部分抗氧化层135的厚度减小，第一抗氧化间隔物135a的外侧壁可相对于第一栅掩模图案130的侧壁在横向方向上凹进。
然而，本发明构思不限于此。例如，根据一实施例，第一和第二抗氧化间隔物135a和135b中的至少一个的部分可保持设置在底切区域UC1和/或UC2之外，即使在执行第三干蚀刻工艺之后。
在执行前述操作S302之后，可在操作S304中对基板100执行清洁工艺。在执行第三干蚀刻工艺之后第一和第二抗氧化间隔物135a和135b中的至少一个的部分保持设置在底切区域UC1和/或UC2之外的情况下，这些部分可通过清洁工艺去除。结果，就在执行操作S300、操作S302或操作S304之后，第一和第二抗氧化间隔物135a和135b受限地形成在第一和第二底切区域UC1和UC2中，从而第一和第二抗氧化间隔物135a、135b仅位于那些区域UC1、UC2中。
参照图6G和7，在执行操作S304的清洁工艺之后，可在操作S306中对基板100执行栅氧化工艺。结果，氧化物层140可形成在控制基础栅120a、电荷存储层110a、外围下部栅120b和外围底栅111a的两侧壁上。栅120a、120b和111a及电荷存储层110a的被蚀刻的侧壁可通过栅氧化工艺修整。栅氧化工艺可在氧源气体环境中执行。例如，栅氧化工艺的氧源气体可包括氧(O2)、一氧化氮(NO)、水蒸汽(H2O)和/或氧化氮(N2O)等。栅氧化工艺的工艺温度可在约300℃至约900℃的范围。
根据前述方法，在操作S306中执行栅氧化工艺期间，控制金属图案125an和外围金属图案125bn通过第一和第二抗氧化间隔物135a和135b而被保护免于氧化。因此，通过使金属图案125an和125bn的氧化最小化，可以实现具有优异可靠性的非易失性存储器。
如果金属图案125an和125bn通过栅氧化工艺被氧化，则可发生各种问题，诸如氧化物的异常生长等，使得非易失性存储器的可靠性受到不利影响。然而，根据本发明构思的实施例，第一和第二抗氧化间隔物135a和135b用于在后面的栅氧化工艺期间保护金属图案125an和125bn，从而实现具有优异可靠性的非易失性存储器。
另外，第一和第二抗氧化间隔物135a和135b受限地形成在第一和第二底切或凹进区域UC1和UC2中。因此，可以最小化增加栅图案宽度等现象。结果，可以实现为高集成密度优化的非易失性存储器。
继续参照图6G，单元源/漏145可形成在第一栅掩模图案130两侧的第一有源区域ACT1中。外围源/漏的低浓度区域146可形成在第二栅掩模图案131两侧的第二有源区域ACT2中。单元源/漏145和低浓度区域146可同时形成，或与顺序无关地依次形成。
接着，可形成栅间隔物层，然后可对栅间隔物层执行回蚀刻工艺，从而可形成图1的第一和第二栅间隔物150a和150b。接着，利用外围栅图案PG和第二栅间隔物150b作为掩模，通过在第二有源区域ACT2中提供掺杂剂可形成图1的高浓度区域147。因此，可以形成图1的外围源/漏148。接着，层间电介质层155可形成在衬底100的整个表面上。因此，可以实现图1的非易失性存储器。
同时，制造图2至4所示的非易失性存储器的方法类似于参照图6A至6G和7描述的方法。图2至4的非易失性存储器可通过调整图6E的抗氧化层135的厚度实现。
例如，在图6E中，当层叠在单元区域50中的图案125an和130的侧壁上的抗氧化层135的厚度可基本等于层叠在外围区域60中的图案125bn和131的侧壁上的抗氧化层135的厚度时，可以实现图2所示的非易失性存储器。
在图6E中，位于层叠在单元区域50中的图案125an和130及层叠在外围区域60中的图案125bn和131的侧壁上的抗氧化层135可以足够厚。在此情况下，当图7的操作S302可以执行时，设置在底切区域UC1和UC2之外的第一和第二抗氧化间隔物135a和135b的一些部分可用作蚀刻掩模。因此，如图3所示，控制基础栅120a’和外围下部栅120b’的侧壁可形成阶梯形状。在此情况下，抗氧化间隔物135a和135b的位于底切区域UC1和UC2之外的部分可就在图7的操作S302或操作S304之后被去除。因此，抗氧化间隔物135a和135b可受限地形成在底切区域UC1和UC2中。
在图6E中，由于第一和第二栅掩模图案130、131的侧壁的倾斜程度的差异，第一栅掩模图案130的侧壁上的抗氧化层135的厚度可小于第二栅掩模图案131的侧壁上的抗氧化层135的厚度。另外，第二栅掩模图案131的侧壁上的抗氧化层135的厚度可以足够厚。在此情况下，如图4所示，控制基础栅120a的侧壁可以平坦，外围下部栅120b’的侧壁可以形成为阶梯形状。在此情况下，第二抗氧化间隔物135b的位于第二底切区域UC2之外的部分在图7的操作S302或操作S304之后可被去除。因此，第二抗氧化间隔物135b可受限地形成在第二底切区域UC2中。
下面，将参照附图描述制造图5所示的非易失性存储器的方法。
图8A至8D是剖视图，示出制造图5所示的非易失性存储器的方法。
参照图8A，形成基础导电层120之后，下势垒层170、金属层125和上势垒层175可顺序形成。第一栅掩模图案130可形成在单元区域50的上势垒层175上，第二栅掩模图案131可形成在外围区域60的上势垒层175上。根据一实施例，下势垒层170和上势垒层175中的任一个可以被省略。在下面的描述中，为简化说明，将描述下和上势垒层170和175二者都形成的情形。
参照图8B，上势垒层175、金属层125和下势垒层170可通过利用第一和第二栅掩模图案130和131作为蚀刻掩模而被蚀刻。因此，可以形成层叠在第一栅掩模图案130之下的第一下势垒图案170a、控制金属图案125a和第一上势垒图案175a。此外，可以形成层叠在第二栅掩模图案131之下的第二下势垒图案170b、外围金属图案125b和第二上势垒图案175b。
参照图8C，关于衬底的水平延伸方向，控制金属图案125a和外围金属图案125b的侧壁沿横向方向被蚀刻。因此，第一底切区域UC1形成在横向蚀刻的控制金属图案125an的两侧，第二底切区域UC2形成在横向蚀刻的外围金属图案125bn的两侧。控制和外围金属图案125a和125b可按照这里参照图6D描述的方法被横向蚀刻。
如参照图5所描述的那样，下和上势垒图案170a、170b、175a和175b可具有相对于金属图案125a和125b的蚀刻选择性。因此，第一底切区域UC1可形成在第一下和上势垒图案170a和175a之间，第二底切区域UC2可形成在第二下和上势垒图案170b和175b之间。
然后，可顺序执行参照图6E、6F、7和6G、以及图7的操作S300、S302、S304和S306描述的抗氧化层的形成工艺。因此，如图8D所示，第一和第二抗氧化间隔物135a和135b可形成在第一和第二底切区域UC1和UC2中。另外，可以形成顺序层叠在第一下势垒图案170a之下的电荷存储层110a、构图的阻挡电介质层115a和控制基础栅120a。可以形成顺序层叠在第二下势垒图案170b之下的外围底栅111a、层间电介质图案115b和外围下部栅120b。氧化物层140可形成在栅120a、120b和111a及电荷存储层110a的侧壁上。后续工艺可利用与参照图6G和7描述的相同方法形成。
(第二实施例)
图9是剖视图，示出根据本发明构思另一实施例的非易失性存储器。
参照图9，器件隔离图案(未示出)形成在包括单元和外围区域50和60的衬底100处，从而可以限定单元区域50中的第一有源部分ACT1和外围区域60中的第二有源部分ACT2。单元栅图案CG可设置在第一有源部分ACT1上，外围栅图案PG可设置在第二有源部分ACT2上。
单元栅图案CG可包括横越第一有源部分ACT1延伸的控制栅电极237。另外，单元栅图案CG还可包括设置在控制栅电极237上的第一栅掩模图案230。此外，单元栅图案CG可包括在控制栅电极237之下顺序层叠的隧穿电介质层205、电荷存储层210和阻挡电介质层215。外围栅图案PG可包括横越第二有源部分ACT2延伸的外围栅电极238。另外，外围栅图案PG还可包括设置在外围栅电极238上的第二栅掩模图案231、以及设置在外围栅电极238和第二有源部分ACT2之间的外围栅电介质层217。
控制栅电极237可包括顺序层叠的控制基础栅220a和控制金属图案225an。控制金属图案225an的宽度可小于第一栅掩模图案230的宽度且小于控制基础栅220a的宽度。结果，一对第一底切区域UC1可限定在控制金属图案225an的两侧。一对第一抗氧化间隔物235a分别设置在控制金属图案225an的两侧壁上。该对第一抗氧化间隔物235a可设置在第一栅掩模图案230的两边缘区域和控制基础栅220a的两边缘区域之间。第一抗氧化间隔物235a可受限地设置在，或换言之位于第一底切区域UC1内。
外围栅电极238可包括顺序层叠的外围下部栅220b和外围金属图案225bn。根据本实施例，外围下部栅220b可直接设置在外围栅电介质层217上。外围金属图案225bn的宽度可小于第二栅掩模图案231和外围下部栅220b的宽度。因此，一对第二底切区域UC2可分别限定在外围金属图案225bn的两侧。一对第二抗氧化间隔物235b可分别设置在外围金属图案225bn的两个侧壁上。该对第二抗氧化间隔物235b可设置在第二栅掩模图案231的两边缘区域和外围下部栅220b的两边缘区域之间。第二抗氧化间隔物235b可受限地设置在或换言之位于第二底切区域UC2内。
根据一实施例，位于控制金属图案225an的侧壁处的第一抗氧化间隔物235a的厚度可不同于位于外围金属图案225bn的侧壁处的第二抗氧化间隔物235b的厚度。例如，第二抗氧化间隔物235b的厚度可厚于第一抗氧化间隔物235a的厚度。与第二抗氧化间隔物相对于第二栅掩模图案231的侧壁的凹进量相比，第一抗氧化间隔物235a的外侧壁可相对于第一栅掩模图案230的侧壁沿横向方向更大程度地凹进。
控制金属图案225an可包括具有低电阻率的金属。例如，控制金属图案225an可包括钨、铜、其他适合金属、或者它们的组合。第一栅掩模图案230可包括相对于控制金属图案225an和控制基础栅220a具有蚀刻选择性的电介质材料。例如，第一栅掩模图案230可包括氧化物。控制基础栅220a可包括相对于控制金属图案225an具有蚀刻选择性的导电材料。另外，控制基础栅220a可包括具有特定功函数的导电材料。根据一实施例，第二栅掩模图案231、外围金属图案225bn和外围下部栅220b可分别由与第一栅掩模图案230、控制金属图案225an和控制基础栅220a相同的材料形成。第一和第二抗氧化间隔物235a和235b可由与图1的第一和第二抗氧化间隔物135a和135b相同的材料形成。
隧穿电介质层205可包括氧化物(例如热氧化物)和/或氮氧化物等。电荷存储层210可包括具有电荷陷阱存储能力的电介质材料。例如，电荷存储层210可包括硅氮化物、包括纳米点的硅氧化物和/或绝缘金属氮化物等。纳米点可包括半导体材料和/或金属等。阻挡电介质层215可包括具有比隧穿电介质层205高的介电常数的高k材料(例如，绝缘金属氧化物诸如铝氧化物和/或铪氧化物等)。另外，阻挡电介质层215还可包括比高k材料具有更大带隙能的势垒电介质材料(例如，氧化物等)。
电荷存储层210可以以一方式包括具有电荷陷阱的电介质材料，使得电荷存储层210可连接到邻近或相邻的单元栅图案中的电荷存储层。例如，如图9所示，电荷存储层210和阻挡电介质层215横向延伸超过控制栅电极237的两侧壁，以此方式从而连续连接到相邻单元栅图案的电荷存储层及阻挡电介质层215。
根据一实施例，控制基础栅220a和阻挡电介质层215之间的能垒可通过调整控制基础栅220a的功函数而增加。例如，当根据本发明构思的实施例的非易失性存储单元是n金属氧化物半导体(n-MOS)类型时，控制基础栅220a可包括比n型硅具有更大功函数的导电材料。例如，控制基础栅220a可包括p型硅、p型硅锗、钛氮化物(TiN)、钽氮化物(TaN)、钽硅氮化物(TaSiN)和/或钨氮化物(WN)等。根据一实施例，当控制基础栅220a可包括硅或硅锗时，控制基础栅220a还可包括碳。
外围区域中的控制栅电介质层217可包括氧化物。外围区域中的控制栅电介质层217的厚度可不同于单元区域中隧穿电介质层205的厚度。
氧化物层240可设置在控制基础栅220a和外围下部栅220b的两侧壁上。氧化物层240可包括通过栅220a和220b的两个侧壁的氧化而形成的氧化物。第一栅间隔物250a可设置在单元栅图案CG的两侧壁上，第二栅间隔物250b可设置在外围栅图案PG的两侧壁上。第一和第二栅间隔物250a和250b可包括氧化物。根据一实施例，第一和第二栅间隔物250a和250b可不包括硅氮化物。
单元源/漏245区域可限定在第一栅掩模图案230两侧的第一有源部分ACT1中。根据一实施例，单元源/漏245区域可掺杂以与衬底的第一有源部分ACT1的掺杂剂不同类型的掺杂剂。替代地，单元源/漏245区域也可限定为反型层(inversion layer)，其通过施加到控制栅电极237的操作电压产生的弥散场(fringe field)形成。外围源/漏248区域可设置在第二栅掩模图案231两侧的第二有源部分ACT2中。外围源/漏248可掺杂以与衬底的第二有源部分ACT2的掺杂剂不同类型的掺杂剂。外围源/漏248可具有LDD结构。层间电介质层255可设置在衬底100的整个表面上。层间电介质层255可包括氧化物。
根据前述非易失性存储器，第一和第二抗氧化间隔物235a和235b设置在控制和外围金属图案225an和225bn的两侧壁上。因此，通过防止金属图案225an和225bn被氧化，可以实现具有优异可靠性的非易失性存储器。另外，第一和第二抗氧化间隔物235a和235b可受限地设置在底切区域UC1和UC2中，从而可以实现为高集成密度优化的非易失性存储器。
图10是剖视图，示出根据本发明构思另一实施例的非易失性存储器的修改示例。
参照图10，包括在控制栅电极237’中的控制基础栅220a’可具有如这里关于图3的实施例描述的阶梯形状的侧壁。在此情况下，第一抗氧化间隔物235a’可填充第一底切区域UC1。此外，包括在外围栅电极238’中的外围下部栅220b’的侧壁可具有阶梯形状。根据一实施例，例如，如这里关于图4的实施例描述的那样，控制基础栅220a’的侧壁可具有平坦形状，外围下部栅220b’的侧壁可具有阶梯形状。在图10的实施例中，第一有源部分的存储单元具有在相邻存储单元之间连续的电荷存储层210，如关于图9的实施例描述的那样。
图11是剖视图，示出根据本发明构思另一实施例的非易失性存储器的另一修改示例。
参照图11，根据本修改示例，与相邻或邻近的单元栅图案CG相关联的电荷存储层210a可通过将它们彼此分隔开而横向间隔开。类似地，相邻单元栅图案CG中的阻挡电介质层215a也可通过将它们彼此分隔开而横向间隔开。
图12是剖视图，示出根据本发明构思另一实施例的非易失性存储器的又一修改示例。
参照图12，控制栅电极237a还可包括位于控制金属图案225an和控制基础栅220a之间的第一下势垒图案270a。另外，控制栅电极237a还可包括位于第一栅掩模图案230和控制金属图案225an之间的第一上势垒图案275a。第一下和上势垒图案270a和275a的侧壁之间的宽度可大于控制金属图案225an的宽度。因此，第一抗氧化间隔物235a的对可设置在第一下势垒图案270a的两个边缘区域和第一上势垒图案275a的两个边缘区域之间。第一下和上势垒图案270a和275a可分别由与图5的第一下和上势垒图案170a和175a相同的材料形成。根据一实施例，第一下势垒图案270a和第一上势垒图案275a的任一个可被省略。在控制栅电极237包括第一下势垒图案270a的情况下，控制基础栅220a可包括掺杂的半导体材料(例如，掺杂的硅、掺杂的硅锗等)。
类似地，外围栅电极238a还可包括位于外围金属图案225bn和外围下部栅220b之间的第二下势垒图案270b，和/或位于第二栅掩模图案231和外围金属图案225bn之间的第二上势垒图案275b。第二抗氧化间隔物235b可设置在第二下势垒图案270b的两个边缘区域和第二上势垒图案275b的两个边缘区域之间。第二下和上势垒图案270b和275b可分别由与第一下和上势垒图案270a和275a相同的材料形成。
根据一实施例，空气间隙257可形成在相邻的单元栅图案CG之间。空气间隙257可以覆盖有第一栅间隔物250a。这样的空气间隙257也可形成在图9至11所示的或这里描述的其他实施例的非易失性存储器的相邻单元栅图案CG之间。
接着，将参照附图描述制造根据本实施例的非易失性存储器的方法。
图13A、13B、13C、13D是剖视图，示出制造根据本发明构思另一实施例的非易失性存储器的方法，图14是流程图，示出形成根据本发明构思另一实施例的非易失性存储器的抗氧化间隔物和栅图案的方法。
参照图13A，通过在衬底100上或衬底100中形成器件隔离图案(未示出)可限定单元区域50中的第一有源部分ACT1和外围区域60中的第二有源部分ACT2。隧穿电介质层205、电荷存储层210和阻挡电介质层215可顺序形成在第一有源部分ACT1上。外围栅电介质层217可形成在第二有源部分ACT2上。根据一实施例，隧穿电介质层205、电荷存储层210和阻挡电介质层215可顺序形成在具有第一和第二有源部分ACT1和ACT2的衬底的整个表面上。第二有源部分ACT2可通过去除外围区域60中的阻挡电介质层215、电荷存储层210和隧穿电介质层205而暴露。此时，单元区域50中的隧穿电介质层205、电荷存储层210和阻挡电介质层215可保留在衬底上。外围栅电介质层217可形成在暴露的第二有源部分ACT2上。然而，本发明构思不限于此。替代地，顺序层叠的隧穿电介质层205、电荷存储层210和阻挡电介质层215，以及外围栅电介质层217也可根据其他方法形成。
接着，可在衬底100的整个表面上形成基础导电层220和金属层225。基础导电层220可直接形成在阻挡电介质层215和外围栅电介质层217上。接着，可形成单元区域50中的金属层225上的第一栅掩模图案230和外围区域60中的金属层225上的第二栅掩模图案231。
参照图13B，控制金属图案225a和外围金属图案225b可通过利用栅掩模图案230和231作为蚀刻掩模来蚀刻金属层225而形成。金属层225可通过具有强各向异性的第一干蚀刻工艺来蚀刻。
参照图13C，控制和外围金属图案225a和225b的两个侧壁沿横向方向被蚀刻。因此，第一底切区域UC1可形成在横向蚀刻的控制金属图案225an的两侧，第二底切区域UC2可形成在横向蚀刻的外围金属图案225b的两侧，控制和外围金属图案225a和225b的两个侧壁可通过反应干蚀刻工艺被横向蚀刻。反应干蚀刻工艺可与参照图6D描述的反应蚀刻工艺相同。
接着，将参照图14的流程图具体描述形成抗氧化间隔物和栅图案的方法。
参照图13C、13D和14，在操作S310，抗氧化层沉积在具有底切区域UC1和UC2的衬底100上。抗氧化层可通过化学气相沉积工艺和/或原子层沉积工艺沉积，或通过其他适合工艺沉积。抗氧化层也可形成在底切区域UC1和UC2中。在操作S312，栅掩模图案230和231两侧的基础导电层220通过蚀刻抗氧化层而暴露。此时，第一和第二间隔物235a和235b可形成在第一和第二底切区域UC1和UC2中。栅掩模图案230和231也可通过去除栅掩模图案230和231的上表面上的抗氧化层而暴露。
在操作S314，暴露的基础导电层220可利用栅掩模图案230和231作为蚀刻掩模而被蚀刻。因此，控制基础栅220a形成在控制金属图案225an之下，外围下部栅220b形成在外围金属图案225bn之下。接着，在操作S316，可对衬底100执行清洁工艺。可形成第一和第二抗氧化间隔物235a和235b使得它们各自的位置在操作S312、操作S314和操作S316之后限于第一和第二底切区域UC1和UC2。接着，在操作S318，可对衬底100执行栅氧化工艺。因此，氧化物层240可形成在控制基础栅220a和外围下部栅220b的两个侧壁上。然后，可形成图9的外围源/漏248、栅间隔物250a和250b以及层间电介质层255。当单元源/漏245掺杂以掺杂剂时，也可以形成单元源/漏245。根据一实施例，在形成栅间隔物250a和250b之后，图12的空气间隙257也可以形成在相邻的单元栅图案CG之间。
如上面在第一实施例中所描述的那样，单元区域50中层叠的图案225an和230的侧壁的倾斜程度可不同于外围区域60中层叠的图案225bn和231的侧壁的倾斜程度。结果，单元区域50中层叠的图案225an和230的侧壁上的抗氧化层的厚度可不同于外围区域60中层叠的图案225bn和231的侧壁上的抗氧化层的厚度。因此，第一抗氧化间隔物235a的厚度可不同于第二抗氧化间隔物235b的厚度。例如，第二抗氧化间隔物235b的厚度可大于第一抗氧化间隔物235a的厚度。
根据一实施例，可调整层叠的图案225an、230、225bn和231的侧壁上的抗氧化层的厚度从而可以实现如图10所示的具有阶梯形状侧壁的控制基础栅220a’和外围下部栅220b’。
根据一实施例，在形成控制基础栅220a和外围下部栅220b之后，可以利用栅掩模图案230和231作为蚀刻掩模来蚀刻阻挡电介质层215和电荷存储层210。因此，可以实现图11所示的非易失性存储器。
现在将描述制造图12所示的非易失性存储器的方法。
图15A至15C是剖视图，示出制造图12所示的非易失性存储器的方法。
参照图13A和15A，在形成金属层225之前可在基础导电层220上形成下势垒层。金属层225可形成在基础导电层220上。上势垒层可在形成栅掩模图案230和231之前形成在金属层225上。栅掩模图案230和231可形成在上势垒层上。
上势垒层、金属层225和下势垒层可利用栅掩模图案230和231作为蚀刻掩模而被蚀刻。因此，可以形成顺序层叠在第一栅掩模图案230之下的第一下势垒图案270a、控制金属图案225a和第一上势垒图案275a。另外，可以形成顺序层叠在第二栅掩模图案231之下的第二下势垒图案270b、外围金属图案225b和第二上势垒图案275b。
参照图15B，第一和第二底切区域UC1和UC2可通过横向蚀刻控制和外围金属图案225a和225b的两个侧壁形成。此时，势垒图案270a、270b、275a和275b可具有相对于金属图案225a和225b的蚀刻选择性。因此，第一底切区域UC1可形成在第一下和上势垒图案270a和275a之间，第二底切区域UC2可形成在第二下和上势垒图案270b和275b之间。
参照图15C，接着，可以执行图14的流程图中所示的操作。因此，抗氧化间隔物235a和235b可形成在底切区域中，控制基础栅220a和外围下部栅220b可被形成。另外，氧化物层240可形成在控制基础栅220a和外围下部栅220b的两个侧壁上。然后，可形成图12的单元源/漏245、外围源/漏248、栅间隔物250a和250b以及层间电介质层255。
上述的第一实施例中公开的非易失性存储器和第二实施例中公开的非易失性存储器可实现为NOR型非易失性存储器或实现为NAND型非易失性存储器，或实现为其他类型的非易失性存储器。
(第三实施例)
在本实施例中，前述实施例中相似的附图标记指代相似的元件。
图16A是剖视图，示出根据本发明构思再一实施例的非易失性存储器，图16B是图16A的A部分的放大视图。
参照图16A和16B，在单元区域50中，第一栅掩模图案130的第一宽度W1大于控制栅电极137中的控制金属图案125an的第二宽度W2。因此，一对第一底切区域UCa可分别限定在第一栅掩模图案130的两个边缘区域之下。另外，该对第一底切区域UCa可分别限定在控制金属图案125an的两侧。
控制金属图案125an之下的控制基础栅120a可包括阻挡电介质层115a上的第一下部分和第二上部分。即，控制基础栅120a的第一部分可设置在阻挡电介质层115a和控制基础栅120a的第二部分之间，且控制基础栅120a的第一部分可宽于控制基础栅120a的第二部分。控制基础栅120a的第一部分的第三宽度W3可基本等于第一栅掩模图案130的第一宽度W1。控制基础栅120a的第二部分的第四宽度W4可小于第一栅掩模图案130的第一宽度W1。控制基础栅120a的第二上部分的第四宽度W4可大于控制金属图案125an的第二宽度W2。因此，第一底切区域UCa向下延伸从而第一底切区域UCa的下端可位于比控制金属图案125an的底表面的水平更低的水平。
更具体地，由于具有第四宽度W4的第二部分，控制基础栅120a可包括第一上表面122和第二上表面123，第二上表面123位于比第一上表面122低的水平。第一上表面122可对应于控制基础栅120a的第二部分的上表面。第二上表面123可分别对应于设置在第二部分两侧的第一部分的上表面。第一底切区域UCa的内表面可包括第一栅掩模图案130的一个边缘区域的底表面、控制金属图案125an的侧壁、控制基础栅120a的第二上部分的上表面122的一部分、控制基础栅120a的第二上部分的侧壁、以及控制基础栅120a的第一下部分的上表面123的一部分。
控制基础栅120a的第二上部分的宽度W4可大于控制金属图案125an的第二宽度W2。因此，第一底切区域UCa的内表面还可包括位于控制金属图案125an旁边的第一上表面122的一个边缘区域。图16A和16B示出控制基础栅120a的第二上部分的第一上表面122是平坦的。然而，本发明构思不限于此。根据一实施例，包括在第一底切区域UCa的内表面中的第一上表面122的边缘区域可位于比第一上表面122的中心区域低的水平。
一对第一抗氧化间隔物335a可分别设置在限定在单元栅图案CG中的该对第一底切区域UCa中。第一抗氧化间隔物335a可由与第一实施例的第一抗氧化间隔物135a相同的材料形成。该对第一抗氧化间隔物335a可覆盖控制金属图案125an的两个侧壁。另外，该对第一抗氧化间隔物335a可覆盖控制金属图案125an和控制基础栅120a之间的界面的两端。由于第一抗氧化间隔物335a覆盖控制金属图案的两个侧壁和界面的两端，所以能够最小化氧可渗透进控制金属图案125an所通过的路径。结果，第一抗氧化间隔物335a可防止由氧化工艺和/或氧化物引起的控制金属图案125an的氧化，从而能够实现具有更高可靠性的非易失性存储器。
类似地，如图16A所示，外围区域60中的外围栅电极138的外围金属图案125bn的宽度可小于第二栅掩模图案131的宽度。因此，一对第二底切区域UCb可限定在第二栅掩模图案131的两个边缘区域之下。包括在外围栅电极138中的外围下部栅120b也可包括第一部分和第二部分。外围下部栅120b的第一部分的宽度可基本等于或大于第二栅掩模图案131的宽度，外围下部栅120b的第二部分的宽度可小于第二栅掩模图案131的宽度。因此，该对第二底切区域UCb可沿向下方向延伸。即，该对第二底切区域UCb的下端可位于比外围金属图案125bn的底表面更低的水平。一对第二抗氧化间隔物335b可分别设置在该对第二底切区域UCb中。因此，该对第二抗氧化间隔物335b可覆盖外围金属图案125bn的两个侧壁，以及外围金属图案125bn和外围下部栅120b之间的界面的两端。这防止了由于后续氧化工艺和/或氧化物的存在引起外围金属图案125bn被氧化，从而提供具有更高可靠性的非易失性存储器。第二抗氧化间隔物335b可由与第一抗氧化间隔物335a相同的材料形成。
根据一实施例，第一抗氧化间隔物335a可受限地设置在第一底切区域UCa中。第二抗氧化间隔物335b可受限地设置在第二底切区域UCb中。
第一实施例的各种修改示例可应用于根据本实施例的非易失性存储器。例如，位于控制金属图案125an的侧壁处的第一抗氧化间隔物335a的厚度可不同于位于外围金属图案125bn的侧壁处的第二抗氧化间隔物335b的厚度。根据一实施例，第二抗氧化间隔物335b的厚度可大于第一抗氧化间隔物335a的厚度。
根据一实施例，第一底切区域UCa之下的控制基础栅120a的第一部分的侧壁可以以类似于控制基础栅的侧壁(见图3中的120a’)的方式具有阶梯形状。在此情况下，控制基础栅120a的第一部分的至少下部分可具有比第一栅掩模图案130的第一宽度W1更大的宽度。类似地，第二底切区域UCb之下的外围下部栅120b的第一部分的侧壁可具有阶梯形状。
根据一实施例，如图5所示，空气间隙可设置在图16A的实施例的相邻单元栅图案CG之间。
根据本实施例的底切区域UCa和UCb及抗氧化间隔物335a和335b可应用于第二实施例中描述的非易失性存储器。
下面，将参照附图描述根据一实施例的非易失性存储器的修改示例。
图17A是剖视图，示出根据本发明构思再一实施例的非易失性存储器的修改示例，图17B是图17A的B部分的放大视图。
参照图17A和17B，单元区域50中的控制栅电极137a’可包括层叠的控制基础栅120a、第一下势垒图案170a’、控制金属图案125an及第一上势垒图案175a’。第一下势垒图案170a’和第一上势垒图案175a’可分别由与前面关于图5的实施例示出和描述的第一下势垒图案170a和第一上势垒图案175a相同的材料形成。在控制栅电极137a’包括第一下势垒图案170a’的情况下，控制基础栅120a可由掺以掺杂剂的半导体(例如，掺杂以掺杂剂的硅等)、掺杂以掺杂剂和碳的半导体(例如，掺杂以掺杂剂和碳的硅)、或其它适合材料形成。
第一下势垒图案170a’的宽度Wa可小于第一栅掩模图案130的第一宽度W1。类似地，第二上势垒图案175a’的宽度Wb也可小于第一栅掩模图案130的第一宽度W1。结果，如图17B所示，限定在控制金属图案125an两侧的一对第一底切区域UCa’可沿竖直方向向下和向上延伸。第一底切区域UCa’分别限定在第一栅掩模图案130的两个边缘区域之下。第一下和上势垒图案170a’和175a’的宽度Wa和Wb可大于控制金属图案125an的第二宽度W2。
一对第一抗氧化间隔物335a可分别设置在该对第一底切区域UCa’中。该对第一抗氧化间隔物335a可覆盖控制金属图案125an的两个侧壁、控制金属图案125an和第一下势垒图案170a’之间的界面的两端、以及控制金属图案125an和第一上势垒图案175a’之间的界面的两端。此外，该对第一抗氧化间隔物335a也可覆盖第一下势垒图案170a’的两个侧壁及第一上势垒图案175a’的两个侧壁。因此，可防止控制金属图案125an被氧化。
类似地，外围区域60中的外围栅电极138a’可包括顺序层叠的外围底栅111a、外围下部栅120b、第二下势垒图案170b’、外围金属图案125bn、及第二上势垒图案175b’。这里，第二下势垒图案170b’的宽度可小于第二栅掩模图案131的宽度。第二上势垒图案175b’的宽度也可小于第二栅掩模图案131的宽度。因此，限定在外围金属图案125bn两侧的第二底切区域UCb’可沿竖直方向向下和向上延伸。第二底切区域UCb’分别限定在第二栅掩模图案131的两个边缘区域之下。第二下和上势垒图案170b’和175b’的宽度可大于外围金属图案125bn的宽度。第二下和上势垒图案170b’和175b’可分别由与第一下和上势垒图案170a’和175a’相同的材料形成。
一对第二抗氧化间隔物335b可分别设置在第二底切区域UCb’中。该对第二抗氧化间隔物335b可覆盖外围金属图案125bn的两个侧壁、外围金属图案125bn和第二下势垒图案170b’之间的界面的两端、以及外围金属图案125bn和第二上势垒图案175b’之间的界面的两端。此外，该对第二抗氧化间隔物335b可覆盖第二下势垒图案170b’的两个侧壁及第二上势垒图案175b’的两个侧壁。因此，通过该对第二抗氧化间隔物335b，可防止外围金属图案125bn的氧化。
第一实施例的上述修改示例可应用于图17A和17B的非易失性存储器，并可应用于这里描述的其它实施例。
图17A和17B中所示的底切区域UCa’和UCb’及抗氧化间隔物335a和335b也可应用于第二实施例的非易失性存储器。
下面，将描述制造根据本实施例的非易失性存储器的方法。该方法类似于参照图6A至6C描述的方法。
图18A是剖视图，示出根据本发明构思又一实施例的非易失性存储器，图18B是图18A的C部分的放大视图。
参照图6C、18A和18B，图6B的金属层125可利用第一和第二栅掩模图案130和131作为蚀刻掩模被蚀刻，由此形成单元区域50中的控制金属图案(图6C的125a)和外围区域60中的外围金属图案(图6C的125b)。可以蚀刻设置在控制和外围金属图案125a和125b两侧的基础导电层120的上部分。结果，第一突出部可限定在控制金属图案125a之下，第二突出部可限定在外围金属图案125b之下。第一突出部121可对应于基础导电层120的在控制金属图案125a之下的部分，第二突出部121可对应于基础导电层120的在外围金属图案125b之下的部分。
控制和外围金属图案125a和125b的两侧壁沿横向方向被蚀刻。此时，第一突出部121的两个侧壁和第二突出部121的两个侧壁也可在横向方向上被蚀刻。以此方式，可形成图18A所示的第一底切区域UCa和第二底切区域UCb。如图18B所示，横向蚀刻的第一突出部121的宽度可小于第一栅掩模图案130的宽度。因此，可形成图18B所示的第一底切区域UCa。类似地，横向蚀刻的第二突出部的宽度可小于第二栅掩模图案131的宽度。因此，可形成图18A所示及参照图16A描述的第二底切区域UCb。一对第一底切区域UCa可分别形成在横向蚀刻的控制金属图案125an的两侧，一对第二底切区域UCb可分别形成在横向蚀刻的外围金属图案125bn的两侧。
在用于形成底切区域UCa和UCb的蚀刻工艺期间，第一和第二突出部的蚀刻速率可小于控制和外围金属图案125a和125b的蚀刻速率。因此，如图18B所示，横向蚀刻的第一突出部121的宽度可大于横向蚀刻的控制金属图案125an的宽度。此外，横向蚀刻的第二突出部的宽度可大于横向蚀刻的外围金属图案125bn的宽度。
基础导电层120的第一和第二突出部的侧壁、以及控制和外围金属图案125a和125b的侧壁可通过反应干蚀刻或湿法蚀刻来横向蚀刻。反应干蚀刻可具有优势各向同性。
后面的制造工艺可以以与参照图6D至6G和图7描述的那些类似的方式进行。
图19A是剖视图，示出制造根据本发明构思又一实施例的非易失性存储器的方法的修改示例，图19B是图19A的D部分的放大视图。制造非易失性存储器的该方法可包括这里参照图8A和8B描述的方法。
参照图8B、19A和19B，在形成图8B所示的第一和第二下势垒图案170a和170b、控制和外围金属图案125a和125b、以及第一和第二上势垒图案175a和175b之后，控制和外围金属图案125a和125b的两个侧壁可沿横向方向被蚀刻。此时，第一和第二下势垒图案170a和170b及第一和第二上势垒图案175a和175b也可沿横向方向被蚀刻。因此，横向蚀刻的第一下和上势垒图案170a’和175b’的宽度可小于第一栅掩模图案130，横向蚀刻的第二下和上势垒图案170b’和175b’的宽度可小于第二栅掩模图案131。结果，一对第一底切区域UCa’形成在第一栅掩模图案130的两个边缘区域之下，一对第二底切区域UCb’形成在第二栅掩模图案131的两个边缘区域之下。
在用于形成底切区域UCa’和UCb’的蚀刻工艺期间，势垒图案170a、170b、175a和175b的蚀刻速率可小于控制和外围金属图案125a和125b的蚀刻速率。
随后的制造工艺可以以与参照图8D描述的那些类似的方式进行。
(第四实施例)
在本实施例中，前述实施例中的相似附图标记指代相似的元件。
图20是剖视图，示出根据本发明构思又一实施例的非易失性存储器。
参照图20，外围区域60中的外围栅电极138k可包括顺序层叠的外围底栅111a、外围下部栅120k和外围金属图案125bk。层间电介质图案116b可设置在外围底栅111a和外围下部栅120k之间。外围金属图案125bk可填充穿过外围下部栅120k和层间电介质图案115b的开口117a。结果，外围金属图案125bk可与外围下部栅120k和外围底栅111a直接接触。外围下部栅120k和外围金属图案125bk可分别由与单元区域50中的控制栅电极137中的控制基础栅120a和控制金属图案125an相同的材料层形成。一对第二抗氧化间隔物135b可分别设置在限定于外围金属图案125bk两侧的第二底切区域UC2中。
根据本实施例的非易失性存储器的外围栅电极138k可应用于第一实施例的修改示例或第三实施例非易失性存储器，或这里描述的其它实施例。
图21A和21B是剖视图，示出制造根据本发明构思又一实施例的非易失性存储器的方法。根据本实施例的制造方法可包括参照图6A描述的方法。
参照图6A和21A，阻挡电介质层115和基础导电层120可顺序形成在具有图6A的第一和第二半导体图案110和111的衬底上。
参照图21B，外围区域60中的基础导电层120和阻挡电介质层115可顺序构图从而形成暴露第二半导体图案111的开口117a。然后，填充开口117a的金属层125可形成在衬底100上。
第一栅掩模图案130可形成在单元区域50中的金属层125上，第二栅掩模图案131可形成在外围区域60中的金属层125上。后续制造工艺可以以与参照图6C至6G和图7描述的那些类似的方式执行。替代地，后续工艺可以以与参考第三实施例描述的那些类似的方式执行。
(第五实施例)
在本实施例中，将描述上述第一至第四实施例的非易失性存储器实现为NAND型非易失性存储器的示例。
图22是剖视图，示出根据本发明构思另一实施例的非易失性存储器。
参照图22，第一选择栅图案GSG和第二选择栅图案SSG可设置在限定于衬底100的单元区域50中的第一有源部分ACT1上。多个单元栅图案CG可设置在第一和第二选择栅图案GSG和SSG之间的第一有源部分ACT1上。公共源CSR可设置在第一选择栅图案GSG的一侧的第一有源部分ACT1中，公共漏CDR可设置在第二选择栅图案SSG的一侧的第一有源部分ACT1中。第一选择栅图案GSG、多个单元栅图案CG和第二选择栅图案SSG可设置在公共源CSR和公共漏CDR之间的第一有源部分ACT1中。单元源/漏145可设置在每个单元栅图案CG两侧的第一有源部分ACT1中。第一选择栅图案GSG可包括在第一选择晶体管中，单元栅图案CG可分别包括在非易失性存储单元中。第二选择栅图案SSG可包括在第二选择晶体管中。第一选择晶体管、非易失性存储单元和第二选择晶体管可构建单元串。
第一选择栅图案GSG可包括顺序层叠的第一选择栅电介质和第一选择栅电极137g。第一选择栅电极137g可包括顺序层叠的第一下部栅110g、第二下部栅120g和第三下部栅125g。另外，第一选择栅图案GSG还可包括设置在第三下部栅125g上的第一选择掩模图案。第三下部栅125g可包括与单元栅图案CG的控制金属图案相同的金属。第三下部栅125g的宽度可小于第一选择掩模图案和第二下部栅120g的宽度。因此，第一选择底切区域可限定在第三下部栅125g的两侧。一对第一选择抗氧化间隔物135g可设置在第三下部栅125g的两个侧壁上。该对第一选择抗氧化间隔物135g可受限地设置在第一选择底切区域中。第一选择层间图案可设置在第一和第二下部栅110g和120g之间。在此情况下，第二下部栅120g可通过穿过第一选择层间图案的第一选择开口连接到第一下部栅110g。
类似地，第二选择栅图案SSG可包括顺序层叠的第二选择栅电介质、第二选择栅电极137s和第二选择掩模图案。第二选择栅电极137s可包括顺序层叠的第一下部栅110s、第二下部栅120s和第三下部栅125s。第二选择栅图案SSG的第三下部栅125s可包括与控制金属图案相同的金属材料。第二选择底切区域可限定在第二选择栅图案SSG的第三下部栅125s的两侧，第二选择抗氧化间隔物135s可设置在第二选择栅图案SSG的第三下部栅125s的两个侧壁上。第二选择抗氧化间隔物135s可受限地设置在第二选择底切区域中。第二选择栅图案SSG的第一、第二和第三下部栅110s、120s和125s也可彼此电连接。
第一和第二选择栅图案GSG和SSG的第一下部栅110g和110s可包括与单元栅图案CG的电荷存储层相同的半导体材料。第二下部栅120g和120s可包括与单元栅图案CG的控制基础栅相同的材料，第三下部栅125g和125s可包括与单元栅图案CG的控制金属图案相同的金属。第一和第二选择栅图案可由与单元栅图案CG的第一栅掩模图案相同的材料形成。
包括图1所示的外围栅图案PG的外围晶体管可设置在外围区域60中。第一栅间隔物可设置在选择栅图案GSG和SSG及单元栅图案CG的两个侧壁上。此时，覆盖有栅间隔物的空气间隙157也可形成在单元栅图案CG之间。然而，本发明构思不限于此。在其它实施例中，空气间隙157不必形成。
第一层间电介质层155可设置在衬底100的整个表面上。公共源线160可通过穿过第一层间电介质层155而电连接到公共源CSR。第二层间电介质层162可设置在第一层间电介质层155和公共源线160上。第一接触插塞165可通过连续穿过单元区域50中的第二和第一层间电介质层162和155而电连接到公共漏CDR。第二接触插塞166可通过连续穿过外围区域60中的第二和第一层间电介质层162和155而电连接到外围源/漏148。位线180可通过设置在单元区域50中的第二层间电介质层162上而电连接到第一接触插塞165。互连线181可通过设置在外围区域60中的第二层间电介质层162上而电连接到第二接触插塞166。
在图22所示的实施例中，单元栅图案CG和外围栅图案PG示为图1的单元栅图案CG和外围栅图案PG。然而，本发明构思不限于此。图22的单元栅图案CG和外围栅图案PG可由这里示出和描述的实施例，包括关于图2-5、图9-12、图17A或图18A描述的实施例，的任一个单元栅图案CG和外围栅图案PG替代。在此情况下，选择栅图案GSG和SSG可与外围栅图案PG具有基本相同的形状。
图23是剖视图，示出根据本发明构思另一实施例的非易失性存储器的修改示例。
参照图23，根据该修改示例的非易失性存储器的外围栅图案PG可与图20所示的具有外围栅电极138k的外围栅图案PG具有相同形状。在此情况下，第一选择栅电极137g’的第三下部栅125g’可填充顺序穿过第二下部栅120g和第一选择层间图案的第一选择开口。因此，第一选择栅电极137g’的第三下部栅125g’可与第一选择栅电极137g’的第一下部栅110g直接接触。
类似地，第二选择栅电极137s’的第三下部栅125s’可填充顺序穿过第二下部栅120s和第二选择层间图案的第二选择开口。因此，第二选择栅电极137s’的第三下部栅125s’可与第二选择栅电极137s’的第一下部栅110s直接接触。
前述实施例中公开的非易失性存储器能够以各种类型的半导体封装实现。根据本发明构思的实施例的非易失性存储器的封装的示例可包括层叠封装(POP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中管芯(die in wafflepack)、晶圆形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOP)、窄小外形封装(SSOP)、薄小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理封装(WSP)以及其它适合的半导体封装。
根据本发明构思的实施例的非易失性存储器安装于其上的封装还可包括控制非易失性存储器的控制器和/或逻辑器件等。
图24是方框图，示出包括基于本发明构思的技术思想的非易失性存储器的电子系统的示例。
参照图24，根据本发明构思一实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器1130、接口1140以及总线1150。控制器1110、I/O器件1120、存储器1130和/或接口1140可以通过总线1150彼此互连。总线1150对应于数据传送路径。
控制器1110包括微处理器、数字信号处理器、微控制器和能够执行与上述元件类似功能的其它逻辑器件中的至少一种。I/O器件1120可以包括键板、键盘和显示器等。存储器1130可以存储数据和/或命令等。存储器1130可以包括前述实施例中公开的非易失性存储器中的至少一种。另外，存储器1130还可以包括另一类型的存储器(例如相变存储器、磁存储器、动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)等)。接口1140可用于传送数据到通讯网络和/或可以自通讯网络接收数据。接口1140可以具有有线或无线类型。例如，接口1140可以包括天线或有线/无线收发器等。尽管未示出，但是电子系统1100还可以包括高速DRAM器件和/或SRAM器件等，其是用于改善控制器1110的操作的工作存储器。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡以及可以在无线环境中发送和/或接收数据的所有电子产品。
图25是方框图，示出包括基于本发明构思的技术思想的非易失性存储器的存储卡的示例。
参考图25，根据本发明构思一实施例的存储卡1200包括存储器1210。存储器1210可以包括根据前述实施例的非易失性存储器的至少一种。另外，存储器1210还可以包括另一类型的存储器(例如，相变存储器、磁存储器、DRAM器件和/或SRAM器件等)。存储卡1200可以包括控制主机与存储器1210之间的各种数据交换的存储控制器1220。
存储控制器1220可以包括控制存储卡的总体操作的处理单元1222。此外，存储控制器1220可以包括用作处理单元1222的工作存储器的SRAM1221。此外，存储控制器1220还可以包括主机接口1223和存储器接口1225。主机接口1223可以具有存储卡1200和主机之间的数据交换协议。存储器接口1225可以连接存储控制器1220和存储器1210。此外，存储控制器1220还可以包括错误校正码(ECC)1224处理器。错误校正码1224处理器可以检测并纠正从存储器1210读出的数据中的错误。尽管未示出，但是存储卡1200还可以包括存储用于与主机连接的代码数据的只读存储器(ROM)。存储卡1200可以用于便携式存储数据卡。替代地，存储卡1200也可以实现为能替代计算机系统的硬盘的固态盘(SSD)。
根据前述非易失性存储器，第一抗氧化间隔物的对设置在控制金属图案的两个侧壁处。抗氧化间隔物防止控制金属图案在后续的栅氧化工艺中被氧化或由于后面暴露于氧化物等导致被氧化。另外，第一抗氧化间隔物的位置被约束到一区域，该区域在水平方向上定义在控制基础栅的两个边缘区域之间或在栅掩模图案的两个边缘区域之间，控制基础栅和栅掩模图案设置在控制金属图案之下和之上。这能使单元栅图案的线宽的任何增加进一步最小化。结果，可以实现具有优异可靠性以及为高集成密度而优化的非易失性存储器。另外，控制栅电极包括具有低电阻率的控制金属图案，因此实现非易失性存储器中的高速操作。
虽然已经参考本发明构思的示范性实施例特别地显示和描述了本发明构思，但是本领域普通技术人员将理解，可以在形式和细节上进行各种改变而不脱离由所附权利要求定义的本发明构思的精神和范围。因此，所公开的主题将被视为说明性而非限制性的。
本专利申请要求享有2010年12月13日提交的韩国专利申请No.10-2010-0127155的优先权，其全部内容通过引用结合于此。

Claims (70)

1.一种非易失性存储器，包括：
衬底；
在所述衬底上的控制栅电极，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅；
在所述控制栅电极和所述衬底之间的电荷存储区；
在所述控制栅电极上的控制栅掩模图案，所述控制金属栅的宽度小于所述控制栅掩模图案的宽度；以及
位于所述控制栅掩模图案和所述控制基础栅之间且在所述控制金属栅的侧壁处的抗氧化间隔物。
2.如权利要求1所述的非易失性存储器，其中所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度小于所述控制栅掩模图案的宽度。
3.如权利要求1所述的非易失性存储器，其中所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度等于所述控制栅掩模图案的宽度。
4.如权利要求1所述的非易失性存储器，其中所述抗氧化间隔物的宽度小于所述控制金属栅的最窄部分的宽度的一半。
5.如权利要求1所述的非易失性存储器，还包括在所述控制基础栅和所述控制金属栅之间的下势垒层图案。
6.如权利要求5所述的非易失性存储器，其中所述下势垒层图案的厚度小于所述控制金属栅的厚度的一半。
7.如权利要求5所述的非易失性存储器，其中所述下势垒层图案的宽度小于所述控制栅掩模图案的宽度。
8.如权利要求1所述的非易失性存储器，还包括在所述控制金属栅和所述控制栅掩模图案之间的上势垒层图案。
9.如权利要求8所述的非易失性存储器，其中所述上势垒层图案的厚度小于所述控制金属栅的厚度的一半。
10.如权利要求8所述的非易失性存储器，其中所述上势垒层图案的宽度小于所述控制栅掩模图案的宽度。
11.如权利要求1所述的非易失性存储器，其中所述控制基础栅包括下部分和上部分，其中所述上部分的宽度小于所述下部分的宽度。
12.如权利要求11所述的非易失性存储器，其中所述抗氧化间隔物覆盖所述控制基础栅的上部分的顶表面和侧壁表面。
13.如权利要求1所述的非易失性存储器，还包括在所述控制栅电极上的绝缘层。
14.如权利要求13所述的非易失性存储器，其中所述非易失性存储器的存储单元区域包括多个控制栅电极，且其中空气间隙存在于相邻的控制栅电极之间的绝缘层中。
15.如权利要求1所述的非易失性存储器，其中所述电荷存储区包括在所述衬底上的隧穿电介质层、在所述隧穿电介质层上的浮栅以及在所述浮栅上的阻挡层。
16.如权利要求15所述的非易失性存储器，其中所述浮栅和阻挡层被构图以具有与所述控制基础栅的侧壁对准的侧壁。
17.如权利要求15所述的非易失性存储器，还包括在所述浮栅的侧壁上的氧化层。
18.如权利要求1所述的非易失性存储器，其中所述电荷存储区包括在所述衬底上的隧穿电介质层、在所述隧穿电介质层上的电介质电荷存储层以及在所述电介质电荷存储层上的阻挡层。
19.如权利要求18所述的非易失性存储器，其中所述电荷存储区包括ONO型结构。
20.如权利要求18所述的非易失性存储器，其中所述电介质电荷存储层和所述阻挡层被构图以具有与所述控制基础栅的侧壁对准的侧壁。
21.如权利要求1所述的非易失性存储器，还包括在所述控制基础栅的侧壁上的氧化层。
22.如权利要求1所述的非易失性存储器，其中所述非易失性存储器包括存储单元区域，其中所述控制栅电极和所述控制栅掩模图案位于所述存储单元区域中，所述非易失性存储器还包括外围区域，所述外围区域包括：
在所述外围区域中的所述衬底上的外围栅电极，所述外围栅电极包括外围基础栅和所述外围基础栅上的外围金属栅；
在所述外围栅电极上的外围栅掩模图案，所述外围金属栅的宽度小于所述外围栅掩模图案的宽度；以及
位于所述外围栅掩模图案之下且在所述外围金属栅的侧壁处的抗氧化间隔物。
23.如权利要求22所述的非易失性存储器，其中所述外围基础栅与所述控制基础栅是相同的材料，其中所述外围金属栅与所述控制金属栅是相同的材料，且其中在所述外围金属栅的侧壁处的所述抗氧化间隔物与在所述控制金属栅的侧壁处的所述抗氧化间隔物是相同的材料。
24.如权利要求22所述的非易失性存储器，其中在所述外围金属栅的侧壁处的所述抗氧化间隔物的厚度大于在所述控制金属栅的侧壁处的所述抗氧化间隔物的厚度。
25.如权利要求22所述的非易失性存储器，其中所述控制基础栅和所述外围基础栅中的至少一个包括下部分和上部分，其中所述上部分的宽度小于所述下部分的宽度。
26.如权利要求22所述的非易失性存储器，其中所述外围栅电极还包括：
外围底栅，在所述外围基础栅和所述衬底之间；
外围栅电介质层，在所述外围底栅和所述衬底之间；以及
层间电介质层图案，在所述外围基础栅和所述外围底栅之间，
其中所述外围金属栅通过所述外围下部栅中和所述层间电介质层图案中的开口直接接触所述外围底栅。
27.如权利要求1所述的非易失性存储器，其中所述抗氧化间隔物包括氮化物。
28.如权利要求27所述的非易失性存储器，其中所述抗氧化间隔物包括绝缘氮化物。
29.如权利要求28所述的非易失性存储器，其中所述抗氧化间隔物包括选自硅氮化物和硅氮氧化物构成的组的材料。
30.如权利要求27所述的非易失性存储器，其中所述抗氧化间隔物包括导电氮化物。
31.如权利要求30所述的非易失性存储器，其中所述抗氧化间隔物包括选自钛氮化物、钽氮化物和钨氮化物构成的组的材料。
32.如权利要求1所述的非易失性存储器，其中所述抗氧化间隔物的高度等于所述控制金属栅的高度。
33.一种非易失性存储器，包括：
衬底；
在所述衬底上的包括金属的控制栅电极；
在所述控制栅电极和所述衬底之间的电荷存储区；
在所述控制栅电极上的控制栅掩模图案，所述控制栅电极的宽度小于所述控制栅掩模图案的宽度；以及
位于所述控制栅掩模图案和所述电荷存储区之间且在所述控制栅电极的侧壁处的抗氧化间隔物。
34.如权利要求33所述的非易失性存储器，其中所述控制栅电极和分别在所述控制栅电极的第一和第二侧壁处的两个抗氧化间隔物的组合宽度小于所述控制栅掩模图案的宽度。
35.如权利要求33所述的非易失性存储器，其中所述控制栅电极和分别在所述控制栅电极的第一和第二侧壁处的两个抗氧化间隔物的组合宽度等于所述控制栅掩模图案的宽度。
36.如权利要求33所述的非易失性存储器，其中所述抗氧化间隔物的宽度小于所述控制栅电极的最窄部分的宽度的一半。
37.如权利要求33所述的非易失性存储器，还包括在所述电荷存储区和所述控制栅电极之间的下势垒层图案。
38.如权利要求37所述的非易失性存储器，其中所述下势垒层图案的厚度小于所述控制栅电极的厚度的一半。
39.如权利要求37所述的非易失性存储器，其中所述下势垒层图案的宽度小于所述控制栅掩模图案的宽度。
40.如权利要求33所述的非易失性存储器，还包括在所述控制栅电极和所述控制栅掩模图案之间的上势垒层图案。
41.如权利要求40所述的非易失性存储器，其中所述上势垒层图案的厚度小于所述控制栅电极的厚度的一半。
42.如权利要求40所述的非易失性存储器，其中所述上势垒层图案的宽度小于所述控制栅掩模图案的宽度。
43.如权利要求33所述的非易失性存储器，还包括在所述控制栅电极上的绝缘层。
44.如权利要求43所述的非易失性存储器，其中所述非易失性存储器的存储单元区域包括多个控制栅电极，且其中空气间隙存在于相邻的控制栅电极之间的绝缘层中。
45.如权利要求43所述的非易失性存储器，其中所述电荷存储区包括在所述衬底上的隧穿电介质层、在所述隧穿电介质层上的电介质电荷存储层以及在所述电介质电荷存储层上的阻挡层。
46.如权利要求45所述的非易失性存储器，其中所述电荷存储区包括ONO型结构。
47.如权利要求45所述的非易失性存储器，其中所述电介质电荷存储层和所述阻挡层被构图以具有与所述控制栅掩模图案的侧壁对准的侧壁。
48.如权利要求33所述的非易失性存储器，其中所述非易失性存储器包括存储单元区域，其中所述控制栅电极和所述控制栅掩模图案位于所述存储单元区域中，且其中所述非易失性存储器还包括外围区域，所述外围区域包括：
在所述外围区域中的所述衬底上的外围栅电极；
在所述外围栅电极上的外围栅掩模图案，所述外围栅电极的宽度小于所述外围栅掩模图案的宽度；以及
在所述外围栅掩模图案之下且在所述外围栅电极的侧壁处的抗氧化间隔物。
49.如权利要求48所述的非易失性存储器，其中所述外围栅电极与所述控制栅电极是相同的材料，且其中在所述外围栅电极的侧壁处的所述抗氧化间隔物与在所述控制栅电极的侧壁处的所述抗氧化间隔物是相同的材料。
50.如权利要求48所述的非易失性存储器，其中在所述外围栅电极的侧壁处的所述抗氧化间隔物的厚度大于在所述控制栅电极的侧壁处的所述抗氧化间隔物的厚度。
51.如权利要求48所述的非易失性存储器，其中所述外围栅电极包括在外围基础栅上并与之直接接触的外围金属栅。
52.如权利要求33所述的非易失性存储器，其中所述抗氧化间隔物包括氮化物。
53.如权利要求52所述的非易失性存储器，其中所述抗氧化间隔物包括绝缘氮化物。
54.如权利要求53所述的非易失性存储器，其中所述抗氧化间隔物包括选自硅氮化物和硅氮氧化物构成的组的材料。
55.如权利要求52所述的非易失性存储器，其中所述抗氧化间隔物包括导电氮化物。
56.如权利要求55所述的非易失性存储器，其中所述抗氧化间隔物包括选自钛氮化物、钽氮化物和钨氮化物构成的组的材料。
57.如权利要求33所述的非易失性存储器，其中所述抗氧化间隔物的高度等于所述控制栅电极的高度。
58.一种非易失性存储器，包括：
衬底；
在所述衬底上的控制栅电极，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅，所述控制金属栅的宽度小于所述控制基础栅的宽度；
在所述控制栅电极和所述衬底之间的电荷存储区；
在所述控制栅电极上的控制栅掩模图案；以及
位于所述控制栅掩模图案和所述控制基础栅之间且在所述控制金属栅的侧壁处的抗氧化间隔物。
59.如权利要求58所述的非易失性存储器，其中所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度小于所述控制基础栅的宽度。
60.如权利要求58所述的非易失性存储器，其中所述控制金属栅和分别在所述控制金属栅的第一和第二侧壁处的两个抗氧化间隔物的组合宽度等于所述控制基础栅的宽度。
61.一种制造非易失性存储器的方法，包括：
在衬底上设置电荷存储层；
在所述电荷存储层上设置控制基础栅层；
在所述控制基础栅层上设置控制金属栅层；
在所述控制金属栅层上设置控制栅掩模图案；
利用所述控制栅掩模图案作为蚀刻掩模蚀刻所述控制金属栅层和所述控制基础栅层从而形成第一控制金属栅图案和控制基础栅图案；
蚀刻所述第一控制金属栅图案的侧壁从而形成第二控制金属栅图案，使得所述第二控制金属栅图案的宽度小于所述控制栅掩模图案的宽度；以及
在所述控制栅掩模图案和所述控制基础栅图案之间在所述第二控制金属栅图案的侧壁处设置抗氧化间隔物。
62.如权利要求61所述的方法，其中设置所述抗氧化间隔物包括：
在所述第二控制金属栅图案的侧壁处和在所述第二控制金属栅图案上设置抗氧化层从而填充所述控制栅掩模图案之下的底切区域；以及
蚀刻所述抗氧化层从而形成所述抗氧化间隔物。
63.如权利要求62所述的方法，其中蚀刻所述抗氧化层包括利用具有优势各向异性特性的蚀刻工艺进行蚀刻。
64.如权利要求61所述的方法，其中蚀刻所述第一控制金属栅图案的侧壁从而形成所述第二控制金属栅图案包括利用具有优势各向同性特性的干蚀刻工艺进行蚀刻。
65.如权利要求61所述的方法，在设置所述抗氧化间隔物之后，对所述控制基础栅图案的侧壁执行栅氧化工艺。
66.一种制造非易失性存储器的方法，包括：
在衬底上设置电荷存储区；
在所述电荷存储区上设置包括金属的控制栅电极层；
在所述控制栅电极层上设置控制栅掩模图案；
利用所述控制栅掩模图案作为蚀刻掩模蚀刻所述控制栅电极层从而形成第一控制栅电极图案；
蚀刻所述第一控制栅电极图案的侧壁从而形成第二控制栅电极图案，使得所述第二控制栅电极图案的宽度小于所述控制栅掩模图案的宽度；以及
在所述控制栅掩模图案和所述电荷存储区之间在所述第二控制栅电极图案的侧壁处设置抗氧化间隔物。
67.如权利要求66所述的方法，其中设置所述抗氧化间隔物包括：
在所述第二控制栅电极图案的侧壁处和在所述第二控制栅电极图案上设置抗氧化层从而填充所述控制栅掩模图案之下的底切区域；以及
蚀刻所述抗氧化层从而形成所述抗氧化间隔物。
68.如权利要求67所述的方法，其中蚀刻所述抗氧化层包括利用具有优势各向异性特性的蚀刻工艺进行蚀刻。
69.如权利要求66所述的方法，其中蚀刻所述第一控制栅电极图案的侧壁从而形成所述第二控制栅电极图案包括利用具有优势各向同性特性的干蚀刻工艺进行蚀刻。
70.一种存储系统，包括：
存储控制器，产生指令和寻址信号；以及
存储模块，包括多个存储器，所述存储模块接收所述指令和寻址信号并响应地向所述存储器中的至少一个存储数据和从所述存储器中的至少一个取回数据，
其中每个存储器包括非易失性存储器，所述非易失性存储器包括：
衬底；
在所述衬底上的控制栅电极，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅；
在所述控制栅电极和所述衬底之间的电荷存储区；
在所述控制栅电极上的控制栅掩模图案，所述控制金属栅的宽度小于所述控制栅掩模图案的宽度；以及
位于所述控制栅掩模图案和所述控制基础栅之间且在所述控制金属栅的侧壁处的抗氧化间隔物。
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