JP2015018908A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】金属汚染を抑制できる半導体装置及びその製造方法を提供する。【解決手段】半導体基板と、半導体基板上に設けられたゲート電極とを有する。ゲート電極は、導電膜、金属膜、及び第１の絶縁膜を積層して備える。ゲート電極の断面において、少なくとも金属膜は、第１の絶縁膜よりも横方向に後退しており、当該後退した部分において、金属膜の側面に接する第２の絶縁膜を有している。【選択図】図３
Description
本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置に搭載されるトランジスタにおいては、金属膜を含むゲート電極が用いられる場合がある。このゲート電極の加工工程中において、金属膜の飛散、薬液への溶解が生ずることがある。
金属膜の飛散、薬液への溶解を抑制できる半導体装置及びその製造方法を提供する。
本実施形態の半導体装置は、半導体基板と、半導体基板上に設けられたゲート電極とを有する。ゲート電極は、導電膜、金属膜、及び第１の絶縁膜を積層して備える。ゲート電極の断面において、少なくとも金属膜は、第１の絶縁膜よりも横方向に後退しており、当該後退した部分であって金属膜の側面に接して、第２の絶縁膜を有している。
（第１の実施形態）
以下、第１の実施形態に係る半導体装置として、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１〜図９を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板１０の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
以下、第１の実施形態に係る半導体装置として、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１〜図９を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板１０の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（ｍ＝２ｋ、例えばｍ＝３２）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中Ｘ方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中Ｙ方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続されている。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続されている。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続されている。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続されている。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続されている。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差している。ビット線ＢＬ０〜ＢＬｎ−１は、センスアンプ（図示せず）に接続されている。
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。なお、以下、個々のビット線ＢＬ０〜ＢＬｎ−１をビット線ＢＬと、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する。
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向に互いに離間され、Ｘ方向に延伸して並列配置されている。ビット線ＢＬはＸ方向に互いに所定の間隔で離間され、Ｙ方向に延伸して並列配置されている。
素子分離領域Ｓｂは、図中Ｙ方向に延伸して形成されている。素子分離領域Ｓｂは、トレンチ内に絶縁膜を埋め込まれて形成されるＳＴＩ（shallow trench isolation）構造を有している。この素子分離領域ＳｂはＸ方向に所定間隔で複数形成されている。素子分離領域Ｓｂにより、半導体基板の表層部に、Ｙ方向に沿って延伸形成された複数の素子領域Ｓａが、Ｘ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。
制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。
ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳのゲート電極ＳＧは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤのゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
次に、図３〜図９を参照して、第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。
図３はメモリセルトランジスタＭＴの断面構造を模式的に示す図の一例であり、図２の３−３線における断面構造を模式的に示す図の一例である。
図３において、半導体基板１０上に、複数のメモリセルゲート電極ＭＧが設けられている。半導体基板１０としては、例えば導電型がｐ型のシリコン基板を用いることができる。ｐウェルを形成した半導体基板１０を用いても良い。半導体基板１０上にはゲート絶縁膜１２が形成されている。ゲート絶縁膜１２としては、例えば熱酸化により形成したシリコン酸化膜を用いることができる。シリコン酸化膜に代えて、酸窒化膜を用いても良い。
図３はメモリセルトランジスタＭＴの断面構造を模式的に示す図の一例であり、図２の３−３線における断面構造を模式的に示す図の一例である。
図３において、半導体基板１０上に、複数のメモリセルゲート電極ＭＧが設けられている。半導体基板１０としては、例えば導電型がｐ型のシリコン基板を用いることができる。ｐウェルを形成した半導体基板１０を用いても良い。半導体基板１０上にはゲート絶縁膜１２が形成されている。ゲート絶縁膜１２としては、例えば熱酸化により形成したシリコン酸化膜を用いることができる。シリコン酸化膜に代えて、酸窒化膜を用いても良い。
メモリセルゲート電極ＭＧは、ゲート絶縁膜１２上に、フローティングゲート電極２０、電極間絶縁膜２４、コントロールゲート電極３２及び第１絶縁膜４０を積層して有している。フローティングゲート電極２０は、例えば不純物が導入されたポリシリコン膜により形成されている。不純物としては例えばボロン（Ｂ）を用いることができる。電極間絶縁膜２４は、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜により形成されている。コントロールゲート電極３２は、例えば、不純物が導入された第２ポリシリコン膜２６及び金属膜３０を順に積層した積層膜を有している。金属膜３０は幅Ｗ１を有している。第２ポリシリコン膜２６の上部は幅Ｗ１を有しており、下部は幅Ｗ２を有している。第２ポリシリコン膜２６に導入される不純物としては、例えばボロンを用いることができる。金属膜３０としては、例えばタングステン（Ｗ）を用いることができる。金属膜３０と第２ポリシリコン膜２６との間に、バリアメタル膜を設けても良い。バリアメタル膜としては、例えば窒化タングステン（ＷＮ）を用いることができる。この場合は、金属膜３０は窒化タングステン／タングステンの積層膜となる。バリアメタル膜は、第２ポリシリコン膜２６を構成するポリシリコンと、金属膜３０（例えばタングステン）との反応を防止するために用いられる。
電極間絶縁膜２４は、フローティングゲート電極２０とコントロールゲート電極３２の間に設けられている。フローティングゲート電極２０とコントロールゲート電極３２は、電極間絶縁膜２４により相互に絶縁されている。コントロールゲート電極３２上には、第１絶縁膜４０が設けられている。第１絶縁膜４０は幅Ｗ２を有している。第１絶縁膜４０としては、例えばシリコン窒化膜を用いることができる。
金属膜３０側面から第２ポリシリコン膜２６の上部側面までの幅Ｗ１を有している部分においては、後退部４８（くびれ部）が形成されている。側壁保護膜４６は、後退部４８を埋め込むように形成されている。側壁保護膜４６は、金属膜３０の側面に接して存在している。側壁保護膜４６は、第２ポリシリコン膜２６の上部の幅Ｗ１を有している領域（後退部４８）の側面に接して存在している。側壁保護膜４６は、電極間絶縁膜２４の側面には接していない。側壁保護膜４６としては、例えばシリコン酸化膜又はシリコン窒化膜を用いることができる。側壁保護膜４６によって、少なくとも金属膜３０の側面が覆われている。
金属膜３０は、第１絶縁膜４０に比較して幅方向（横方向）に後退している。金属膜３０の幅Ｗ１は、第１絶縁膜４０の幅Ｗ２より小さい。すなわち、Ｗ１＜Ｗ２の関係となっている。金属膜３０の後退幅（くびれ幅）をＷ３とすると、側壁保護膜４６の膜厚はおおよそＷ３であり、Ｗ３＝（Ｗ２−Ｗ１）／２となる。金属膜３０の幅Ｗ１に側壁保護膜４６の膜厚Ｗ３を加えた幅は、おおよそＷ２となっている。
ゲート絶縁膜１２上面、メモリセルゲート電極ＭＧ及び側壁保護膜４６の表面を覆うように第２絶縁膜４２が設けられている。第２絶縁膜４２としては、例えばシリコン酸化膜を用いることができる。第２絶縁膜４２はライナー膜として用いられる。金属膜３０の側面は、側壁保護膜４６及び第２絶縁膜４２の積層膜により覆われている。
複数のメモリセルゲート電極ＭＧ間には複数の空隙があり、このメモリセルゲート電極ＭＧ及び空隙の上部を覆って蓋をするように第３絶縁膜４４が設けられている。これにより、メモリセルゲート電極ＭＧ間の空隙は、エアギャップＡＧとなっている。第３絶縁膜４４としては例えばプラズマＣＶＤ法により成膜したシリコン酸化膜を用いることができる。第３絶縁膜４４は被覆性の悪い条件にて成膜されているため、エアギャップＡＧ内を埋設することはない。第３絶縁膜４４は、複数のメモリセルゲート電極ＭＧ上、及び、複数のエアギャップＡＧ上を跨って覆うようにして形成されている。エアギャップＡＧにより、メモリセルゲート電極ＭＧ間の寄生容量が低減される。
複数のメモリセルゲート電極ＭＧの両側の半導体基板１０表面には、ソースドレイン領域１４が設けられている。ソースドレイン領域１４は、不純物として例えばリンが導入されており、ｎ型不純物層領域となっている。
上述のように、本実施形態においては、少なくとも金属膜３０の側面が、側壁保護膜４６によって覆われているため、金属膜３０を形成する金属材料（例えばタングステン）が製造工程途中に飛散することを抑制することができる。従って、ゲート絶縁膜１２、フローティングゲート電極２０、電極間絶縁膜２４等が金属材料によって汚染されることを防止することができるため、メモリ特性の劣化を抑制し、ひいては信頼性が高い半導体装置を提供することができる。
＜製造方法＞
以下、本実形態に係る半導体装置の製造方法の一例を説明する。本実施形態の説明では特徴部分を中心に説明する。一般的な工程であれば各工程間に他の工程を追加しても良いし、実用的に可能であれば各工程は必要に応じて入れ替えても良い。
以下、本実形態に係る半導体装置の製造方法の一例を説明する。本実施形態の説明では特徴部分を中心に説明する。一般的な工程であれば各工程間に他の工程を追加しても良いし、実用的に可能であれば各工程は必要に応じて入れ替えても良い。
図４〜８は第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例であり、図２の３−３線における断面図の一例を示しており、メモリセルトランジスタＭＴの断面を示している。
はじめに、図４に至るまでの工程の概略を説明する。半導体基板１０上にゲート絶縁膜１２、第１ポリシリコン膜２２（フローティングゲート電極２０）、マスク窒化膜を形成し、リソグラフィ法及びＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法によるドライエッチングを用いてこれらを選択的にパターニングする。この工程で、半導体基板１０にもエッチングを施し、素子分離溝を形成する。全面にシリコン酸化膜（素子分離絶縁膜）を形成し、素子分離溝、フローティングゲート電極２０間を埋設し、さらにこれらの上部を覆う。次に、ＣＭＰ（Chemical Mechanical Polishing）によりマスク窒化膜上面高さまでシリコン酸化膜を研磨し、次いでドライエッチングにより、シリコン酸化膜表面高さをフローティングゲート電極２０の中ほどの所定高さまで後退させる。次に、マスク窒化膜を、例えば１４０℃程度に加熱したリン酸（ホットリン酸）によりエッチング除去する。これにより素子分離絶縁膜を形成することができ、素子分離絶縁膜が形成された領域が素子分離領域となる。半導体基板１０表面は素子分離領域Ｓｂによって、図２においてＸ方向に分断され、素子分離領域Ｓｂ間の領域が素子領域Ｓａとなる。ゲート絶縁膜１２の形成は、例えば、温度９５０℃、ドライＯ２雰囲気にて、半導体基板１０表面を熱酸化することにより形成できる。第１ポリシリコン膜２２は、例えばＣＶＤ（Chemical Vapor Deposition）法によりポリシリコンを成膜し、これに例えば不純物としてボロンを導入することにより形成することができる。
次に、図４に示すように、電極間絶縁膜２４、コントロールゲート電極３２、第１絶縁膜４０を成膜する。電極間絶縁膜２４は、上述のようにＯＮＯ膜を用いることができる。ＯＮＯ膜は例えばＣＶＤ法により、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次成膜することにより形成することができる。コントロールゲート電極３２は上述のように第２ポリシリコン膜２６、金属膜３０を積層して形成される。金属膜３０は、下部にバリアメタル膜を含む積層膜として形成しても良い。第２ポリシリコン膜２６としては、例えばＣＶＤ法により形成したポリシリコンに、不純物として例えばボロンをイオン注入することにより形成することができる。金属膜３０としては例えばスパッタリング法により成膜したタングステンを用いることができる。金属膜３０をバリアメタル膜／金属膜の積層膜として形成する場合は、バリアメタル膜として、例えばスパッタリング法により、窒化タングステンを成膜し、次いでタングステンを成膜する。第１絶縁膜４０としては例えばＣＶＤ法により形成したシリコン窒化膜を用いることができる。第１絶縁膜４０は、シリコン窒化膜に代えて、シリコン酸化膜を用いても良い。
次いで、図５に示すように、リソグラフィ法及びＲＩＥ法を用いて、第１絶縁膜４０、金属膜３０を順次エッチングする。この時、オーバーエッチングより、第２ポリシリコン膜２６の上部の一部までがエッチングされ、第２ポリシリコン膜２６上部が上下方向（Ｙ方向）にやや後退している。
次に、図６に示すように、ＲＩＥ法により、金属膜３０にエッチングを施し後退させることにより、後退部４８（くびれ部）を形成する。このエッチングでは、エッチングガスとしてＣＦ４比率、若しくはＣｌ２比率の高いガスを用いる。このエッチングでは等方性条件を用い、第１絶縁膜４０はエッチングされない条件を用いる。このエッチングにより、第２ポリシリコン膜２６もエッチングされ、金属膜３０と同じように後退し、後退部４８の一部となる。この時、第１絶縁膜４０の幅はＷ２であり、金属膜３０の幅はＷ１である。金属膜３０は、第１絶縁膜４０に比較して幅方向（横方向）に後退している。金属膜３０の幅Ｗ１は、第１絶縁膜４０の幅Ｗ２より小さい。すなわち、Ｗ１＜Ｗ２の関係となっている。金属膜３０の第１絶縁膜４０からの後退幅（くびれ幅）はＷ３である。エッチングは等方的に施されるため、Ｗ３＝（Ｗ２−Ｗ１）／２となる。金属膜３０は後退し、第１絶縁膜４０が後退部４８上に庇状となる。
次に、図７に示すように、全面に側壁保護膜４６を形成する。側壁保護膜４６としては、例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法により成膜することができる。シリコン窒化膜は、コンフォーマルに被覆される条件にて成膜される。側壁保護膜４６の成膜は、後退幅Ｗ３と同じ膜厚にすることができる。側壁保護膜４６は、金属膜３０、第１絶縁膜４０及び第２ポリシリコン膜２６によって形成された表面形状に対して忠実に被覆される。また、側壁保護膜４６は、ＣＶＤ法に代えて、ＡＬＤ（Atomic layer deposition）法によって形成することができる。ＡＬＤ法よれば通常のＣＶＤ法に比較して緻密な膜を形成することができる。また、側壁保護膜４６はシリコン窒化膜に代えて、シリコン酸化膜とすることも可能である。
次に、図８に示すように、ＲＩＥ法によりエッチングを施す。このエッチングは、側壁保護膜４６の膜厚分のエッチングの後、第２ポリシリコン膜２６、電極間絶縁膜２４、第１ポリシリコン膜２２を順次エッチングし、ゲート絶縁膜１２上にてストップさせるように行う。エッチングは、第１絶縁膜４０をマスクとして行われる。従って、第１絶縁膜４０の膜厚は、このエッチングでの膜減り分を考慮して、十分厚く形成しておくことが必要である。このエッチング中に、側壁保護膜４６は第１絶縁膜４０の庇形状によって保護されるため、膜が減ってしまうことを回避できる。従って、エッチング終了時には金属膜３０側面部の後退部４８の内部に十分な膜厚を有して残存し、金属膜３０側面を十分に保護する。なお、第１絶縁膜４０側面の側壁保護膜４６はほとんど除去されているか、若しくは薄く残存していてもよい。このエッチング工程により、第１絶縁膜４０側面の位置でほぼ垂直に加工されたメモリセルゲート電極ＭＧが得られる。側壁保護膜４６は金属膜３０側面の後退部４８を埋設するように形成され、メモリセルゲート電極ＭＧの垂直な側面を形成している。第１絶縁膜４０の庇部分の下の側壁保護膜４６は、エッチング時に、この庇部に保護されるため、横方向の後退が抑制され、側壁保護膜４６の膜減りが抑制される。従って、側壁保護膜４６は十分な膜厚で残存することができ、金属膜３０側壁を十分に保護することが可能となる。金属膜３０が窒化タングステン／タングステンの積層膜で構成されている場合は、側壁保護膜４６はこれら窒化タングステン／タングステンを含む金属膜３０の側面を覆っている。側壁保護膜４６は、さらに、金属膜３０の下部に位置する第２ポリシリコン膜２６の上部の側面も覆っている。このエッチング中に、金属膜３０側面は側壁保護膜４６によって保護されており、露出することがない。従って、エッチング雰囲気中での物理衝撃によるスパッタリング効果によって金属膜３０を構成する金属材料（例えばタングステン）が飛散することがない。また、側壁保護膜４６を、ＡＬＤ法によって成膜したシリコン窒化膜によって形成している場合は、より緻密な膜となっているため、側壁保護膜４６は金属膜３０側面をより良好に保護することができる。
次いで、エッチングにより形成されたデポ物等を除去するための洗浄を行う。洗浄工程は、例えば、希釈フッ酸溶液、及びアンモニア過酸化水素水による処理を順次施した後、ＩＰＡ（イソプロピルアルコール）乾燥を施すことによって行われる。この時、金属膜３０は、側面が側壁保護膜４６により覆われており、外部に露出していない。従って、この洗浄工程において、金属膜３０が洗浄液に接触することがない。この洗浄液はデポ物を除去すると同時に、表面に付着した金属汚染を除去する効果を有している。また、洗浄液は金属材料を溶解させる効果も有している。金属膜３０が露出している場合、洗浄液は金属膜３０に接触し、金属膜３０を構成する金属物質が洗浄液に溶出する。洗浄液に溶出した金属材料は、フローティングゲート電極２０、電極間絶縁膜２４又は半導体基板１０表面に再付着する場合がある。すなわち、金属膜３０が露出した状態で洗浄を行うと、半導体基板１０表面等に付着した金属材料を除去する効果よりも、溶出した金属材料を付着させてしまう効果が大きくなる場合がある。金属膜３０にバリアメタル膜が設けられている場合で、バリアメタルに金属材料が含まれている場合にも、同様な現象が生じる。すなわち、バリアメタル膜が例えば窒化タングステンである場合は、タングステンが洗浄液に溶出するため、メモリセルゲート電極ＭＧの他の場所や半導体基板１０表面をタングステンで汚染する場合がある。
上述の金属による汚染により、フローティングゲート電極２０表面、ゲート絶縁膜１２、電極間絶縁膜２４等に金属が付着したまま、ＮＡＮＤ型フラッシュメモリ装置を形成すると、以下のような現象が生じる。すなわち、フローティングゲート電極２０に電子を注入しても、付着した金属の影響により、フローティングゲート電極２０から電子が放出されやすくなる。従って、フローティングゲート電極２０に電子を保持することが困難となるため、ＮＡＮＤ型フラッシュメモリ装置としてデータを保持することが困難となる。
本実施形態では上述のように、金属膜３０側面を側壁保護膜４６で覆うことで金属膜３０が露出しないようにしているため、金属膜３０を構成する金属材料（例えばタングステン）が洗浄液によって溶出することがない。従って、フローティングゲート電極２０、電極間絶縁膜２４、又はゲート絶縁膜１２等に、溶出した金属材料が再付着することがないため、この金属材料による汚染を防止することができる。また、側壁保護膜４６をＡＬＤ法により成膜したシリコン窒化膜により形成している場合は、より緻密な膜となっているため、上記洗浄時に、金属膜３０側面をより強く保護することが可能となる。
次いで、イオン注入法により、例えばリンを半導体基板１０表面に注入する。リンのイオン注入は、例えば、加速エネルギー２０Ｋｅｖ、注入量５×１０１４ａｔｍｓ／ｃｍ２の条件にて導入することができる。これにより、メモリセルゲート電極ＭＧ間の半導体基板１０表面にソースドレイン領域１４が形成される。
次に、図３に示すように、全面に第２絶縁膜４２及び第３絶縁膜４４を順次形成する。第２絶縁膜４２は、例えばＣＶＤ法を用いて、被覆性の良好な条件にてシリコン酸化膜を成膜することにより形成する。第２絶縁膜４２は、メモリセルゲート電極ＭＧ及び側壁保護膜４６により形成された表面をコンフォーマルに覆って形成される。第３絶縁膜４４は、例えばプラズマＣＶＤ法を用いて、被覆性の悪い条件にてシリコン酸化膜を成膜することにより形成する。これにより、第３絶縁膜４４を、メモリセルゲート電極ＭＧ間の空隙を残したまま蓋のように覆うことができる。第３絶縁膜４４は、メモリセルゲート電極ＭＧ間の空隙内に埋設されていない。第３絶縁膜４４は、複数のメモリセルゲート電極ＭＧ上面に跨るようにして上面全体を覆うように形成される。
このようにして、メモリセルゲート電極ＭＧ間の空隙が第３絶縁膜４４で密閉され、エアギャップＡＧが形成される。以上の工程により、本実施形態におけるＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上説明したように、本実施形態によれば、側壁保護膜４６が金属膜３０の側面を覆うように形成されている。さらに、金属膜３０は第１絶縁膜４０から後退して形成されている。この後退した部分に側壁保護膜４６が形成されているため、エッチング時に第１絶縁膜４０に保護されて膜減りすることがなく、金属膜３０側面に十分に残存することができる。金属膜３０の側面は側壁保護膜４６に覆われて露出していないため、エッチング時に金属膜３０を構成する金属材料が飛散することがない。また、洗浄を行っても金属材料が洗浄液に溶出することがない。従って、金属による汚染を抑制し、良好な特性を有した半導体装置及びその製造方法を提供することができる。また、本実施形態を不揮発性半導体記憶装置に適用すれば、良好なメモリ特性を有した不揮発性半導体記憶装置及びその製造方法を提供することができる。
図９は、金属膜３０の側面がボーイング形状となった場合の状況を説明するための図であり、図３に示した工程と同一工程での半導体装置の断面構造の一例を示している。金属膜３０は下部が第２ポリシリコン膜２６と接しており、上部が第１絶縁膜４０と接している。製造工程で加えられる熱処理によって、金属膜３０（例えばタングステン）と第２ポリシリコン膜２６（例えばシリコン）、金属膜３０と第１絶縁膜４０（例えばシリコン窒化膜）が反応して、傾斜的な組成を有する場合がある。このような場合には、図６において説明したエッチングのエッチレートが、組成比によって異なるため、金属膜３０の後退後の形状が図９に示すようなボーイング形状となる場合がある。このような場合においても、後退部４８に埋め込まれた側壁保護膜４６によって、金属膜３０側壁は十分に保護されるため、上述の効果を有する。
（第２の実施形態）
次に、図１０〜図１３を参照して、第２の実施形態における半導体装置及びその製造方法の具体的に構成について説明する。第２の実施形態における半導体装置として適用するＮＡＮＤ型フラッシュメモリ装置１の基本的な構成については、図１〜図２において説明した第１の実施形態における基本構成と同じである。また、第１の実施形態と共通する部分については同一の符号を使用し、その説明については適宜省略する。
次に、図１０〜図１３を参照して、第２の実施形態における半導体装置及びその製造方法の具体的に構成について説明する。第２の実施形態における半導体装置として適用するＮＡＮＤ型フラッシュメモリ装置１の基本的な構成については、図１〜図２において説明した第１の実施形態における基本構成と同じである。また、第１の実施形態と共通する部分については同一の符号を使用し、その説明については適宜省略する。
図１０は第２の実施形態において、メモリセルトランジスタＭＴの断面構造を模式的に示す図の一例であり、図２の３−３線における断面構造を模式的に示す図の一例である。第２の実施形態に係るメモリセルトランジスタＭＴの断面構造において、第１の実施形態と異なる点は、金属膜３０が後退しており、第２ポリシリコン膜２６が後退していない点である。従って、側壁保護膜４６は金属膜３０の側面部分に存在している。側壁保護膜４６と第２ポリシリコン膜２６は、側壁保護膜４６下面と第２ポリシリコン膜２６の上面において接している。
第１の実施形態と同様に、金属膜３０側面を側壁保護膜４６が覆って保護しているため、第１の実施形態と同様の効果を有する。
なお、第２の実施形態においても、金属膜３０の形状が、図９において示したようにボーイング形状となっていても良い。
なお、第２の実施形態においても、金属膜３０の形状が、図９において示したようにボーイング形状となっていても良い。
＜製造方法＞
以下、第２の実形態に係る半導体装置の製造方法の一例を説明する。以下の説明において、第１の実施形態と共通する工程については第１の実施形態にて用いた図を使用し、本実施形態の特徴部分を中心に説明する。また、第１の実施形態と同様に、一般的な工程であれば各工程間に他の工程を追加しても良いし、実用的に可能であれば各工程は必要に応じて入れ替えても良い。
以下、第２の実形態に係る半導体装置の製造方法の一例を説明する。以下の説明において、第１の実施形態と共通する工程については第１の実施形態にて用いた図を使用し、本実施形態の特徴部分を中心に説明する。また、第１の実施形態と同様に、一般的な工程であれば各工程間に他の工程を追加しても良いし、実用的に可能であれば各工程は必要に応じて入れ替えても良い。
図１０〜図１３は第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例であり、図２の３−３線における断面図の一例を示しており、メモリセルゲート電極ＭＧの断面を示している。
まず、第１の実施形態における図４及び図５において説明した工程を実施する。次いで、図１１に示すように、ウェットエッチング法により、金属膜３０にエッチングを施して後退させることにより、後退部４８（くびれ部）を形成する。このエッチングでは、例えば以下の処理が施される。すなわち、まず、アンモニア過水溶液を含んだ薬液によって金属膜３０表面を酸化する。次に、希釈フッ酸溶液を含む薬液により、上述の酸化された金属部分をエッチングして除去する。これにより、金属膜３０は後退し、後退部４８が形成される。このようにウェットエッチング法による処理では、選択比が高いため、金属膜３０に対して選択的にエッチングが施され、第１絶縁膜４０（シリコン窒化膜）及び第２ポリシリコン膜２６（ポリシリコン）はほとんどエッチングされない。従って第２ポリシリコン膜２６はほとんど後退しない。この時、第１絶縁膜４０の幅はＷ２であり、金属膜３０の幅はＷ１である。金属膜３０の第１絶縁膜４０からの後退幅（くびれ幅）はＷ３である。また、Ｗ３＝（Ｗ２−Ｗ１）／２に関係を有している。金属膜３０は後退し、第１絶縁膜４０が後退部４８上に庇状となっている。
次に、図１２に示すように、全面に側壁保護膜４６を形成する。側壁保護膜４６としては、例えばＣＶＤ法により成膜したシリコン窒化膜を用いることができる。シリコン窒化膜は、コンフォーマルに被覆される条件にて成膜される。側壁保護膜４６の成膜は、後退幅Ｗ３と同じ膜厚にすることができる。側壁保護膜４６は、金属膜３０、第１絶縁膜４０及び第２ポリシリコン膜２６によって形成された表面形状に対して忠実に被覆される。側壁保護膜４６は、ＡＬＤ法によって成膜しても良い。
次に、図１３に示すように、ＲＩＥ法によりエッチングを施す。エッチングは、側壁保護膜４６の膜厚分のエッチングの後、第２ポリシリコン膜２６、電極間絶縁膜２４、第１ポリシリコン膜２２を順次エッチングし、ゲート絶縁膜１２上にてストップさせるように行う。エッチングは、第１絶縁膜４０をマスクとして行われる。このエッチング工程により、第１絶縁膜４０側面の位置でほぼ垂直に加工されたメモリセルゲート電極ＭＧが得られる。側壁保護膜４６は金属膜３０側面の後退部４８を埋設するように形成され、メモリセルゲート電極ＭＧの垂直な側面を形成している。側壁保護膜４６は十分な膜厚で金属膜３０側面に残存しており、金属膜３０側壁を十分に保護することが可能となる。
次いで、エッチングにより形成されたデポ物等を除去するための洗浄を行う。洗浄工程は、例えば、希釈フッ酸溶液、及びアンモニア過酸化水素水による処理を順次施した後、ＩＰＡ乾燥を施すことによって行われる。この時、金属膜３０は、側面が側壁保護膜４６により覆われており、金属膜３０が洗浄液に接触することがない。このように、金属膜３０側面を側壁保護膜４６で覆うことで金属膜３０が露出しないようにしているため、金属膜３０を構成する金属材料（例えばタングステン）が洗浄液によって溶出することがない。従って、フローティングゲート電極２０、電極間絶縁膜２４、又はゲート絶縁膜１２に溶出した金属材料が再付着することがないため、この金属材料による汚染を防止することができる。
次いで、イオン注入法により、例えばリンを半導体基板１０表面に注入し、メモリセルゲート電極ＭＧ間の半導体基板１０表面にソースドレイン領域１４が形成される。
次に、第１の実施形態の図３において説明した工程を経ることにより、図１０に示すように、第２の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１が形成される。
次に、第１の実施形態の図３において説明した工程を経ることにより、図１０に示すように、第２の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上説明したように、本実施形態によれば、側壁保護膜４６が金属膜３０側面の後退部４８に埋設するように形成されている。従って、第１の実施形態と同様の効果を得ることができる。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
電極間絶縁膜２４として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。
また、上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
半導体基板１０としては、ｐ型のシリコン半導体基板、ｐウェルが形成されたシリコン基板の他、ｐ型のシリコン領域を有するＳＯＩ（Silicon on Insulator）基板を用いても良い。
上記実施形態で説明したもの以外に次のような変形をすることができる。
電極間絶縁膜２４として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。
また、上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
半導体基板１０としては、ｐ型のシリコン半導体基板、ｐウェルが形成されたシリコン基板の他、ｐ型のシリコン領域を有するＳＯＩ（Silicon on Insulator）基板を用いても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０は半導体基板、１２はゲート酸化膜、２０はフローティングゲート電極、２４は電極間絶縁膜、２６は第２ポリシリコン膜、３０は金属膜、３２はコントロールゲート電極、４０は第１絶縁膜、４６は側壁保護膜である。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられたゲート電極とを有し、
前記ゲート電極は、導電膜、金属膜、及び第１の絶縁膜を積層して備え、
前記ゲート電極の断面において、少なくとも前記金属膜は、前記第１の絶縁膜よりも横方向に後退しており、当該後退した部分において、前記金属膜の側面に接する第２の絶縁膜を有していることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に設けられたゲート電極とを有し、
前記ゲート電極は、フローティングゲート電極、コントロールゲート電極、及び第１の絶縁膜を積層して有し、
前記フローティングゲート及び前記コントロールゲート電極の間には第２の絶縁膜を有し、
前記コントロールゲートは、少なくとも導電膜と金属膜を積層して有しており、
前記ゲート電極の断面において、少なくとも前記金属膜は、前記第１の絶縁膜よりも横方向に後退しており、当該後退した部分において、前記金属膜の側面に接する第３の絶縁膜を有していることを特徴とする半導体装置。 - 前記第３の絶縁膜は、前記導電膜と前記金属膜の側面に接し、前記第２の絶縁膜の側面には接していないことを特徴とする請求項２に記載の半導体装置。
- 半導体基板上にゲート酸化膜、導電膜、金属膜、第１の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記金属膜、及び前記導電膜の上部の一部を選択的にエッチング加工する工程と、
前記第１の絶縁膜に対して選択比を有するエッチングを用いて、少なくとも前記金属膜をエッチングして横方向に後退させることにより、後退部を形成する工程と、
全面に第２の絶縁膜の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記導電膜をエッチング加工し、前記後退部に前記第２の絶縁膜を残存させる工程を少なくとも有することを特徴とする半導体装置の製造方法。 - 前記第２の絶縁膜は、シリコン窒化膜、シリコン酸化膜より選択される絶縁膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
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